CN101728349A - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN101728349A
CN101728349A CN200910204660A CN200910204660A CN101728349A CN 101728349 A CN101728349 A CN 101728349A CN 200910204660 A CN200910204660 A CN 200910204660A CN 200910204660 A CN200910204660 A CN 200910204660A CN 101728349 A CN101728349 A CN 101728349A
Authority
CN
China
Prior art keywords
wiring
contact
peristome
semiconductor device
electrode pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN200910204660A
Other languages
English (en)
Inventor
太田行俊
平野博茂
伊藤豊
小池功二
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Publication of CN101728349A publication Critical patent/CN101728349A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05073—Single internal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05085—Plural internal layers being stacked with additional elements, e.g. vias arrays, interposed between the stacked layers
    • H01L2224/05089—Disposition of the additional element
    • H01L2224/05093—Disposition of the additional element of a plurality of vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05085—Plural internal layers being stacked with additional elements, e.g. vias arrays, interposed between the stacked layers
    • H01L2224/05089—Disposition of the additional element
    • H01L2224/05093—Disposition of the additional element of a plurality of vias
    • H01L2224/05096—Uniform arrangement, i.e. array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05181—Tantalum [Ta] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/05186—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2224/05187—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01073—Tantalum [Ta]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0495—5th Group
    • H01L2924/04953—TaN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0504—14th Group
    • H01L2924/05042—Si3N4

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Wire Bonding (AREA)

Abstract

本发明提供一种半导体装置，即使将布线层变薄时也能够在电极焊盘形成区域中确实防止布线层消失，能稳定电连接布线层与电极焊盘。在半导体基板(1)上的第4层间绝缘膜(10)中形成多个接触用布线(11B)。在各接触用布线(11B)上和第4层间绝缘膜(10)上形成第1保护绝缘膜(12)，在第1保护绝缘膜(12)上形成露出各接触用布线(11B)的第1开口部(12a)。在第1开口部(12a)的内部经由壁垒金属膜(13)形成与接触用布线(11B)电连接的电极焊盘(14)。在第1开口部(12a)的下侧存在未配置接触用布线(11B)的区域。

Description

半导体装置
技术领域
本发明涉及一种半导体装置的电极焊盘结构。
背景技术
近几年，除了半导体装置的高性能化和高集成化以外，在CCD(chargecoupled device)或图像传感器中，希望考虑与光学特性之间的关系并降低包括布线层的芯片的高度。因此，将来也需要使布线层的厚度变薄。另外，前端处理中有时在布线中使用Cu，此时，使用由镀膜而形成Cu膜之后通过CMP(chemical mechanical polishing)削去的方法。
图7是专利文献1公开的具有电极焊盘结构的现有的半导体装置的剖面图。如图7所示，在半导体基板101上形成第1绝缘膜102，在第1绝缘膜102上形成第2绝缘膜103和第1层Cu布线104。在第2绝缘膜103和第1层Cu布线104上形成第3绝缘膜105和与第1层Cu布线104接触的Cu连接过孔(via)106，在第3绝缘膜105和Cu连接过孔106上形成第4绝缘膜107和与Cu连接过孔106接触的第2层Cu布线108。在第4绝缘膜107和第2层Cu布线108上形成第5绝缘膜109和与第2层Cu布线108接触的Cu连接过孔110，在第5绝缘膜109和Cu连接过孔110上形成第6绝缘膜111和与Cu连接过孔110接触的最上层Cu焊盘112。在第6绝缘膜111和最上层Cu焊盘112上形成钝化(passivation)膜113，在钝化膜113上形成露出最上层Cu焊盘112的中心部的开口114。在开口114内露出的最上层Cu焊盘112上和其周围的钝化膜113上经由壁垒(barrier)膜115形成Al焊盘116。虽然省略了图示，但是在Al焊盘116上连接焊线的前端。
专利文献1：特开2007-123546号公报
如上所述，由于为了在CCD或图像传感器中提高光学特性而需要降低装置整体的高度，因此也需要使Cu布线层变薄。但是，在如图7所示的现有的半导体装置中，使Cu布线层，特别是使最上层Cu焊盘112变薄时，由于最上层Cu焊盘112的面积大而导致CMP时产生凹陷(dishing)，其结果，最上层Cu焊盘112的中央部会消失，产生无法充分得到与Al焊盘116的电连接的问题。
发明内容
鉴于所述课题，本发明的目的为：通过即使将Cu等构成的布线层变薄也能确实防止在电极焊盘形成区域中布线层消失，从而能够稳定地电连接布线层与电极焊盘。
为了达成所述目的，本发明的半导体装置具备：形成在半导体基板上的绝缘膜；形成在所述绝缘膜中的接触用布线；形成在所述接触用布线和所述绝缘膜上的保护膜；开口部，形成在所述保护膜上，使所述接触用布线露出；和电极焊盘，形成在所述开口部，与所述接触用布线电连接。所述开口部的下侧存在未配置所述接触用布线的区域。
即，相对于现有的半导体装置在形成电极焊盘的绝缘膜开口部的下侧整体中配置接触用布线，本发明的半导体装置中，在形成电极焊盘的绝缘膜开口部的下侧的一部分配置接触用布线。
因此，根据本发明的半导体装置，由于能够将接触用布线的面积率(与规定的面积(例如绝缘膜开口部的面积)相对应的接触用布线的面积的比率)做得比现有的半导体装置小，因此能够抑制接触用布线形成时的凹陷量，从而确保接触用布线的厚度，所以，能够稳定地电连接接触用布线与电极焊盘。
另外，在本发明的半导体装置中，将位于未配置所述接触用布线的区域的上侧的部分的电极焊盘作为探针检查区域或引线接合区域来使用时，该各区域下侧的绝缘膜的总的厚度比接触用布线配置区域大。因此，在实施探针检查或引线接合连接时，能够降低施加在电极焊盘上的应力，所以能够防止电极焊盘的破损。具体而言，也可以在位于开口部中央的部分的电极焊盘上设定探针检查区域或引线接合连接区域。
在本发明的半导体装置中，所述接触用布线也可以设置多个在所述开口部的下侧。
在本发明的半导体装置中，多个所述接触用布线之中的至少1个形成为环状时，通过沿着所述开口部的边缘设置该环状的接触用布线，能够得到如下的效果。即，即使对电极焊盘进行探针检查时电极焊盘上产生破损并从该破损渗入水分，由于能够由环状的接触用布线防止该水分向芯片内部的进一步的渗入，因此也能够确保装置的耐湿性。
在本发明的半导体装置中，所述环状的接触用布线设置为与所述开口部的边缘重叠时，由于形成所述开口部时该环状的接触用布线作为蚀刻塞而起作用，因此能够使所述开口部的边缘的下侧的高低平面的差异变小，所以增加了电极焊盘与接触用布线之间的壁垒膜的覆盖范围或构成电极焊盘的金属膜的覆盖面积。因此，能够防止电极焊盘的破损，并且能够防止向接触用布线构成金属的电极焊盘的析出，即电极焊盘的腐蚀。
在本发明的半导体装置中，多个所述接触用布线设置为不与所述开口部的边缘重叠时，在形成所述开口部时底部的绝缘膜的表面被蚀刻而使所述开口部的边缘下侧的高低平面的差异变大，其结果，即使接触用布线与电极焊盘之间的壁垒膜的覆盖范围产生恶化，由于所述开口部的边缘的下侧不存在接触用布线，也能够防止向接触用布线构成金属的电极焊盘的析出，即电极焊盘的腐蚀。
在本发明的半导体装置中，多个所述接触用布线也可以包括第1接触用布线和比所述第1接触用布线更小的第2接触用布线。即，各接触用布线的面积可以不相同。另外，此时，在所述开口部的周边部的下侧设置所述第1接触用布线并在所述开口部的中央部的下侧设置所述第2接触用布线时，换言之，在所述开口部的中央部的下侧设置比较小的接触用布线时，能够得到如下的效果。即，由于形成所述开口部时，由蚀刻去除接触用布线周边的绝缘膜的表面部，因此在变成凸部的接触用布线的配置区域上的电极焊盘的表面上对应于底部形状也形成凸部。因此，在开口部中央的下侧配置多个比较小的接触用布线时，由于因接触用布线与其周围的绝缘膜之间的高低平面的差异而导致在开口部中央的电极焊盘表面上形成多个微小的凹凸，所以通过连接该开口部中央的电极焊盘表面与焊线，能够提高电极焊盘与焊线之间的粘合性。
在本发明的半导体装置中，多个所述接触用布线之中的至少1个形成为拐角部被倒角的方形状时，能够得到如下的效果。即，形成所述开口部时，会蚀刻一些接触用布线周边的绝缘膜的表面部，但是对接触用布线的拐角部进行倒角时，由于能够防止由所述蚀刻而生成的高低平面的差异的形状上产生锐角部分，因此增加了电极焊盘与接触用布线之间的壁垒膜的覆盖范围或构成电极焊盘的金属膜的覆盖范围。因此，能够防止电极焊盘的破损，并且能够防止向接触用布线构成金属的电极焊盘的析出，即电极焊盘的腐蚀。
本发明的半导体装置中，在所述半导体基板与所述绝缘膜之间形成了下层布线，但是也可以经由过孔连接所述接触用布线与所述下层布线。
在本发明的半导体装置中，所述接触用布线也可以由铜或铜合金构成，所述电极焊盘也可以由铝或铝合金构成。
(发明效果)
根据本发明的半导体装置，与现有的半导体装置相比，由于能够减小接触用布线的面积率，因此能抑制接触用布线形成时的凹陷量，从而能够确保接触用布线的厚度，所以能够稳定地电连接接触用布线与电极焊盘。
附图说明
图1是表示本发明的第1实施方式的半导体装置的整体结构的平面图。
图2(a)和(b)是分别表示本发明的第1实施方式的半导体装置的焊盘结构的平面图和剖面图。
图3(a)～(d)是分别表示本发明的第1实施方式的变形例的半导体装置的一部分的平面图。
图4(a)和(b)是分别表示本发明的第2实施方式的半导体装置的焊盘结构的平面图和剖面图。
图5(a)和(b)是分别表示本发明的第3实施方式的半导体装置的焊盘结构的平面图和剖面图。
图6(a)和(b)是分别表示本发明的第4实施方式的半导体装置的焊盘结构的平面图和剖面图。
图7是专利文献1公开的具有电极焊盘结构的现有的半导体装置的剖面图。
图中：1-半导体基板；2-第1层间绝缘膜；3-第1底部绝缘膜；4-第2层间绝缘膜；5-下层布线；6-第2底部绝缘膜；7-第3层间绝缘膜；8-过孔塞；9-第3底部绝缘膜；10-第4层间绝缘膜；11A-上层布线；11B-接触用布线；12-第1保护绝缘膜；12a-第1开口部；13-壁垒金属膜；14-电极焊盘；15-第2保护绝缘膜；15a-第2开口部；50-半导体装置；51-单元区域；52-焊盘布线区域。
具体实施方式
(第1实施方式)
以下，参照附图说明本发明的第1实施方式的半导体装置。
图1是表示本发明的第1实施方式的半导体装置的整体结构的平面图。图1所示的半导体装置50具有配置在装置中央部的CCD或图像传感器等单元区域51和配置在装置周边部的配置区域52。另外，在图1所示的半导体装置50中，沿着装置的4个边设有焊盘配置区域52，但是焊盘数少时也可以沿着装置的2个边设置焊盘配置区域52。另外，焊盘数多时，也可以在各焊盘配置区域52中由2级结构配置各焊盘，此时，也可以由锯齿排列配置各焊盘。
在本实施方式的半导体装置50中，为了确保设置在单元区域51中的CCD或图像传感器等的光学特性，需要降低装置的高度。因此，也需要使布线层变薄，但是为了防止因此而产生的不良情况，适用后述的本发明的焊盘结构。
图2(a)和(b)是分别表示本发明的半导体装置的焊盘结构的平面图和剖面图。另外，在图2(a)中，主要表示了电极焊盘下侧的布线构造。另外，图2(b)中，在图2(a)的A-A′线的剖面结构(焊盘配置区域52的剖面结构)的基础上还表示了单元区域51的一部分的剖面结构。
如图2(a)和(b)所示，在形成有图像传感器的像素元件或晶体管等(省略任一个的图示)的半导体基板1上形成例如由SiO2构成的第1层间绝缘膜2，在第1层间绝缘膜2上经由例如由SiN构成的第1底部绝缘膜3形成例如由SiO2构成的第2层间绝缘膜4。在第1底部绝缘膜3和第2层间绝缘膜4中形成例如由铜构成的下层布线5。在下层布线5之上和第2层间绝缘膜4之上，经由例如由SiN构成的第2底部绝缘膜6形成了例如由SiO2构成的第3层间绝缘膜7。在第2底部绝缘膜6和第3层间绝缘膜7中形成例如由铜构成且与下层布线5连接的过孔塞8。在过孔塞8之上和第3层间绝缘膜7之上，经由例如由SiN构成的第3底部绝缘膜9形成例如由SiO2构成的第4层间绝缘膜10。在单元区域51的第3底部绝缘膜9和第4层间绝缘膜10中形成例如由铜构成且与过孔塞8连接的上层布线11A，另一方面，在焊盘配置区域52的第3底部绝缘膜9和第4层间绝缘膜10中形成例如由铜构成且与过孔塞8连接的多个方形状的接触用布线11B。在各接触用布线11B之上和第4层间绝缘膜10之上形成例如由SiN构成的第1保护绝缘膜12，在第1保护绝缘膜12上形成露出各接触用布线11B的第1开口部12a。在第1开口部12a的内部和其附近的第1保护绝缘膜12之上，经由例如具有TiN膜与Ti膜的叠层结构的壁垒金属膜13，形成例如由铝构成的电极焊盘14。即，电极焊盘14通过壁垒金属膜13与各接触用布线11B电连接。在电极焊盘14之上和第1保护绝缘膜12之上形成例如由SiN构成的第2保护绝缘膜15，在第2保护绝缘膜15上形成露出电极焊盘14的第2开口部15a。
另外，形成下层布线5时，首先，对第1底部绝缘膜3和第2层间绝缘膜4通过蚀刻(etching)进行布图而形成布线沟之后，在该布线沟的壁面和底面上依次形成例如具有TaN膜与Ta膜的叠层结构的壁垒金属膜和Cu接种(seed)层，之后按照填满该布线沟的方式镀覆形成Cu膜。然后，通过由CMP除去从该布线沟溢出的Cu膜等，形成下层布线5。
另外，与过孔塞8并排地形成上层布线11A和接触用布线11B时，首先对第2底部绝缘膜6、第3层间绝缘膜7、第3底部绝缘膜9以及第4层间绝缘膜10通过蚀刻进行布图而形成过孔之后，对第3底部绝缘膜9、和第4层间绝缘膜10通过蚀刻进行布图，从而形成与该通孔连接的布线沟。之后，在该过孔和该布线沟的壁面上和底面上依次形成例如具有TaN膜与Ta膜的叠层结构的壁垒金属膜和Cu接种层后，按照填满该过孔和该布线沟的方式镀覆形成Cu膜。然后，通过由CMP除去从该布线沟溢出的Cu膜等，形成过孔塞8、与过孔塞8并排连接的上层布线11A以及接触用布线11B。即，整体形成上层布线11A和与其连接的过孔塞8，并且整体形成接触用布线11B和与其连接的过孔塞8。
如图2(a)和(b)所示，本实施方式的特征在于，在形成电极焊盘14的第1保护绝缘膜12的第1开口部12a的下侧，存在未配置接触用布线11B的区域。即，相对于现有的半导体装置中在形成电极焊盘的绝缘膜开口部的下侧整体配置了单一的接触用布线，本实施方式的半导体装置中，在第1保护绝缘膜12的第1开口部12a的下侧的一部分配置接触用布线11B。具体而言，在本实施方式中，代替现有的单一的接触用布线，形成多个方形状的接触用布线11B。这里，各接触用布线11B被第3底部绝缘膜9和第4层间绝缘膜10包围。另外，各接触用布线11B的尺寸例如是3μm×3μm。
另外，图2(a)和(b)中，在比形成电极焊盘14的第1保护绝缘膜12的第1开口部12a大一些的区域中表示配置20个(4个×5个)的接触用布线11B的模式。但是，实际上，当第1开口部12a，即电极焊盘14的尺寸为50～100μm×50～100μm左右时，例如在4μm间隔中配置了3μm×3μm的接触用布线11B时，变成配置数百个(12～25个×12～25个)左右的接触用布线11B。
另外，在本实施方式中，所有的接触用布线11B通过过孔塞8与下层布线5电连接。具体而言，如图2(a)所示，下层布线5具有沿接触用布线11B的一个方向的多个并排对应的梳齿状的布线部分，在该梳齿状的布线部分通过过孔塞8，获得与接触用布线11B之间的电连接。即，在本实施方式中，所有的接触用布线11B构成了共同的节点布线。
根据本实施方式，由于能够将接触用布线11B的面积率(与规定的面积(例如第1保护绝缘膜12的第1开口部12a的面积)相对应的接触用布线11B的面积的比率)做得比现有的半导体装置小，并且能够由第3底部绝缘膜9和第4层间绝缘膜10包围各接触用布线11B，因此，能够通过抑制因形成接触用布线11B时的CMP而导致的凹陷量来充分确保接触用布线11B的厚度。具体而言，在本实施方式中，接触用布线11B的厚度(目标值)例如为200nm左右，但是成为接触用布线11B的导电膜(例如Cu膜)不会因CMP而消失。因此，能够稳定地电连接接触用布线11B与电极焊盘14。
另外，在本实施方式中，优选接触用布线11B的面积率为70％以下，最优为50％以下。另外，在形成电极焊盘14的第1保护绝缘膜12的第1开口部12a的下侧配置了多个接触用布线11B，但是也可以以存在第1开口部12a的下侧未配置接触用布线11B的区域为前提，在第1开口部12a的下侧配置任意形状的单一的接触用布线11B。
另外，在本实施方式中，重新排列接触用布线11B或以相等间隔扩展未配置开口部(第1保护绝缘膜12的第1开口部12a)的接触用布线11B的区域，也可以将位于该扩展的区域的上侧的部分的电极焊盘14作为探针检查区域或引线接合(wire bond)连接区域来使用。例如，也可以与接触用布线11B一起间隔图2(a)所示的下层布线5的梳齿状的布线部分的1个或多个(并不是全部)。这样，将位于未配置接触用布线11B的区域的上侧的部分的电极焊盘14作为探针检查区域或引线接合连接区域来使用时，能够得到如下的效果。即，由于在未配置接触用布线11B的区域中绝缘膜的总的厚度比接触用布线11B的配置区域大，因此实施探针检查或引线接合连接时能够降低施加在电极焊盘14上的应力，所以能够防止电极焊盘14的破损。具体而言，也可以在位于开口部中央部分的电极焊盘14上设定探针检查区域或引线接合连接区域。
另外，在本实施方式中，将各接触用布线11B的形状设为方形状，但是例如如图3(a)所示，拐角部为被倒角的方形状时，能够得到如下的效果。即，在第1保护绝缘膜12上形成第1开口部12a时，蚀刻并去除了一些接触用布线11B的周边的第4层间绝缘膜10的表面部，，但是对接触用布线11B的拐角部进行倒角时，由于能够防止因所述蚀刻而产生的高低平面的差异的形状上产生锐角部分，因此增加了壁垒金属膜13的覆盖范围(coverage)或构成电极焊盘14的金属膜的覆盖范围。因此，能够防止电极焊盘14的破损，并且能够防止向接触用布线11B的构成金属(例如Cu)的电极焊盘14的析出，即电极焊盘14的腐蚀。根据同样的理由，对第1保护绝缘膜12的第1开口部12a的形状也优选对拐角部进行了倒角的方形状。
另外，在本实施方式中，通过单一的过孔塞8电连接了各接触用布线11B与下层布线5，但是，例如如图3(b)所示，也可以通过多个过孔塞8电连接各接触用布线11B与下层布线5。
另外，在本实施方式中，将各接触用布线11B的形状设为方形状，但是对接触用布线11B的形状没有特别的限定，例如如图3(c)所示，接触用布线11B的形状也可以是线状。由于这样会增大接触用布线11B与电极焊盘14(正确为壁垒金属膜13)之间的接触面积，因此提高了接触用布线11B与电极焊盘14之间的电连接的可靠性。但是，如本实施方式，通过配置多个微小的方形状的接触用布线11B，能够得到如下的效果。即，在开口部(第1保护绝缘膜12的第1开口部12a)中央的下侧配置多个比较小的接触用布线11B时，由于接触用布线11B与其周围的第4层间绝缘膜10之间的高低平面的差异，在开口部中央的电极焊盘14表面上形成多个微小的凹凸。因此，通过在该开口部中央的电极焊盘14表面上连接焊线，能够提高电极焊盘14与焊线之间的粘合性。另外，为了增加该效果，代替本实施方式的3μm×3μm的接触用布线11B，也可以形成0.5μm×0.5μm左右的接触用布线。
另外，在本实施方式中，通过过孔塞8连接了各接触用布线11B与下层布线5，但是，例如如图3(d)所示，也可以在同一布线层的上层布线11A上电连接接触用布线11B。此时，在各接触用布线11B的下侧也可以不设置过孔塞8，即下层布线5。
另外，在本实施方式中，作为第1层间绝缘膜2、第2层间绝缘膜4、第3层间绝缘膜7以及第4层间绝缘膜10使用了SiO2膜(氧化硅膜)，但是，也可以使用由TEOS(tetraethylorthosilicate)构成的TEOS氧化膜等的氧化物绝缘膜、掺入碳元素的氧化硅膜(SiOC膜)或掺入氟元素的氧化硅膜(FSG膜)等的低介电常数绝缘膜等。
另外，在本实施方式中，作为第1底部绝缘膜3、第2底部绝缘膜6以及第3底部绝缘膜9使用了SiN(氮化硅膜)，但是，并不限于此，能够使用能防止比层间绝缘膜耐湿性高的水分的侵入(即，具有壁垒性)的绝缘膜、例如碳氮硅膜(SiCN膜)或氧氮化硅膜(SiON膜)等的氮化物绝缘膜。
另外，在本实施方式中，作为下层布线5、过孔塞8、上层布线11A以及接触用布线11B的材料使用了铜(Cu)，但是，例如，也可以使用以铜为主成分且添加了少量铝的Cu-Al等的铜合金。另外，作为下层布线5、过孔塞8、上层布线11A以及接触用布线11B的材料使用铜或铜合金时，向布线沟或过孔填入铜或铜合金之前，例如，最好形成包括TaN膜的壁垒金属膜。
另外，在本实施方式中，作为第1保护绝缘膜12和第2保护绝缘膜15使用了SiN膜，但是，也可以使用SiN膜与TEOS氧化膜的叠层膜。
另外，在本实施方式中，作为电极焊盘14的材料使用了铝，但是，例如，也可以使用以铝为主成分且添加了少量硅或铜的Al-Si、Al-Cu或Al-Si-Cu等的铜合金。
(第2实施方式)
以下，参照附图说明本发明的第2实施方式的半导体装置。
图4(a)和(b)是分别表示本实施方式的半导体装置的焊盘结构的平面图和剖面图。另外，在图4(a)中，主要表示了电极焊盘下侧的布线结构。另外，图4(b)中，在图4(a)的A-A′线的剖面结构(焊盘布线区域52的剖面结构)的基础上还表示了单元区域51的一部分剖面结构。另外，在图4(a)和(b)中，通过对与图2(a)和(b)所示的第1实施方式的半导体装置相同的结构要素附加相同的符号，省略重复说明。
如图4(a)和(b)所示，本实施方式的半导体装置与第1实施方式的不同点在于：沿着第1保护绝缘膜12的第1开口部12a的边缘设置了环状的接触用布线11B。
根据本实施方式，在与第1实施方式相同的效果的基础上还能够得到如下的效果。即，对电极焊盘14进行探针检查时，即使壁垒金属膜13或电极焊盘14上产生破损并从该破损渗入水分时，由于通过环状的接触用布线11B与第3底部绝缘膜9包围第1保护绝缘膜12的第1开口部12a的结构，也能够防止水分向芯片内部的进一步的渗入，因此能够确保装置的耐湿性。另外，由于环状的接触用布线11B设置成与第1保护绝缘膜12的第1开口部12a的边缘重叠，因此形成第1开口部12a时，该环状的接触用布线11B作为蚀刻塞(stopper)而起作用。因此，由于能够使第1开口部12a的边缘下侧的高低平面的差异变小，所以增加了壁垒金属膜13的覆盖范围或构成电极焊盘14的金属膜的覆盖范围。因此，能够防止电极焊盘14的破损，并且能够防止向接触用布线11B的构成金属的电极焊盘14的析出，即电极焊盘14的腐蚀。
另外，本实施方式中，在环状的接触用布线11B的内侧设置了更小的方形状的接触用布线11B，但是，也可以不设置该方形状的接触用布线11B。此时，也可以将位于未配置接触用布线11B的区域的上侧的部分的电极焊盘14，即位于第1保护绝缘膜12的第1开口部12a的中央部分的部分的电极焊盘14作为探针检查区域或引线接合连接区域来使用。
(第3实施方式)
以下，参照附图说明本发明的第3实施方式的半导体装置。
图5(a)和(b)是分别表示本实施方式的半导体装置的焊盘结构的平面图和剖面图。另外，在图5(a)中主要表示了电极焊盘下侧的布线结构。另外，图5(b)中，在图5(a)的A-A′线的剖面结构(焊盘配置区域52的剖面结构)的基础上还表示了单元区域51的一部分剖面结构。另外，在图5(a)和(b)中，通过对与图2(a)和(b)所示的第1实施方式的半导体装置相同的结构要素附加相同的符号，省略重复说明。
如图5(a)和(b)所示，本实施方式的半导体装置与第1实施方式的不同点在于：所有的接触用布线11B设置为不与第1保护绝缘膜12的第1开口部12a的边缘重叠，换言之，在第1开口部12a的内侧设置了所有的接触用布线11B。
根据本实施方式，在与第1实施方式相同的效果的基础上还能够得到如下的效果。即，在第1保护绝缘膜12上形成第1开口部12a时，底部的第4层间绝缘膜10的表面被蚀刻而使第1开口部12a的边缘的下侧的高低平面的差异变大，其结果，即使壁垒金属膜13的覆盖范围产生恶化，由于在第1开口部12a的边缘的下侧没有接触用布线11B存在，因此能够防止向接触用布线11B的构成金属的电极焊盘14的析出，即电极焊盘14的腐蚀。
(第4实施方式)
以下，参照附图说明本发明的第4实施方式的半导体装置。
图6(a)和(b)是分别表示本发明的半导体装置的焊盘结构的平面图和剖面图。另外，在图6(a)中主要表示了电极焊盘下侧的布线结构。另外，图6(b)中，在图6(a)的A-A′线的剖面结构(焊盘配置区域52的剖面结构)的基础上还表示了单元区域51的一部分剖面结构。另外，在图6(a)和(b)中，通过对与图2(a)和(b)所示的第1实施方式的半导体装置相同的结构要素附加相同的符号，省略重复说明。
如图6(a)和(b)所示，本实施方式的半导体装置与第1实施方式的不同点在于各接触用布线11B的面积不同。具体而言，在第1保护绝缘膜12的第1开口部12a的周边部的下侧设置了面积比较大的接触用布线11B，在第1开口部12a的中央部的下侧设置了面积比较小的接触用布线11B。这里，面积比较大的接触用布线11B的尺寸例如为3μm×3μm左右，面积比较小的接触用布线11B的尺寸例如为0.5～1μm×0.5～1μm左右。
另外，在图6(a)和(b)中表示了以下状态：在第1保护绝缘膜12的第1开口部12a的周边部的下侧配置了面积比较大的10个接触用布线11B，并在第1开口部12a的中央部的下侧配置了面积比较小的8个接触用布线11B。但是，实际上，第1开口部12a，即电极焊盘14的尺寸为50～100μm×50～100μm左右时，变成配置了数百个具有所述尺寸的大小的接触用布线11B。
根据本实施方式，在与第1实施方式相同的效果的基础上还能够得到如下的效果。即，在第1保护绝缘膜12上形成第1开口部12a时，由于通过蚀刻去除接触用布线11B的周边的第4层间绝缘膜10的表面部，因此在变成凸部的接触用布线11B的配置区域上的电极焊盘14的表面上对应于底部形状也形成凸部。因此，在第1开口部12a的中央的下侧配置多个比较小的接触用布线11B时，由于因接触用布线11B与其周围的第4层间绝缘膜10之间的高低平面的差异而导致在第1开口部12a的中央的电极焊盘14的表面上形成多个微小的凹凸，因此在该第1开口部12a的中央的电极焊盘14的表面上连接焊线，能够提高电极焊盘14与焊线之间的粘合性。
另外，在本实施方式中，由于与第3实施方式同样地将所有的接触用布线11B设置为不与第1保护绝缘膜12的第1开口部12a的边缘重叠，因此能够得到与第3实施方式同样的效果。但是，在本实施方式中，也可以与第1实施方式同样地，将配置在最外侧的接触用布线11B设置为与第1保护绝缘膜12的第1开口部12a的边缘重叠。另外，此时，沿着第1保护绝缘膜12的第1开口部12a的边缘以与该边缘重叠的方式设置环状的接触用布线11B时，能够得到与第2实施方式同样的效果。
(产业上的利用可能性)
本发明涉及半导体装置的电极焊盘的结构，特别是适用于具有薄的布线层的焊盘结构时，抑制接触用布线形成时的凹陷量来确保接触用布线的厚度，由此能够稳定地电连接接触用布线与电极焊盘，因此非常有用。

Claims (10)

1.一种半导体装置，其特征在于，
具有：绝缘膜，形成在半导体基板上；
接触用布线，形成在所述绝缘膜中；
保护膜，形成在所述接触用布线和所述绝缘膜上；
开口部，形成在所述保护膜上，使所述接触用布线露出；和
电极焊盘，形成在所述开口部，与所述接触用布线电连接，
所述开口部的下侧存在未配置所述接触用布线的区域。
2.根据权利要求1所述的半导体装置，其特征在于，
设置多个所述接触用布线在所述开口部的下侧。
3.根据权利要求2所述的半导体装置，其特征在于，
多个所述接触用布线之中的至少一个形成为环状。
4.根据权利要求3所述的半导体装置，其特征在于，
所述环状的接触用布线设置为与所述开口部的边缘重叠。
5.根据权利要求2所述的半导体装置，其特征在于，
多个所述接触用布线设置为不与所述开口部的边缘重叠。
6.根据权利要求2所述的半导体装置，其特征在于，
多个所述接触用布线包括第1接触用布线和比所述第1接触用布线小的第2接触用布线。
7.根据权利要求6所述的半导体装置，其特征在于，
所述第1接触用布线设置在所述开口部的周边部的下侧，所述第2接触用布线设置在所述开口部的中央部的下侧。
8.根据权利要求2所述的半导体装置，其特征在于，
多个所述接触用布线的至少1个形成为拐角部被倒角的方形状。
9.根据权利要求1所述的半导体装置，其特征在于，
在所述半导体基板与所述绝缘膜之间形成下层布线，
经由过孔连接所述接触用布线与所述下层布线。
10.根据权利要求1～9的任一项所述的半导体装置，其特征在于，
所述接触用布线由铜或铜合金构成，
所述电极焊盘由铝或铝合金构成。
CN200910204660A 2008-10-10 2009-10-10 半导体装置 Pending CN101728349A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2008263592A JP2010093161A (ja) 2008-10-10 2008-10-10 半導体装置
JP2008-263592 2008-10-10

Publications (1)

Publication Number Publication Date
CN101728349A true CN101728349A (zh) 2010-06-09

Family

ID=42098130

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200910204660A Pending CN101728349A (zh) 2008-10-10 2009-10-10 半导体装置

Country Status (3)

Country Link
US (1) US8044482B2 (zh)
JP (1) JP2010093161A (zh)
CN (1) CN101728349A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102629600A (zh) * 2011-02-02 2012-08-08 拉碧斯半导体株式会社 半导体装置的布线构造以及其制造方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011146563A (ja) * 2010-01-15 2011-07-28 Panasonic Corp 半導体装置
JP5054148B2 (ja) 2010-04-14 2012-10-24 株式会社日本自動車部品総合研究所 車両用前照灯
JP5582879B2 (ja) * 2010-06-09 2014-09-03 株式会社東芝 半導体装置及びその製造方法
JP2012089703A (ja) * 2010-10-20 2012-05-10 Lapis Semiconductor Co Ltd 半導体素子の製造方法及び半導体素子
JP6221074B2 (ja) * 2013-03-22 2017-11-01 パナソニックＩｐマネジメント株式会社 半導体装置
KR20210032080A (ko) 2019-09-16 2021-03-24 삼성전자주식회사 반도체 장치

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003031575A (ja) * 2001-07-17 2003-01-31 Nec Corp 半導体装置及びその製造方法
JP4170103B2 (ja) * 2003-01-30 2008-10-22 Ｎｅｃエレクトロニクス株式会社 半導体装置、および半導体装置の製造方法
US6963138B2 (en) * 2003-02-03 2005-11-08 Lsi Logic Corporation Dielectric stack
JP3725527B2 (ja) 2003-06-05 2005-12-14 松下電器産業株式会社 半導体装置
CN1601735B (zh) * 2003-09-26 2010-06-23 松下电器产业株式会社 半导体器件及其制造方法
JP2006108329A (ja) * 2004-10-04 2006-04-20 Fujitsu Ltd 半導体装置
US7157734B2 (en) * 2005-05-27 2007-01-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor bond pad structures and methods of manufacturing thereof
JP2007019128A (ja) * 2005-07-06 2007-01-25 Sony Corp 半導体装置
JP4639138B2 (ja) * 2005-10-28 2011-02-23 パナソニック株式会社 半導体装置
JP2007142333A (ja) * 2005-11-22 2007-06-07 Renesas Technology Corp 半導体装置
JP5208936B2 (ja) * 2006-08-01 2013-06-12 フリースケール セミコンダクター インコーポレイテッド チップ製造および設計における改良のための方法および装置
JP5111878B2 (ja) * 2007-01-31 2013-01-09 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102629600A (zh) * 2011-02-02 2012-08-08 拉碧斯半导体株式会社 半导体装置的布线构造以及其制造方法

Also Published As

Publication number Publication date
JP2010093161A (ja) 2010-04-22
US8044482B2 (en) 2011-10-25
US20100090344A1 (en) 2010-04-15

Similar Documents

Publication Publication Date Title
US8232651B2 (en) Bond pad for wafer and package for CMOS imager
JP4360881B2 (ja) 多層配線を含む半導体装置およびその製造方法
CN101728349A (zh) 半导体装置
US6998712B2 (en) Semiconductor device and method for manufacturing the same
US7233075B2 (en) Bonding pad structure
US7642653B2 (en) Semiconductor device, wiring of semiconductor device, and method of forming wiring
US7863747B2 (en) Semiconductor chip, method of fabricating the same and semiconductor chip stack package
JP4913329B2 (ja) 半導体装置
US20110241177A1 (en) Semiconductor wafer including cracking stopper structure and method of forming the same
US20100102454A1 (en) Semiconductor device and method of manufacturing the semiconductor device
JP2009147218A (ja) 半導体装置とその製造方法
US6696357B2 (en) Method for manufacturing semiconductor integrated circuit devices using a conductive layer to prevent peeling between a bonding pad and an underlying insulating film
KR20010062344A (ko) 반도체 집적회로장치 및 그 제조방법
US8779591B2 (en) Bump pad structure
CN103915399B (zh) 半导体器件
US7566964B2 (en) Aluminum pad power bus and signal routing for integrated circuit devices utilizing copper technology interconnect structures
WO2010041365A1 (ja) 半導体装置
JP2009283503A (ja) 半導体装置及びその製造方法
CN100388476C (zh) 具有带加固图形的多层布线布置的半导体器件及生产方法
US20220013481A1 (en) Semiconductor device and method of manufacturing the same
US7696615B2 (en) Semiconductor device having pillar-shaped terminal
JP2006019312A (ja) 半導体集積回路装置
CN110838478B (zh) 半导体器件
US20080157382A1 (en) Direct termination of a wiring metal in a semiconductor device
CN110838478A (zh) 半导体器件

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Open date: 20100609