CN110838478A - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN110838478A
CN110838478A CN201910721140.0A CN201910721140A CN110838478A CN 110838478 A CN110838478 A CN 110838478A CN 201910721140 A CN201910721140 A CN 201910721140A CN 110838478 A CN110838478 A CN 110838478A
Authority
CN
China
Prior art keywords
dielectric layer
dummy
semiconductor device
chip
upper dielectric
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201910721140.0A
Other languages
English (en)
Inventor
韩正勋
金硕焕
金周东
卢晙镛
徐在源
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN110838478A publication Critical patent/CN110838478A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H01L2221/68336—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding involving stretching of the auxiliary support post dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Automation & Control Theory (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

一种半导体器件包括：半导体衬底，所述半导体衬底包括芯片区域和围绕所述芯片区域的边缘区域；下介电层和上介电层，所述下介电层和所述上介电层位于所述半导体衬底上；再分布芯片焊盘，所述再分布芯片焊盘穿透所述芯片区域中的所述上介电层并连接到芯片焊盘；工艺监测结构，所述工艺监测结构位于所述边缘区域中；以及虚设元件，所述虚设元件位于所述边缘区域中并且具有比所述上介电层的上表面低的上表面。

Description

半导体器件
相关申请的交叉引用
2018年8月17日在韩国知识产权局提交的标题为“半导体器件”的韩国专利申请No.10-2018-0096274通过引用的方式全文并入本申请中。
技术领域
实施例涉及半导体器件。
背景技术
半导体封装件可以包括能够存储大量数据并在短时间内处理这些数据的半导体芯片。这种半导体芯片可以包括用于存储和/或处理数据的电路和用于从外部向该电路输入数据或从该电路向外部输出数据的芯片焊盘。
发明内容
这些实施例可以通过提供一种半导体器件来实现，所述半导体器件包括：半导体衬底，所述半导体衬底包括芯片区域和围绕所述芯片区域的边缘区域；下介电层和上介电层，所述下介电层和所述上介电层位于所述半导体衬底上；再分布芯片焊盘，所述再分布芯片焊盘穿透所述芯片区域中的所述上介电层并连接到芯片焊盘；工艺监测结构，所述工艺监测结构位于所述边缘区域中；以及虚设元件，所述虚设元件位于所述边缘区域中并且具有比所述上介电层的上表面低的上表面。
这些实施例可以通过提供一种半导体器件来实现，所述半导体器件包括：半导体衬底，所述半导体衬底包括芯片区域和围绕所述芯片区域的边缘区域；下介电层和上介电层，所述下介电层和所述上介电层位于所述半导体衬底上；再分布芯片焊盘，所述再分布芯片焊盘穿透所述芯片区域中的所述上介电层并连接到芯片焊盘；工艺监测图案，所述工艺监测图案位于所述边缘区域中；以及多个虚设再分布图案，所述多个虚设再分布图案穿透所述边缘区域中的所述上介电层，其中，当在俯视图中观察时，所述多个虚设再分布图案围绕所述工艺监测图案。
附图说明
通过参考附图详细描述示例性实施例，特征对于本领域技术人员将是显而易见的，在附图中：
图1示出了根据一些示例实施例的具有半导体集成电路的衬底的俯视图。
图2示出了图1中的部分A的放大视图。
图3示出了根据一些示例实施例的制造半导体器件的方法的流程图。
图4A和图4B分别示出了根据一些示例实施例的半导体器件在分离成半导体芯片之前和之后的局部放大俯视图。
图5A至图5H示出了沿着图4A和图4B中的线I-I’和II-II’截取的截面图，分别示出根据一些示例实施例的制造半导体器件的方法中的各个阶段。
图6A、图6B和图6C示出了根据一些示例实施例的半导体器件的工艺监测结构的俯视图。
图7A和图7B分别示出了根据一些示例实施例的半导体器件在分离成半导体芯片之前和之后的局部放大俯视图。
图8A和图8B示出了沿着图7A和图7B中的线III-III’和IV-IV’截取的截面图，部分地示出了根据一些示例实施例的半导体器件。
图9A和图9B分别示出了根据一些示例实施例的半导体器件在锯切之前和之后的局部放大俯视图。
图10A和图10B示出了沿着图9A和图9B中的线V-V’和VI-VI’截取的截面图，部分地示出了根据一些示例实施例的半导体器件。
图11A和图11B分别示出了根据一些示例实施例的半导体器件在分离成半导体芯片之前和之后的局部放大俯视图。
图12A和图12B示出了沿着图11A和图11B中的线VII-VII’和VIII-VIII’截取的截面图，部分地示出了根据一些示例实施例的半导体器件。
图13A和图13B分别示出了根据一些示例实施例的半导体器件在分离成半导体芯片之前和之后的局部放大俯视图。
图14A和图14B示出了沿着图13A和图13B中的线IX-IX’和X-X’截取的截面图，部分地示出了根据一些示例实施例的半导体器件。
图15A示出了根据一些示例实施例的从半导体器件分离出的半导体芯片的俯视图。
图15B示出了根据一些示例实施例的包括半导体芯片的半导体封装件的截面图。
具体实施方式
图1示出了根据一些示例实施例的具有半导体集成电路的衬底的俯视图。图2示出了显示图1中的部分A的放大视图。
参考图1和图2，半导体衬底100可以包括其中形成有半导体集成电路的芯片区域10和在芯片区域10之间的划片线区域20。
半导体衬底100可以包括以下中的一种：半导体材料(例如，硅晶片)、介电材料(例如，玻璃)和覆盖有介电材料的半导体或导体。例如，半导体衬底100可以是具有第一导电类型的硅晶片。
芯片区域10可以沿着第一方向D1以及与第一方向D1相交的第二方向D2二维布置。每一个芯片区域10可以被划片线区域20围绕。
划片线区域20可以包括在第一方向D1上延伸的多个第一划片线区域，并且还包括与第一划片线区域相交并在第二方向D2上延伸的多个第二划片线区域。划片线区域20可以包括将被锯切机或切割机切割的切割区域21，以及在切割区域21与相应的芯片区域10之间的边缘区域23。边缘区域23可以围绕相应的芯片区域10。
半导体衬底100的芯片区域10可以包括半导体存储器件，例如DRAM(动态随机存取存储器)、SRAM(静态随机存取存储器)、NAND闪存或RRAM(阻变式随机存取存储器)。在一种实现中，半导体衬底100的芯片区域10可以包括MEMS(微机电系统)器件、光电器件或处理器(例如CPU或DSP)。在一种实现中，半导体衬底100的芯片区域10可以包括标准单元，该标准单元包括诸如逻辑和门或逻辑乘积门的半导体器件。半导体衬底100的芯片区域10还可以包括与半导体集成电路进行数据或信号通信的再分布芯片焊盘141a和芯片焊盘123a。芯片焊盘123a可以位于每一个芯片区域10的边缘或中心，而再分布芯片焊盘141a的位置可以与芯片焊盘123a的位置不同。
半导体衬底100的划片线区域20可以包括工艺监测结构30和测试结构40。工艺监测结构30可以是用于监测半导体器件制造工艺的图案，例如当执行不同的半导体器件制造工艺时用作对准标准的各种形状的对准图案，用于确定上图案与下图案之间的重叠的重叠图案，或者用于测量图案的厚度和/或线宽的测量图案。测试结构40可以包括测试元件组(TEG)，该TEG具有与半导体集成电路的结构基本相同的结构，以便评估在芯片区域10中形成的半导体集成电路的电特性。测试元件组可以包括例如N型金属氧化物半导体场效应晶体管(NMOSFET)、P型金属氧化物半导体场效应晶体管(PMOSFET)或电阻器。
图3示出了根据一些示例实施例的制造半导体器件的方法的流程图。
参考图3，如上参考图1和图2所述，可以将半导体衬底制备成包括多个芯片区域和多个划片线区域(S10)。
半导体衬底可以经受各种半导体器件制造工艺，以形成半导体集成电路、工艺监测结构和测试结构(S20)。在一种实现中，工艺监测结构可以为半导体器件制造工艺提供标准，并且在形成工艺监测结构之后可以接着形成半导体集成电路和测试结构。例如，可以在划片线区域的一部分中形成工艺监测结构，然后，可以在划片线区域的剩余部分中形成测试结构。
在形成半导体集成电路和测试结构之后，可以对测试结构执行测试工艺(S30)。当执行测试工艺时，电信号可以通过测试焊盘提供给测试结构，并且测试结构可以用于评估半导体集成电路的电特性。
在执行测试工艺之后，可以沿着划片线区域的切割区域执行锯切工艺或切割工艺。半导体衬底因此可以被分离成其中形成有半导体集成电路的芯片区域(例如，半导体芯片)(S40)。
可以对单独分离的半导体芯片执行封装工艺(S50)。
图4A和图4B分别示出了根据一些示例实施例的半导体器件在分离成半导体芯片之前和之后的局部放大俯视图。图5A至图5H示出了沿着图4A和图4B中的线I-I’和II-II’截取的截面图，分别示出根据一些示例实施例的制造半导体器件的方法中的各个阶段。
参考图4A和图5A，半导体衬底100可以包括多个芯片区域10和划片线区域20，该划片线区域20可以包括位于其中心部分的切割区域21和位于切割区域21与芯片区域10之间的边缘区域23。划片线区域20可以在第一方向D1和/或第二方向D2上延伸。与图2所示的相同或相似，划片线区域20可以包括在第一方向D1上延伸的第一划片线区域和在第二方向D2上延伸的第二划片线区域。
可以在芯片区域10中的半导体衬底100上形成半导体集成电路101。半导体集成电路101可以包括存储单元阵列，该存储单元阵列包括开关元件和数据存储元件，并且半导体集成电路101还可以包括逻辑器件，该逻辑器件包括MOSFET、电容器和电阻器。半导体集成电路101可以被层间介电层103覆盖，该层间介电层103可以完全覆盖半导体衬底100。层间介电层103可以包括氧化硅层、氮化硅层或氮氧化硅层。
当形成半导体集成电路101时，可以同时在划片线区域20的一部分中形成多个测试元件组(参见图2中的40)。测试元件组(参见图2中的40)可以包括用于测试半导体集成电路101的各种测试电路。测试元件组可以具有与半导体集成电路101的结构基本相同的结构。
下介电层110可以形成为完全覆盖半导体衬底100，并且可以包括多个介电层。在一种实现中，下介电层110可以由介电常数小于氧化硅层的介电常数的低k介电材料形成。下介电层110可以具有从大约1.0到大约3.0的介电常数，并且可以包括无机材料、有机材料和有机-无机杂化材料中的一种或更多种。在一种实现中，下介电层110可以是多孔的或无孔的。下介电层110可以由例如掺杂氧化硅材料或低k有机聚合物形成。掺杂氧化硅材料可以包括例如掺氟氧化物(或FSG层)、掺碳氧化物、氧化硅、HSQ(氢倍半硅氧烷，SiO:H)、MSQ(甲基倍半硅氧烷，SiO:CH3)或a-SiOC(SiOC:H)。低k有机聚合物可以包括例如聚烯丙基醚树脂、环状氟化物树脂、硅氧烷共聚物、聚烯丙基醚氟化物树脂、聚五氟苯乙烯、聚四氟苯乙烯树脂、聚酰亚胺氟化物树脂、聚萘氟化物或聚酰胺树脂。下介电层110还可以包括在垂直堆叠的介电层之间的一个或更多个阻挡层，该阻挡层可以包括诸如SiN、SiON、SiC、SiCN、SiOCH、SiOC或SiOF的介电材料。
可以在芯片区域10中的下介电层110中形成内部连接结构121a和122a。内部连接结构121a和122a可以电连接到半导体集成电路101。内部连接结构121a和122a可以包括金属线121a和金属通路122a，金属通路122a可以穿透下介电层110并连接位于不同高度的金属线121a。金属线121a和金属通路122a可以包括第一金属材料，例如W、Al、Ti、Ta、Co或Cu。例如，金属线121a和金属通路122a可以包括铜(Cu)。金属线121a和金属通路122a可以各自包括诸如TiN、WN、TaN或TaSiN的金属氮化物作为阻挡金属层。
芯片焊盘123a可以位于下介电层110中的最上面的介电层上，并且可以通过内部连接结构121a和122a电连接到半导体集成电路101。芯片焊盘123a可以是传送数据信号的数据焊盘、传送命令/地址信号的命令/地址焊盘、被施加接地或电源电压的接地或电源焊盘或者用于测试半导体集成电路101的焊盘。芯片焊盘123a可以包括不同于第一金属材料的第二金属材料，例如W、Al、Ti、Ta、Co或Cu。例如，芯片焊盘123a可以包括铝(A1)。芯片焊盘123a可以包括诸如TiN、WN、TaN或TaSiN的金属氮化物作为阻挡金属层。
可以在边缘区域23中的半导体衬底100上形成阻拦结构120。当在俯视图中观察时，阻拦结构120可以围绕每一个芯片区域10。当在俯视图中观察时，阻拦结构120可以具有环形或闭合曲线形状。阻拦结构120可以与芯片区域10中的内部连接结构121a和122a同时形成，并且可以包括穿透下介电层110的金属通路和在该金属通路上的金属线。
在一种实现中，划片线区域20的一部分中可以包括工艺监测结构，该工艺监测结构包括虚设金属结构120d和虚设金属图案123b。例如，可以在划片线区域20中的下介电层110中形成虚设金属结构120d，并且可以在划片线区域20中的最上面的下介电层110上形成虚设金属图案123b。
虚设金属结构120d可以包括交替堆叠的虚设金属线121b和虚设金属通路122b。每一条虚设金属线121b可以具有平行于划片线区域20的延伸方向的线形。例如，虚设金属线121b可以在沿第一方向D1延伸的第一划片线区域中沿第一方向D1延伸，并且可以在沿第二方向D2延伸的第二划片线区域中沿第二方向D2延伸。虚设金属通路122b可以连接位于不同高度的虚设金属线121b。虚设金属结构120d可以与芯片区域10中的内部连接结构121a和122a同时形成，并且可以包括第一金属材料，例如铜(Cu)。
虚设金属图案123b可以覆盖虚设金属结构120d。例如，当在俯视图中观察时，虚设金属图案123b可以与多条虚设金属线121b交叠。虚设金属图案123b可以与芯片区域10中的芯片焊盘123a同时形成，并且可以包括第二金属材料，例如铝(A1)。
上介电层130可以形成在半导体衬底100的整个表面上，并且可以覆盖最上面的下介电层110上的芯片焊盘123a和虚设金属图案123b。在一种实现中，上介电层130可以包括强度大于下介电层110的强度的介电材料。上介电层130可以包括介电常数大于下介电层110的介电常数的介电材料。上介电层130可以包括氧化硅层、氮化硅层或氮氧化硅层。上介电层130可以包括例如氮化硅(SiN)、氮氧化硅(SiON)、氮碳化硅(SiCN)、高密度等离子体(HDP)氧化物、TEOS(正硅酸乙酯)、PE-TEOS(等离子体增强正硅酸乙酯)、O3-TEOS(O3-正硅酸乙酯)、USG(未掺杂硅玻璃)、PSG(磷硅玻璃)、BSG(硼硅玻璃)、BPSG(硼磷硅玻璃)、FSG(氟硅酸盐玻璃)、SOG(旋涂玻璃)、TOSZ(东燃硅氮烷)或它们的组合。
在一种实现中，上介电层130可以包括多个介电层。例如，上介电层130可以包括依次堆叠在最上面的下介电层110上的第一上介电层131、第二上介电层133和第三上介电层135。第二上介电层133可以由相对于第一上介电层131和第三上介电层135具有蚀刻选择性的介电材料形成，并且可以比第一上介电层131和第三上介电层135中的每一个薄。第一上介电层131和第三上介电层135可以由彼此不同的介电材料形成，并且第三上介电层135可以比第一上介电层131厚。例如，第一上介电层131可以是高密度等离子体(HDP)氧化物层，第二上介电层133可以是氮化硅层，并且第三上介电层135可以是正硅酸乙酯(TEOS)层。
参考图4A和图5B，可以将上介电层130图案化以形成暴露芯片焊盘123a的第一开口OP1、暴露虚设金属图案123b的部分的第二开口OP2和暴露划片线区域20的一部分中的下介电层110的第三开口OP3。
第一开口OP1、第二开口OP2和第三开口OP3的形成可以包括在上介电层130上形成具有开口的第一掩模图案MP1，并且使用第一掩模图案MP1作为蚀刻掩模来各向异性地蚀刻上介电层130的一部分。在形成第一开口OP1、第二开口OP2和第三开口OP3之后，可以去除第一掩模图案MP1。
在每一个芯片区域10中，第一开口OP1可以形成为具有基本相同的尺寸并且在各第一开口OP1之间具有均匀的间隔。第二开口OP2可以形成为尺寸小于虚设金属图案123b的尺寸并且彼此间隔开。在一种实现中，第二开口OP2可以具有矩形、圆形或多边形。
第一开口OP1、第二开口OP2和第三开口OP3可以同时形成，并且第三开口OP3的蚀刻深度可以大于第一开口OP1和第二开口OP2的蚀刻深度。例如，第三开口OP3的底表面可以比第一开口OP1和第二开口OP2的底表面更低(例如，更靠近半导体衬底100)。第三开口OP3的宽度可以不同于第一开口OP1和第二开口OP2的宽度。
在一种实现中，第三开口OP3的形成可以减小划片线区域20的一部分中的下介电层110和上介电层130的厚度。例如，在划片线区域20的一部分中，下介电层110可以包括具有第一厚度T1的第一部分和具有小于第一厚度T1的第二厚度T2的第二部分。第一部分的第一厚度T1可以与芯片区域10中的下介电层110的总厚度基本相同。
参考图4A和图5C，可以在具有第一开口OP1、第二开口OP2和第三开口OP3的上介电层130上形成再分布层140。再分布层140的形成可以包括形成金属晶种层以共形地覆盖具有第一开口OP1、第二开口OP2和第三开口OP3的上介电层130，然后在金属晶种层上形成金属层。可以通过诸如电镀、化学镀或溅射的薄层沉积技术形成金属晶种层和金属层。再分布层140可以包括例如铜(Cu)、铝(Al)、镍(Ni)、银(Ag)、金(Au)、铂(Pt)、锡(Sn)、铅(Pb)、钛(Ti)、铬(Cr)、钯(Pd)、铟(In)、锌(Zn)、碳(C)或它们的合金。在一种实现中，再分布层140可以包括铝(Al)。
再分布层140可以部分地填充第一开口OP1、第二开口OP2和第三开口OP3，并且可以与分别由第一开口OP1和第二开口OP2暴露的芯片焊盘123a和虚设金属图案123b接触。
在形成再分布层140之后，可以在再分布层140上形成第二掩模图案MP2。第二掩模图案MP2可以填充芯片焊盘123a上的第一开口OP1。可以使用第二掩模图案MP2作为蚀刻掩模来蚀刻再分布层140。
因此，如图4A和图5D所示，可以在芯片区域10中的第一开口OP1中及第一开口OP1附近形成再分布芯片焊盘141a。在再分布芯片焊盘141a的形成过程中，可以暴露划片线区域20中的上介电层130的顶表面，并且可以在划片线区域20中的第二开口OP2中形成再分布对准图案141b。
再分布对准图案141b可以形成在相应的第二开口OP2中，并且每一个再分布对准图案141b可以包括与虚设金属图案123b接触的底部部分和覆盖第二开口OP2的内壁的侧壁部分。每一个再分布对准图案141b的顶表面的高度可以低于上介电层130的顶表面的高度。
随着如上所述形成再分布对准图案141b，工艺监测结构30可以形成在划片线区域20的一部分中。工艺监测结构30可以包括虚设金属结构120d、虚设金属图案123b和再分布对准图案141b。当执行后续的半导体工艺时，再分布对准图案141b可以用作对准标准。
在再分布芯片焊盘141a和再分布对准图案141b的形成过程中，可以从第三开口OP3的底表面去除再分布层140，并且再分布间隔物141c可以保留在第三开口OP3的内壁上。例如，再分布间隔物141c可以包括与再分布芯片焊盘141a和再分布对准图案141b的金属材料相同的金属材料。在一种实现中，可以从第三开口OP3内部完全去除再分布层140，并且可以暴露第三开口OP3的内壁。
参考图4A和图5E，可以在芯片区域10中的上介电层130上形成钝化层153，部分地暴露再分布芯片焊盘141a。在形成钝化层153之前，可以在半导体衬底100的整个表面上形成具有均匀厚度的保护层151。
保护层151可以包括例如氮化硅层或氮氧化硅层。钝化层153可以包括例如聚酰亚胺材料，例如光敏聚酰亚胺(PSPI)。可以采用旋涂工艺来将钝化层153沉积在保护层151上，并且在不形成光致抗蚀剂层的情况下，可以执行曝光和图案化工艺来部分地暴露再分布芯片焊盘141a上的保护层151并暴露划片线区域20的一部分中的保护层151。
参考图4A和图5F，可以蚀刻由钝化层153暴露的保护层151以暴露再分布芯片焊盘141a。在划片线区域20中，可以从上介电层130的顶表面的一部分并从第三开口OP3内部去除保护层151。因此，在划片线区域20的一部分中下介电层110可以部分地暴露。
在再分布芯片焊盘141a暴露之后，可以如参考图3所讨论的那样执行测试工艺。在执行测试工艺之后，半导体衬底100可以经受沿着划片线区域20执行的切割工艺。
例如，参考图5G，可以给半导体衬底100在其背面上提供沿着划片线区域20的切割区域21行进的激光。因此，在被激光照射的光点区域SP，半导体衬底100的物理特性可能改变。例如，在激光光点区域SP，半导体衬底100的物理强度可能降低。
参考图4B和图5H，半导体衬底100可以被放置在薄带上，然后可以提供力来水平地伸展薄带，这可能导致半导体衬底100沿着划片线区域20的切割区域21被切割。在一种实现中，可以沿着划片线区域20的切割区域21执行锯切工艺，以将芯片区域10彼此分离。锯切工艺可以使用锯轮或激光。
对半导体衬底100的切割可以形成彼此分离的半导体芯片。每一个半导体芯片可以具有芯片区域10和围绕芯片区域10的边缘区域23。
在一种实现中，当半导体衬底100被分离成芯片区域10时，除了其上设置有工艺监测结构30的区域之外，切割区域21可能不具有强度大于下介电层110的强度的上介电层130。因此，可以防止半导体衬底100由于下介电层110与上介电层130之间的特性差异而被不完全切割，或者可以防止薄层剥离。例如，可以防止下介电层110和上介电层130沿着二者之间的界面水平层离。此外，因为在划片线区域20的一部分中，下介电层110在切割区域21中的厚度(例如，第二厚度T2)小于在边缘区域23中的厚度(例如，第一厚度T1)，所以可以容易地对半导体衬底100执行切割工艺。
在一种实现中，可以在切割工艺过程中切割工艺监测结构30。在存在上介电层130的划片线区域20的一部分中，虚设金属结构120d可以位于再分布对准图案141b的下方，并且当执行切割工艺时，虚设金属结构120d可以阻止裂纹向芯片区域10蔓延。例如，半导体芯片的可靠性和成品率可以提高。
在切割半导体衬底100之后，剩余工艺监测结构30R可以保留在围绕芯片区域10的边缘区域23的一部分中，并且在边缘区域23的其他部分中下介电层110可以具有阶梯差。在这种情况下，在边缘区域23中，下介电层110可以包括具有第一厚度T1的第一部分和具有小于第一厚度T1的第二厚度T2的第二部分。上介电层130可以覆盖下介电层110的第一部分，并且再分布间隔物141c可以保留在下介电层110的第二部分上。
图6A、图6B和图6C示出了根据一些示例实施例的半导体器件的工艺监测结构的俯视图。为了描述的简洁，可能省略对与以上参考图4A、图4B和图5A至图5H讨论的实施例的技术特征相同的技术特征的重复描述。
参考图6A，工艺监测结构30可以位于划片线区域20的一部分上。如上所述，工艺监测结构30可以包括虚设金属结构120d、虚设金属图案123b和再分布对准图案141b。每一个虚设金属结构120d可以具有条形，该条形具有平行于第一方向D1和第二方向D2中的一个方向(该方向平行于划片线区域20的延伸方向)的主轴。如图5A所示，虚设金属结构120d可以包括具有条形的虚设金属线121b，以及连接位于不同高度的虚设金属线121b的虚设金属通路122b。虚设金属线121b可以沿着第一方向D1和第二方向D2有规则地彼此间隔开。
参考图6B，虚设金属结构120d的虚设金属线(参见图5A中的121b)可以具有条形，这些条形可以沿着第一方向D1以Z字形或偏移对准的方式布置，并且沿着第二方向D2以一定间隔彼此间隔开。
参考图6C，虚设金属图案123b上的再分布对准图案141b可以包括在第一方向D1延伸的第一图案和在第二方向D2延伸的第二图案，第一图案和第二图案可以彼此相交。在一种实现中，再分布对准图案141b可以包括第一组第一图案和第二组第二图案，第一组和第二组可以彼此间隔开。
以下描述根据一些示例实施例的半导体器件，并且为了描述简洁，可能省略对与以上参考图4A、图4B和图5A至图5H讨论的实施例的技术特征相同的技术特征的重复描述。
图7A和图7B分别示出了根据一些示例实施例的半导体器件在分离成半导体芯片之前和之后的局部放大俯视图。图8A和图8B示出了沿着图7A和图7B中的线III-III’和IV-IV’截取的截面图，部分地示出了根据一些示例实施例的半导体器件。
参考图7A和图8A，在划片线区域20中，工艺监测结构30可以包括下介电层110中的虚设金属结构120d和虚设金属结构120d上的虚设金属图案123b。虚设金属图案123b可以包括彼此间隔开的对准孔123h。每一个对准孔123h可以具有在第一方向D1或第二方向D2上延伸的矩形或条形。对准孔123h的形状和布置可以有各种变化。在一种实现中，虚设金属图案123b的对准孔123h可以用作确定上部图案与下部图案之间对准的对准标准。在这种情况下，虚设金属结构120d可以不与形成在虚设金属图案123b中的对准孔123h交叠。
参考图7B和图8B，如以上参考图5G和图5H所讨论的，在激光照射在半导体衬底100的背面上之后，可以沿着划片线区域20切割半导体衬底100，从而将半导体衬底100分离成多个半导体芯片。
剩余工艺监测结构30R可以保留在每一个半导体芯片中的边缘区域23中。剩余工艺监测结构30R可以包括具有对准孔123h的虚设金属图案123b的一部分。
图9A和图9B分别示出了根据一些示例实施例的半导体器件在分离成半导体芯片之前和之后的局部放大俯视图。图10A和图10B示出了沿着图9A和图9B中的线V-V’和VI-VI’截取的截面图，部分地示出了根据一些示例实施例的半导体器件。
参考图9A和图10A，在划片线区域20中，工艺监测结构30可以包括下介电层110中的虚设金属结构120d和虚设金属结构120d上的虚设金属图案123b。在一种实现中，虚设金属图案123b可以是用于测量芯片区域10中形成的图案的线宽和/或厚度的测量图案。上介电层130可以在虚设金属图案123b的整个表面上具有基本均匀的厚度。
参考图9B和图10B，如以上参考图5G和图5H所讨论的，在激光照射在半导体衬底100的背面上之后，可以沿着划片线区域20切割半导体衬底100，从而将半导体衬底100分离成多个半导体芯片。当执行切割工艺时，工艺监测结构30也可以被切割，并且剩余工艺监测结构30R可以保留在边缘区域23的一部分中。
图11A和图11B分别示出了根据一些示例实施例的半导体器件在分离成半导体芯片之前和之后的局部放大俯视图。图12A和图12B示出了沿着图11A和图11B中的线VII-VII’和VIII-VIII’截取的截面图，部分地示出了根据一些示例实施例的半导体器件。
参考图11A和图12A，工艺监测图案143c可以位于划片线区域20中的上介电层130上。工艺监测图案143c可以是用于确定后续的上部图案与下部图案之间交叠的重叠图案。当如参考图5C和图5D所讨论的那样形成芯片区域10中的再分布芯片焊盘141a时，可以将划片线区域20中的再分布层140的一部分图案化，这可能导致工艺监测图案143c的形成。工艺监测图案143c可以包括与再分布芯片焊盘141a的金属材料相同的金属材料。
可以围绕工艺监测图案143c形成穿透上介电层130和下介电层110的第一虚设开口OP2a，并且可以在工艺监测图案143c与第一虚设开口OP2a之间形成穿透上介电层130的第二虚设开口OP2b。
如上参考图5B所述，第一虚设开口OP2a和第二虚设开口OP2b可以与芯片区域10中的第一开口OP1同时形成。第一虚设开口OP2a的宽度可以大于第二虚设开口OP2b的宽度，并且第一虚设开口OP2a的底表面可以比第二虚设开口OP2b的底表面位于更低的高度。例如，第一虚设开口OP2a可以暴露下介电层110或层间介电层103，并且第二虚设开口OP2b可以暴露下介电层110。当在俯视图中观察时，每一个第一虚设开口OP2a可以具有围绕工艺监测图案143c的闭合曲线形状。每一个第二虚设开口OP2b可以具有条形，该条形具有平行于第一方向D1或第二方向D2的主轴。
第一虚设再分布图案143a可以形成在第一虚设开口OP2a中，并且第二虚设再分布图案143b可以形成在第二虚设开口OP2b中。如上参考图5C和图5D所述，第一虚设再分布图案143a和第二虚设再分布图案143b可以与芯片区域10中的再分布芯片焊盘141a同时形成。第一虚设再分布图案143a和第二虚设再分布图案143b可以包括与再分布芯片焊盘141a的金属材料相同的金属材料。
第一虚设再分布图案143a可以包括与层间介电层103接触的底部部分，以及从底部部分延伸到第一虚设开口OP2a的内壁上的侧壁部分。第二虚设再分布图案143b可以包括与下介电层110接触的底部部分，以及从底部部分延伸到第二虚设开口OP2b的内壁上的侧壁部分。第一虚设再分布图案143a的顶表面和第二虚设再分布图案143b的顶表面的高度可以低于上介电层130的顶表面的高度。
第一虚设再分布图案143a和第二虚设再分布图案143b可以分别部分地填充第一虚设开口OP2a和第二虚设开口OP2b。钝化层153可以填充由第一虚设再分布图案143a和第二虚设再分布图案143b中的每一个虚设再分布图案的底部部分和侧壁部分限定的间隙。
参考图11B和图12B，如以上参考图5G和图5H所讨论的，在激光照射在半导体衬底100的背面上之后，可以沿着划片线区域20切割半导体衬底100。
当对半导体衬底100执行切割工艺时，在存在下介电层110和上介电层130的划片线区域20的一部分中，切割区域21的方向可能朝向第一虚设再分布图案143a改变。在这种情况下，相邻的半导体芯片可能被非对称地切割，使得边缘区域23的一部分的宽度有变化。
在一种实现中，可以围绕用作重叠图案的工艺监测图案143c形成穿透上介电层130的第一虚设再分布图案143a和第二虚设再分布图案143b，并且当沿着切割区域21切割半导体衬底100时，第一虚设再分布图案143a和第二虚设再分布图案143b可以阻止裂纹朝向芯片区域10蔓延。
图13A和图13B分别示出了根据一些示例实施例的半导体器件在分离成半导体芯片之前和之后的局部放大俯视图。图14A和图14B示出了沿着图13A和图13B中的线IX-IX’和X-X’截取的截面图，部分地示出了根据一些示例实施例的半导体器件。
参考图13A和图14A，下工艺监测图案123c可以形成在最上面的下介电层110上，并且上介电层130可以覆盖下工艺监测图案123c。下工艺监测图案123c可以是用于确定后续的上部图案与下部图案之间的交叠的重叠图案。下工艺监测图案123c可以与参考图5A讨论的芯片焊盘123a同时形成。下工艺监测图案123c可以包括与芯片焊盘123a的金属材料相同的金属材料。例如，下工艺监测图案123c可以具有在第一方向D1和第二方向D2上延伸的条形。
可以围绕下工艺监测图案123c形成穿透上介电层130和下介电层110的第一虚设开口OP2a。可以在下工艺监测图案123c之间形成穿透上介电层130的第二虚设开口OP2b。第一虚设开口OP2a的宽度可以大于第二虚设开口OP2b的宽度。如上参考图5B所述，第一虚设开口OP2a和第二虚设开口OP2b可以与芯片区域10中的第一开口OP1同时形成。
第一虚设再分布图案143a可以形成在第一虚设开口OP2a中，并且第二虚设再分布图案143b可以形成在第二虚设开口OP2b中。如上参考图5C和图5D所述，第一虚设再分布图案143a和第二虚设再分布图案143b可以与芯片区域10中的再分布芯片焊盘141a同时形成。第一虚设再分布图案143a和第二虚设再分布图案143b可以包括与再分布芯片焊盘141a的金属材料相同的金属材料。钝化层153可以填充其中分别形成有第一虚设再分布图案143a和第二虚设再分布图案143b的第一虚设开口OP2a和第二虚设开口OP2b。
参考图13B和图14B，如上参考图5G和图5H所讨论的，在激光照射在半导体衬底100的背面上之后，可以沿着划片线区域20切割半导体衬底100，从而将半导体衬底100分离成多个半导体芯片。
当半导体衬底100被切割时，第一虚设再分布图案143a可以阻止裂纹朝向芯片区域10蔓延，并且可以保护芯片区域10免于上介电层130与下介电层110之间层离的发展。
图15A示出了根据一些示例实施例的从半导体器件分离出的半导体芯片的俯视图。图15B示出了根据一些示例实施例的包括半导体芯片的半导体封装件的截面图。
参考图15A，单独分离的半导体芯片200可以包括芯片区域10和围绕芯片区域10的边缘区域23。剩余工艺监测结构30R可以保留在边缘区域23的一部分中，并且第三开口OP3的一部分(形成在下介电层110和上介电层130中，如图5H所示)可以保留在边缘区域23的另一部分中。在边缘区域23的该另一部分中，下介电层110可以具有阶梯差。如上参考图4B和图5H所讨论的，剩余工艺监测结构30R可以包括在第一方向D1或第二方向D2上延伸的虚设金属结构120d的部分。
参考图15B，半导体封装件1000可以包括半导体芯片200、封装基板500、外部连接端子550和模制层570。在一种实现中，可以在封装基板500上安装通过上述方法制造的半导体芯片200。
如上所讨论的，半导体芯片200可以包括由钝化层153暴露的再分布芯片焊盘141a。再分布芯片焊盘141a可以包括传送数据信号的数据焊盘，传送命令信号和地址信号的命令/地址焊盘，和/或分别被施加电源电压和接地电压的电源焊盘和接地焊盘。
封装基板500可以包括例如印刷电路板、柔性基板或带基板。封装基板500可以是柔性印刷电路板、刚性印刷电路板及其组合中的一种，柔性印刷电路板、刚性印刷电路板及其组合中的每一种都包括形成在其中的内部连接线。
封装基板500可以具有面向彼此的顶表面和底表面，并且可以包括接合焊盘510、内部连接线ICL和外部连接焊盘520。接合焊盘510可以布置在封装基板500的顶表面上，并且外部连接焊盘520可以布置在封装基板500的底表面上。半导体芯片200可以位于封装基板500的顶表面的中心部分上，并且粘合层515可以位于半导体芯片200与封装基板500之间。
接合焊盘510可以通过导线W连接到半导体芯片200的再分布芯片焊盘141a。外部连接焊盘520可以通过内部连接线ICL连接到接合焊盘510。
模制层570可以在封装基板500的顶表面上覆盖半导体芯片200。模制层570可以包括环氧模塑料(EMC)。
外部连接端子550可以附着到封装基板500的底表面上的外部连接焊盘520。半导体封装件1000可以通过外部连接端子550连接到外部电子设备。
通过总结和回顾，随着电子工业进步发展，半导体器件的高速度越来越受到重视。已经考虑了半导体器件中的高集成度和/或高速度。一些半导体芯片可以包括连接到芯片焊盘的再分布层，以便改变在半导体芯片的指定位置的焊盘的位置。
根据一些示例实施例，可以执行蚀刻工艺以部分蚀刻划片线区域中的具有不同膜特性的下介电层和上介电层，并且当对半导体衬底执行切割工艺时，可以防止半导体衬底被不完全切割，可以抑制薄层剥离，并且可以阻止裂纹产生并向芯片区域蔓延。
一个或更多个实施例可以在划片线区域的保留有下介电层和上介电层的部分(例如，围绕芯片区域的边缘区域)中提供虚设元件。例如，根据一个或更多个实施例的虚设元件可以包括下介电层中的虚设金属结构和覆盖虚设金属结构的虚设金属图案，并且上介电层可以位于虚设金属图案上。作为另一个示例，根据一个或更多个实施例的虚设元件可以包括穿透上介电层的虚设再分布图案，该虚设再分布图案的上表面低于上介电层的上表面。因此，当对半导体衬底执行切割工艺时，可以防止裂纹产生并朝向芯片区域蔓延。结果，半导体芯片的可靠性和成品率可以提高。
一个或更多个实施例可以提供包括再分布芯片焊盘和工艺监测结构的半导体器件。
本文已经公开了示例实施例，尽管采用了特定术语，但是仅在一般性和描述性的意义上使用并解释这些特定术语，而不是为了限制的目的。在一些情况下，如本领域普通技术人员在提交本申请时显而易见的，结合特定实施例描述的特征、特性和/或元件可以单独使用，或者与结合其他实施例描述的特征、特性和/或元件组合使用，除非另有明确指示。因此，本领域技术人员将会理解，在不脱离所附权利要求中阐述的本发明的精神和范围的情况下，可以在形式和细节上进行各种改变。

Claims (25)

1.一种半导体器件，包括：
半导体衬底，所述半导体衬底包括芯片区域和围绕所述芯片区域的边缘区域；
下介电层和上介电层，所述下介电层和所述上介电层位于所述半导体衬底上；
再分布芯片焊盘，所述再分布芯片焊盘穿透所述芯片区域中的所述上介电层并连接到芯片焊盘；
工艺监测结构，所述工艺监测结构位于所述边缘区域中；以及
虚设元件，所述虚设元件位于所述边缘区域中并且具有比所述上介电层的上表面低的上表面。
2.根据权利要求1所述的半导体器件，其中，所述虚设元件是所述工艺监测结构的一部分，并且包括：
多个虚设金属结构，所述多个虚设金属结构位于所述下介电层中并且彼此间隔开；以及
虚设金属图案，所述虚设金属图案覆盖所述虚设金属结构，其中，所述上介电层覆盖所述虚设金属图案。
3.根据权利要求1所述的半导体器件，其中，所述虚设元件包括多个虚设再分布图案，所述多个虚设再分布图案穿透所述边缘区域中的所述上介电层。
4.根据权利要求3所述的半导体器件，其中，当在俯视图中观察时，所述多个虚设再分布图案围绕所述工艺监测结构。
5.根据权利要求2所述的半导体器件，其中，所述工艺监测结构还包括位于所述上介电层中的多个再分布对准图案，所述再分布对准图案与所述虚设金属图案接触。
6.根据权利要求2所述的半导体器件，其中，所述多个虚设金属结构均包括：
多条堆叠的虚设金属线，所述多条堆叠的虚设金属线在一个方向上延伸；以及
多个虚设金属通路，所述多个虚设金属通路连接在所述虚设金属线之间。
7.根据权利要求2所述的半导体器件，其中，当在俯视图中观察时，所述虚设金属图案与所述多个虚设金属结构交叠。
8.根据权利要求2所述的半导体器件，其中，所述虚设金属图案具有彼此间隔开的多个对准孔，所述对准孔填充有所述上介电层。
9.根据权利要求1所述的半导体器件，其中，所述上介电层具有第二开口，所述第二开口与所述工艺监测结构间隔开，并且暴露所述边缘区域中的所述下介电层的一部分。
10.根据权利要求9所述的半导体器件，其中，
所述下介电层在所述芯片区域中具有第一厚度，并且
所述下介电层的所述一部分具有小于所述第一厚度的第二厚度。
11.根据权利要求1所述的半导体器件，其中，所述下介电层包括介电常数小于所述上介电层的介电常数的介电材料。
12.根据权利要求2所述的半导体器件，其中：
所述虚设金属结构包括第一金属材料，并且
所述虚设金属图案包括不同于所述第一金属材料的第二金属材料。
13.根据权利要求1所述的半导体器件，其中：
所述上介电层包括：
第一上介电层，所述第一上介电层覆盖所述芯片焊盘；以及
第二上介电层和第三上介电层，所述第二上介电层和所述第三上介电层堆叠在所述第一上介电层上，并且
所述第二上介电层包括的介电材料不同于所述第一上介电层的介电材料和所述第三上介电层的介电材料。
14.根据权利要求1所述的半导体器件，还包括：
半导体集成电路，所述半导体集成电路位于所述芯片区域中的所述半导体衬底上；以及
多条金属线和多个金属通路，所述多条金属线和所述多个金属通路位于所述芯片区域中的所述下介电层中，所述金属线和所述金属通路将所述半导体集成电路连接到所述芯片焊盘。
15.根据权利要求1所述的半导体器件，还包括：
钝化层，所述钝化层位于所述芯片区域中的所述上介电层上，并暴露所述再分布芯片焊盘的一部分。
16.一种半导体器件，包括：
半导体衬底，所述半导体衬底包括芯片区域和围绕所述芯片区域的边缘区域；
下介电层和上介电层，所述下介电层和所述上介电层位于所述半导体衬底上；
再分布芯片焊盘，所述再分布芯片焊盘穿透所述芯片区域中的所述上介电层并连接到芯片焊盘；
工艺监测图案，所述工艺监测图案位于所述边缘区域中；以及
多个虚设再分布图案，所述多个虚设再分布图案穿透所述边缘区域中的所述上介电层，
其中，当在俯视图中观察时，所述多个虚设再分布图案围绕所述工艺监测图案。
17.根据权利要求16所述的半导体器件，其中，所述多个虚设再分布图案包括：
多个第一虚设再分布图案，所述多个第一虚设再分布图案均具有第一宽度，当在俯视图中观察时，所述多个第一虚设再分布图案围绕所述工艺监测图案；以及
多个第二虚设再分布图案，所述多个第二虚设再分布图案位于所述多个第一虚设再分布图案与所述工艺监测图案之间，所述多个第二虚设再分布图案均具有小于所述第一宽度的第二宽度。
18.根据权利要求17所述的半导体器件，其中，所述多个第一虚设再分布图案的底表面位于比所述多个第二虚设再分布图案的底表面的高度低的高度。
19.根据权利要求16所述的半导体器件，其中，所述多个虚设再分布图案均包括：
底部部分，所述底部部分与所述下介电层接触；以及
多个侧壁部分，所述多个侧壁部分从所述底部部分延伸。
20.根据权利要求19所述的半导体器件，还包括：
钝化层，所述钝化层位于所述芯片区域中的所述上介电层上，并暴露所述再分布芯片焊盘的一部分，
其中，所述钝化层朝向所述边缘区域延伸，所述钝化层填充由每一个所述虚设再分布图案的所述底部部分和所述侧壁部分限定的间隙。
21.根据权利要求16所述的半导体器件，其中，所述工艺监测图案位于所述上介电层上，并且包括与所述再分布芯片焊盘的金属材料相同的金属材料。
22.根据权利要求16所述的半导体器件，其中，所述工艺监测图案位于所述下介电层上，并且包括与所述芯片焊盘的金属材料相同的金属材料。
23.根据权利要求16所述的半导体器件，其中，所述下介电层包括介电常数小于所述上介电层的介电常数的介电材料。
24.根据权利要求16所述的半导体器件，其中，所述上介电层具有开口，所述开口与所述工艺监测图案间隔开，并且暴露所述边缘区域中的所述下介电层的一部分。
25.根据权利要求16所述的半导体器件，还包括：
半导体集成电路，所述半导体集成电路位于所述芯片区域中的所述半导体衬底上；以及
多条金属线和多个金属通路，所述多条金属线和所述多个金属通路位于所述芯片区域中的所述下介电层中，所述金属线和所述金属通路将所述半导体集成电路连接到所述芯片焊盘。
CN201910721140.0A 2018-08-17 2019-08-06 半导体器件 Pending CN110838478A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2018-0096274 2018-08-17
KR1020180096274A KR102542621B1 (ko) 2018-08-17 2018-08-17 반도체 장치

Publications (1)

Publication Number Publication Date
CN110838478A true CN110838478A (zh) 2020-02-25

Family

ID=69320615

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910721140.0A Pending CN110838478A (zh) 2018-08-17 2019-08-06 半导体器件

Country Status (5)

Country Link
US (2) US11139199B2 (zh)
JP (1) JP7225056B2 (zh)
KR (1) KR102542621B1 (zh)
CN (1) CN110838478A (zh)
DE (1) DE102019117792B4 (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102557402B1 (ko) * 2018-10-19 2023-07-18 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP7370182B2 (ja) * 2019-07-08 2023-10-27 エイブリック株式会社 半導体装置およびその検査方法
US11309243B2 (en) * 2019-08-28 2022-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Package having different metal densities in different regions and manufacturing method thereof
US20230369145A1 (en) * 2022-05-10 2023-11-16 Winbond Electronics Corp. Semiconductor structure and manufacturing method therefor

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004134640A (ja) * 2002-10-11 2004-04-30 Renesas Technology Corp 半導体集積回路装置およびその製造方法
US20110156286A1 (en) * 2009-12-25 2011-06-30 Fujitsu Semiconductor Limited Semiconductor device and manufacturing method thereof
US20140232001A1 (en) * 2013-02-19 2014-08-21 Infineon Technologies Ag Device Bond Pads Over Process Control Monitor Structures in a Semiconductor Die

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2890380B2 (ja) 1991-11-27 1999-05-10 三菱電機株式会社 半導体装置およびその製造方法
KR100695876B1 (ko) 2005-06-24 2007-03-19 삼성전자주식회사 오버레이 키 및 그 형성 방법, 오버레이 키를 이용하여형성된 반도체 장치 및 그 제조 방법.
KR20080070215A (ko) 2007-01-25 2008-07-30 삼성전자주식회사 정렬 마크 및 이의 제조 방법
KR20090043112A (ko) 2007-10-29 2009-05-06 삼성전자주식회사 반도체 장치
KR20090046993A (ko) 2007-11-07 2009-05-12 주식회사 동부하이텍 반도체 소자 및 그 제조 방법
JP2010074106A (ja) * 2008-09-22 2010-04-02 Nec Electronics Corp 半導体チップ、半導体ウェーハおよびそのダイシング方法
DE102008053956A1 (de) * 2008-10-31 2010-05-12 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauelement mit einer aufgeteilten intern verbundenen Sensorstruktur für chipinterne Überwachungszwecke
KR20100069456A (ko) 2008-12-16 2010-06-24 주식회사 동부하이텍 반도체 소자 및 그 제조 방법
JP5568969B2 (ja) 2009-11-30 2014-08-13 ソニー株式会社 固体撮像装置とその製造方法、及び電子機器
JP2012089668A (ja) 2010-10-19 2012-05-10 Fujitsu Semiconductor Ltd 半導体装置及びその製造方法
US8173539B1 (en) 2011-04-12 2012-05-08 Nanya Technology Corporation Method for fabricating metal redistribution layer
JP5953974B2 (ja) 2011-09-15 2016-07-20 富士通セミコンダクター株式会社 半導体装置及び半導体装置の製造方法
JP2013105919A (ja) 2011-11-14 2013-05-30 Fujitsu Semiconductor Ltd 半導体ウェハ及び半導体装置の製造方法
US9099420B2 (en) 2012-11-30 2015-08-04 Taiwan Semiconductor Manufacturing Company, Ltd. Test structures for post-passivation interconnect
JP6061726B2 (ja) 2013-02-26 2017-01-18 ルネサスエレクトロニクス株式会社 半導体装置および半導体ウェハ
US20150076665A1 (en) 2013-09-18 2015-03-19 United Microelectronics Corp. Alignment mark structure
JP6639141B2 (ja) 2015-08-05 2020-02-05 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
US10163831B2 (en) * 2017-04-26 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with post passivation structure and fabrication method therefor
US10699973B2 (en) * 2017-11-06 2020-06-30 GLOBALFOUNDERS Inc. Semiconductor test structure and method for forming the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004134640A (ja) * 2002-10-11 2004-04-30 Renesas Technology Corp 半導体集積回路装置およびその製造方法
US20110156286A1 (en) * 2009-12-25 2011-06-30 Fujitsu Semiconductor Limited Semiconductor device and manufacturing method thereof
US20140232001A1 (en) * 2013-02-19 2014-08-21 Infineon Technologies Ag Device Bond Pads Over Process Control Monitor Structures in a Semiconductor Die

Also Published As

Publication number Publication date
KR20200020500A (ko) 2020-02-26
DE102019117792A1 (de) 2020-02-20
US20220005730A1 (en) 2022-01-06
US11139199B2 (en) 2021-10-05
US20200058543A1 (en) 2020-02-20
DE102019117792B4 (de) 2023-06-29
JP7225056B2 (ja) 2023-02-20
KR102542621B1 (ko) 2023-06-15
US11984349B2 (en) 2024-05-14
JP2020027944A (ja) 2020-02-20

Similar Documents

Publication Publication Date Title
CN109755214B (zh) 半导体器件
JP7300939B2 (ja) 半導体装置
JP7225056B2 (ja) 半導体装置
KR102497570B1 (ko) 반도체 장치
US11158589B2 (en) Semiconductor device and semiconductor package comprising the same
US11670559B2 (en) Semiconductor device
US11315904B2 (en) Semiconductor assembly and method of manufacturing the same
US20230096434A1 (en) Semiconductor chips having recessed regions
KR20230103160A (ko) 리세스 영역을 갖는 반도체 칩 및 이를 포함하는 반도체 패키지
KR100783277B1 (ko) 반도체소자 및 그 제조방법
CN108352321B (zh) 半导体装置
KR20210122032A (ko) 반도체 장치
CN110858567A (zh) 半导体装置和包含该半导体装置的半导体封装件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination