JP6639141B2 - 半導体装置の製造方法および半導体装置 - Google Patents

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Description

本発明は、半導体装置の製造方法および半導体装置に関し、たとえば、再配線およびはんだボールを備えた半導体装置に好適に利用できるものである。
電子機器の高性能化、高機能化および高密度化の要求に応えるために、半導体装置のパッケージとして、たとえば、フリップチップボールグリッドアレイ（ＦＣ-ＢＧＡ）、ウェハレベルチップサイズパッケージ等が多く用いられている。たとえば、ウェハレベルチップサイズパッケージでは、半導体基板（ウェハ）に素子および配線等を形成する一連の工程を経てパッシベーション膜が形成された後、そのパッシベーション膜の上に、さらに再配線とはんだボールとが形成されて、その後、チップに個片化されることになる。なお、チップサイズパッケージを開示した文献として、特許文献１および特許文献２がある。
半導体装置には、不揮発性メモリとして、たとえば、フラッシュメモリを含む半導体装置がある。このような半導体装置では、フラッシュメモリに記憶された情報に対して、メモリ保持テストが行われる。メモリ保持テストでは、たとえば、２５０℃、約１２時間のベーク（リテンションベーク）を行うことによって、情報（メモリ）が消失しているか否かが判定される。ベークの温度（２５０℃）は、はんだボールの融点の値に近いことから、メモリ保持テストをはんだボールを形成した後に行うことはできない。
そうすると、再配線を形成する前にメモリ保持テストを行うか、または、再配線を形成した後はんだボールを形成する前にメモリ保持テストを行うことが想定される。発明者らは、種々の技術的事情を踏まえ、再配線を形成した後はんだボールを形成する前にメモリ保持テストを行うこととした。
再配線は、パッシベーション膜下のアルミニウムの電極（パッド）と、はんだボールとを電気的に接続する配線であり、材料として、抵抗値が比較的低い銅（Ｃｕ）が適用されている。銅を適用した再配線の場合、はんだボールに含まれるスズ（Ｓｎ）が銅を拡散して、半導体装置に悪影響を及ぼすことが想定される。このため、その対策として、再配線の表面には、バリア膜として、ニッケル膜が形成される。さらに、再配線では、はんだボールが再配線に良好に接続されるように、ニッケル膜の表面には、濡れ層として、薄い金膜が形成される。金膜は、置換金めっきによって形成される。
メモリ保持テストは、その金膜にプローブ針を接触させることによって行われる。メモリ保持テストが行われた後、はんだボールが金膜に接続される。その後、外観検査等を経て、スクライブ領域をダイシングすることによってウェハが個片化されて、半導体チップとして完成する。
特開２００１−５３０７５号公報 特開２０００−１３８３１６号公報
銅の再配線に置換金きっめによる金膜が形成された半導体装置に対して、メモリ保持テストを行った場合、ベークに伴って、金膜の表面にニッケルが析出することが、今回、発明者らによって明らかにされた。その結果、はんだの濡れ性が悪化し、はんだボール等の外部との接続を図る接続部材が金膜に確実に接合されず、接続部材と再配線との接続不良が発生することがわかった。
その他の課題と新規な特徴は、本明細書の記述および添付の図面から明らかになるであろう。
一実施の形態に係る半導体装置の製造方法は、以下の工程を備えている。半導体基板に、スクライブ領域を含む素子形成領域を規定する。素子形成領域に半導体素子を形成する。半導体素子の上方に、複数の配線層を形成する。複数の配線層における最上層の配線層のうち、一の配線層を第１パッド電極とし、第１パッド電極を覆うように、第１絶縁膜を形成する。第１絶縁膜に、第１パッド電極を露出する第１開口部を形成する。第１開口部を介して第１パッド電極に接続される態様で、第１絶縁膜上に、表面にニッケル膜が形成された再配線を形成する。再配線を覆い、再配線に連通する第２開口部を有する第２絶縁膜を形成する。少なくとも第２開口部が位置する再配線の表面の部分に、バリア膜を形成する。バリア膜を形成した後、熱処理を行いながら半導体素子をテストする。バリア膜に、外部との電気的な接続を図る接続部材を接続する。バリア膜を形成する工程は、パラジウム（Ｐｄ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、白金（Ｐｔ）およびイリジウム（Ｉｒ）なる群から選ばれるいずれか一の材料からなる膜を少なくとも形成する工程を備える。複数の配線層を形成する工程は、スクライブ領域に第２パッド電極を形成する工程を含む。バリア膜を形成する工程は、第２パッド電極上に形成する工程を含む。
他の実施の形態に係る半導体装置は、素子形成領域およびスクライブ領域と半導体素子と複数の配線層と第１絶縁膜と再配線と第２絶縁膜とバリア膜と接続部材とを含む。複数の配線層における最上層の配線層のうち、一の配線層が第１パッド電極とされる。再配線は、第１絶縁膜に形成された第１開口部を介して第１パッド電極に電気的に接続される態様で、第１絶縁膜上に形成され、表面にニッケル膜が形成されている。バリア膜は、第２絶縁膜に形成された第２開口部の底に位置する再配線の部分の表面に形成された第１部分を含む。外部との電気的な接続を図る接続部材はバリア膜に接続されている。バリア膜は、パラジウム（Ｐｄ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、白金（Ｐｔ）およびイリジウム（Ｉｒ）なる群から選ばれるいずれか一の材料からなる膜を備える。複数の配線層は、スクライブ領域に形成された第２パッド電極を含む。バリア膜は、第２パッド電極上に形成された第２部分を含む。
一実施の形態に係る半導体装置の製造方法によれば、接続部材と再配線とを良好に接続することができる。
他の実施の形態に係る半導体装置によれば、接続部材と再配線とが良好に接続された半導体装置を得ることができる。
実施の形態１に係る半導体装置の平面構造の一例を模式的に示す図である。 同実施の形態において、図１に示す断面線ＩＩ−ＩＩにおける断面図である。 同実施の形態において、図２に示すフラッシュメモリのメモリセルの構造の一例を示す部分拡大断面図である。 同実施の形態において、半導体装置の製造フローを示す図である。 同実施の形態において、図４に示す製造フローの後に行われる製造フローを示す図である。 同実施の形態において、半導体装置の製造方法の一工程を示す断面図である。 同実施の形態において、図６に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図７に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図８に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図９に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１０に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１１に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１２に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１３に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１４に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１５に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図１６に示す工程と併せて行われる工程を示す断面図である。 同実施の形態において、図１６および図１７に示す工程の後に行われる工程を示す断面図である。 比較例に係る半導体装置の製造方法の一工程を示す断面図である。 図１９に示す工程の後に行われる工程を示す断面図である。 図２０に示す工程の後に行われる工程を示す断面図である。 図２１に示す工程の後に行われる工程を示す断面図である。 図２２に示す工程の後に行われる工程を示す断面図である。 図２３に示す工程の後に行われる工程を示す断面図である。 図２４に示す工程の後に行われる工程を示す断面図である。 比較例に係る半導体装置の問題点を示す第１の断面図である。 比較例に係る半導体装置の問題点を示す第２の断面図である。 実施の形態２係る半導体装置の製造方法の一工程を示す断面図である。 同実施の形態において、図２８に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図２９に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図３０に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図３１に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図３２に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図３３に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図３４に示す工程の後に行われる工程を示す断面図であり、主要部分が完成した半導体装置の断面図である。 実施の形態３に係る半導体装置の製造フローを示す図である。 同実施の形態において、半導体装置の製造方法の一工程を示す断面図である。 同実施の形態において、図３７に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図３８に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図３９に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図４０に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図４１に示す工程と併せて行われる工程を示す断面図である。 同実施の形態において、図４１および図４２に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図４３に示す工程の後に行われる工程を示す断面図であり、主要部分が完成した半導体装置の断面図である。 実施の形態４に係る半導体装置の製造方法の一工程を示す断面図である。 同実施の形態において、図４５に示す工程の後に行われる工程を示す断面図である。 同実施の形態において、図４６に示す工程の後に行われる工程を示す断面図であり、主要部分が完成した半導体装置の断面図である。
実施の形態１
ここでは、バリア膜の第１例として、スパッタ法によってパラジウム（Ｐｄ）膜を形成する場合について説明する。
まず、半導体装置の全体構成の一例について説明する。図１に示すように、半導体装置ＳＤでは、所定の機能をそれぞれ有する複数の回路が形成されている。複数の回路として、半導体基板ＳＵＢには、たとえば、電源回路ＰＳＣ、信号入出力回路ＳＩＯＣ、ＤＡ−ＡＤコンバータＣＯＮ、スタティック・ランダム・アクセス・メモリＳＭ、フラッシュメモリＦＭおよび中央演算処理ＣＰＵが配置されている。
次に、半導体装置の断面構造として、フラッシュメモリＦＭが配置された領域を一例として説明する。図２に示すように、フラッシュメモリＦＭ（半導体素子）が配置された半導体基板ＳＵＢの領域には、フラッシュメモリのメモリセルＭＣが形成されている。図３に示すように、メモリセルＭＣは、コントロールゲート電極ＣＧ、メモリゲート電極ＭＧ、ソース領域ＳＲおよびドレイン領域ＤＲを備えている。
メモリゲート電極ＭＧは、コントロールゲート電極ＣＧの一方の側面に、絶縁膜ＯＮＯを介在させて形成されている。絶縁膜ＯＮＯは、シリコン酸化膜、シリコン窒化膜およびシリコン酸化膜を積層させて積層膜からなる。この種のメモリセルは、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）型と呼ばれており、特に、フラッシュメモリの場合には、ＦＭＯＮＯＳ（Flash-Metal-Oxide-Nitride-Oxide-Silicon）型と呼ばれている。
図２に示すように、そのメモリセルＭＣを覆うように、層間絶縁膜ＩＬＦＬが形成されている。層間絶縁膜ＩＬＦＬの表面には、配線層ＭＩＢが形成されている。配線層ＭＩＢを覆うように、複数の層からなる層間絶縁膜ＩＬＦＵが形成されている。層間絶縁膜ＩＬＦＵ中には、配線層（図示せず）が形成されている。最上層に位置する層間絶縁膜ＩＬＦＵの表面には、配線層ＭＩＴが形成されている。配線層ＭＩＢ、層間絶縁膜ＩＬＦＵ中に形成された配線層および配線層ＭＩＴによって、複数（多層）の配線層が構成される。配線層ＭＩＴは、複数の配線層のうち最上層に位置しており、ここでは、パッド電極として形成されているものを示す。
配線層ＭＩＴを覆うように、たとえば、シリコン窒化膜等からなるパッシベーション膜ＰＳＦが形成されている。パッシベーション膜ＰＳＦを覆うように、ポリイミド膜ＰＩＦ１が形成されている。ポリイミド膜ＰＩＦ１の表面には、銅の再配線ＲＥＷが形成されている。再配線ＲＥＷは、銅シード層ＣＳＦ、銅膜ＣＦおよびニッケル膜ＮＩＦから形成されている。再配線ＲＥＷは、ポリイミド膜ＰＩＦ等を貫通する開口部Ｋ１を介して配線層ＭＩＴに接続されている。
再配線ＲＥＷを覆うように、さらに、ポリイミド膜ＰＩＦ２が形成されている。ポリイミド膜ＰＩＦ２には、ポリイミド膜ＰＩＦ２を貫通して再配線ＲＥＷに達する開口部Ｋ２が形成されている。開口部Ｋ２の底には、再配線ＲＥＷに接触するように、バリア膜としてパラジウム膜ＰＤＦが形成されている。後述するように、パラジウム膜ＰＤＦは、スパッタ法によって形成されている。パラジウム膜ＰＤＦの表面には、はんだボールＳＬＢ（バンプ）が接続されている。半導体装置の主要部分は上記のように構成される。
次に、上述した半導体装置の製造方法について説明する。はじめに、製造フローについて説明する。まず、半導体基板に素子形成領域とスクライブ領域とが規定される。次に、図４に示すように、ステップＳ１では、素子形成領域に半導体素子としてのフラッシュメモリが形成される。その後、フラッシュメモリ等の半導体素子を覆う層間絶縁膜と配線層等が形成された後、パッシベーション膜が形成される。
次に、ステップＳ２では、所定の洗浄液によってウェハ（半導体基板）の洗浄が行われる。次に、ステップＳ３では、ウェハにポリイミドが塗布されて、所望の形状にパターニングされる。次に、ステップＳ４では、スパッタ法によって、銅シード層が形成される。次に、ステップＳ５では、再配線のパターンに対応するフォトレジストパターンが形成される。次に、ステップＳ６では、銅の再配線が形成される。銅の電解めっきによって、銅膜が形成され、ニッケルの電解めっきによって、ニッケル膜が形成される。
次に、ステップＳ７では、フォトレジストパターンが除去され、露出した銅シード層が除去される。次に、ステップＳ８では、ウェハにポリイミドが塗布されて、再配線を露出する開口部を有するポリイミド膜が形成される。次に、ステップＳ９では、スパッタ法によって、ポリイミド膜を覆うようにパラジウム膜が形成され、開口部に位置するポリイミド膜を残して、他の領域に位置するポリイミド膜が除去される。
次に、図５に示すように、ステップＳ１０では、プローブ検査として、スラッシュメモリへの情報の書き込みが行われる。次に、ステップＳ１１〜ステップＳ１４では、ベーク（温度２５０℃、１２時間）と、記憶保持テストとが交互に行われる。ステップＳ１５では、パラジウム膜の表面に、はんだボール（バンプ）が形成される。次に、ステップＳ１６では、外観テストおよびシェアテスト（せん断テスト）が行われる。その後、スクライブ領域をダイシングすることによってウェハが個片化されて、半導体チップとして完成する。
次に、半導体装置の製造方法について、断面図に示しながら具体的に説明する。図６に示すように、半導体基板ＳＵＢに、チップ領域ＴＰＲとスクライブ領域ＳＣＲとが規定される。チップ領域ＴＰＲには、半導体素子としてのメモリセルＭＣを含むフラッシュメモリＦＭが形成される。次に、フラッシュメモリＦＭ等の半導体素子を覆うように、層間絶縁膜ＩＬＦＬが形成される。次に、層間絶縁膜のＩＬＦＬの表面に配線層ＭＩＢが形成される。
次に、配線層ＭＩＢを覆うように、複数の層からなる層間絶縁膜ＩＬＦＵが順次形成される。複数の層間絶縁膜ＩＬＦＵを形成する間に、所定の配線層（図示せず）が形成される。次に、チップ領域ＴＰＲでは、最上層に位置する層間絶縁膜ＩＬＦＵの表面に配線層ＭＩＴが形成される。また、配線層ＭＩＴを形成する際には、スクライブ領域ＳＣＲでは、パッド電極ＭＰＤが同時に形成される。次に、配線層ＭＩＴおよびパッド電極ＭＰＤのそれぞれを露出する開口パターンを有するパッシベーション膜ＰＳＦが形成される。
次に、所定の洗浄液によってウェハ（半導体基板）が洗浄される。次に、パッシベーション膜ＰＳＦ上にポリイミドが塗布され、所定の写真製版処理およびエッチング処理を行うことにより、ポリイミド膜ＰＩＦ１が形成される。チップ領域ＴＰＲでは、ポリイミド膜ＰＩＦ１に開口部Ｋ１が形成されて、配線層ＭＩＴの表面が露出する。一方、スクライブ領域ＳＣＲでは、ポリイミド膜は除去されて、パッド電極ＭＰＤが露出する。
次に、図７に示すように、スパッタ法によって、露出した配線層ＭＩＦおよびパッド電極ＭＰＤ等を覆うように、銅シード層ＣＳＦが形成される。次に、図８に示すように、所定の写真製版処理を行うことにより、再配線を形成するためのフォトレジストパターンＰＲ１が形成される。次に、図９に示すように、銅の電解めっき法によって、露出した銅シード層ＣＳＦの表面に銅膜ＣＦが形成される。次に、ニッケルの電解めっき法によって、銅膜ＣＦの表面にニッケル膜ＮＩＦが形成される。その後、フォトレジストパターンＰＲ１が除去される。
次に、図１０に示すように、露出した銅シード層ＣＳＦを除去することにより、チップ領域ＴＰＲでは、再配線ＲＥＷが露出する。再配線ＲＥＷは、開口部Ｋ１を介して配線層ＭＩＴに接続されている。一方、スクライブ領域ＳＣＲでは、パッド電極ＭＰＤが露出する。
次に、図１１に示すように、再配線ＲＥＷ等を覆うようにポリイミドが塗布され、所定の写真製版処理およびエッチング処理を行うことにより、ポリイミド膜ＰＩＦ２が形成される。チップ領域ＴＰＲでは、ポリイミド膜ＰＩＦ２に開口部Ｋ２が形成されて、再配線ＲＥＷの表面が露出する。一方、スクライブ領域ＳＣＲでは、ポリイミド膜は除去されて、パッド電極ＭＰＤが露出する。
次に、図１２に示すように、スパッタ法によって、露出した再配線ＲＥＷおよびパッド電極ＭＰＤ等を覆うように、パラジウム膜ＰＤＦが形成される。次に、図１３に示すように、所定の写真製版処理を行うことにより、フォトレジストパターンＰＲ２が形成される。チップ領域ＴＰＲでは、フォトレジストパターンＰＲ２は、再配線ＲＥＷに接触しているパラジウム膜ＰＤＦの部分を覆うように形成される。スクライブ領域ＳＣＲでは、フォトレジストパターンＰＲ２は、パッド電極ＭＰＤに接触しているパラジウム膜ＰＤＦの部分を覆うように形成される。
次に、図１４に示すように、フォトレジストパターンＰＲ２をエッチングマスクとして、所定の薬液（ヨウ素）によって露出しているパラジウム膜ＰＤＦが除去される。このとき、パッド電極ＭＰＤは、パラジウム膜ＰＤＦおよびフォトレジストパターンＰＲ２によって覆われていることで、パッド電極ＭＰＤが薬液に侵されることが阻止される。次に、図１５に示すように、フォトレジストパターンＰＲ２が除去されて、残されたパラジウム膜ＰＤＦが露出する。
次に、半導体素子としてのフラッシュメモリに対してプローブ検査が行われる。図１６に示すように、プローブ針ＰＲＢ１を再配線ＲＥＷを覆うパラジウム膜ＰＤＦに接触させて、フラッシュメモリＦＭのメモリセルＭＣに対し情報の書き込みを行う。たとえば、図３に示すコントロールゲート電極ＣＧ、メモリゲート電極ＭＧ、ソース領域ＳＲおよびドレイン領域ＤＲ等に、それぞれ所定の電圧を印加することにより、絶縁膜ＯＮＯ（シリコン窒化膜）に、情報としての電荷が蓄積される（ソースサイドインジェクション）。
次に、フラッシュメモリに情報が書き込まれたウェハ（半導体基板）に、熱処理（ベーク：温度２５０℃、１２時間）が行われる。なお、この熱処理は、リテンションベークと呼ばれている。その熱処理の後、フラッシュメモリに書き込まれた情報が保持されているか否かの保持テストが行われる。図３に示すコントロールゲート電極ＣＧ、メモリゲート電極ＭＧ、ソース領域ＳＲおよびドレイン領域ＤＲ等に、書き込み時の電圧とは異なる、それぞれ所定の電圧が印加される。
このとき、メモリゲート電極ＭＧを含むトランジスタのしきい値電圧が、所定の電圧よりも高ければ、情報が書き込まれている状態が保持されていると判定される。一方、そのしきい値電圧が所定の電圧よりも低ければ、書き込まれた情報が消失したと判定される。この熱処理および情報の読み取りの一連の工程が、必要に応じて複数回繰り返して行われる。
この一連の工程が繰り返して行われている間、スクライブ領域ＳＣＲでは、パッド電極ＭＰＤを覆うパラジウム膜ＰＤＦが露出している状態にある。これにより、スクライブ領域ＳＣＲに形成された評価用素子（図示せず）の検査を併せて行うことができる。たとえば、フラッシュメモリの情報の読み取りを行った後に、図１７に示すように、プローブ針ＰＲＢ２を、パラジウム膜ＰＤＦに接触させることによって、スクライブ領域ＳＣＲに形成された評価用素子の電気的特性等を評価することができる。
一連のフラッシュメモリのプローブ検査および評価用素子の検査が完了した後、図１８に示すように、再配線ＲＥＷを覆うパラジウム膜ＰＤＦにはんだボールＳＬＢが接続される。その後、外観検査およびはんだボールＳＬＢのせん断テスト等を経て、スクライブ領域ＳＣＲをダイシングすることによってウェハが個片化される。こうして、図２に示す半導体装置の主要部分が完成する。
上述した半導体装置の製造方法では、はんだボールが接続される再配線ＲＥＷ（ニッケル膜ＮＩＦ）の表面にパラジウム膜ＰＤＦが形成されていることで、ニッケル膜ＮＩＦ中のニッケルが析出するのを阻止して、はんだの濡れ性を確保することができる。このことについて、比較例に係る半導体装置と比べて説明する。なお、実施の形態１に係る半導体装置と同一部材については同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
比較例に係る半導体装置では、まず、図６〜図１０に示す工程と同様の工程を経て、図１９に示すように、銅の再配線ＲＥＷが形成される。次に、再配線ＲＥＷ等を覆うようにポリイミドが塗布され、所定の写真製版処理およびエッチング処理を行うことにより、ポリイミド膜ＰＩＦ２が形成される。チップ領域ＴＰＲでは、ポリイミド膜ＰＩＦ２に開口部Ｋ２が形成されて、再配線ＲＥＷ（ニッケル膜ＮＩＦ）の表面が露出する。一方、スクライブ領域ＳＣＲでは、パッド電極ＭＰＤを覆うようにポリイミド膜ＰＩＦ２が形成される。
次に、図２１に示すように、置換金めっきによって、露出したニッケル膜ＮＩＦの表面において、ニッケルと金との置換反応により金膜ＧＰＦ１が形成される。次に、フラッシュメモリＦＭに対してプローブ検査が行われる。図２２に示すように、プローブ針ＰＲＢ１を再配線ＲＥＷを覆う金膜ＧＰＦ１に接触させて、フラッシュメモリＦＭのメモリセルＭＣに対し情報の書き込みを行う。
次に、フラッシュメモリに情報が書き込まれたウェハ（半導体基板）に、熱処理（ベーク：温度２５０℃、１２時間）が行われる。この熱処理に伴って、金膜ＧＰＦ１の表面には、ニッケルが析出するおそれがある。次に、図２３に示すように、再度、置換金めっきによって金膜ＧＰＦ２が形成される。
次に、図２４に示すように、プローブ針ＰＲＢ１を金膜ＧＰＦ２に接触させて、フラッシュメモリＦＭに書き込まれた情報が保持されているか否かの保持テストが行われる。フラッシュメモリＦＭのプローブ検査が完了した後、図２５に示すように、再配線ＲＥＷを覆う金膜ＧＰＦ２にはんだボールＳＬＢが接続される。その後、外観検査等を経て、スクライブ領域をダイシングすることによってウェハが個片化されて、比較例に係る半導体装置の主要部分が完成する。
上述したように、比較例に係る半導体装置では、メモリ保持テストの熱処理（リテンションベーク）に伴って、図２６に示すように、金膜ＧＰＦ１の表面にニッケルが析出するおそれがある。発明者らは、ニッケルが析出すると、はんだの濡れ性が悪化し、はんだボールＳＬＢを接続する際に、はんだボールＳＬＢが金膜ＧＰＦ１に良好に接続されないという問題が発生することがわかった。また、はんだの濡れ性を確保するために、さらに、金膜ＰＤＦ２を形成しようとすると、そのための工程を追加しなけれならず、工程削減を阻害する要因の一つになった。
さらに、比較例に係る半導体装置では、金膜ＧＰ１は置換金めっきによって形成されていることで、スクライブ領域ＳＣＲには新たな問題が発生することが、発明者らによって明らかにされた。これについて説明する。スクライブ領域ＳＣＲでは、パッド電極ＭＰＤが形成されている（図１９参照）。このパッド電極ＭＰＤは、主としてアルミニウムから形成されている。
置換金めっきによって、ニッケル膜ＮＩＦ（再配線ＲＥＷ）の表面に金膜ＧＰＦ１を形成する際に、ニッケルとアルミニウムとの異種金属の電池作用によって、パッド電極ＭＰＤでは、アルミニウムが腐食してしまう。そのため、置換金めっきを行う際には、あらかじめ、パッド電極ＭＰＤをポリイミド膜ＰＩＦ１によって覆っておく必要がある（図２０参照）。
ところが、図２７に示すように、パッド電極ＭＰＤを覆うポリイミド膜ＰＩＦ１のサイズが比較的小さい場合には、ポリイミド膜ＰＩＦ１が剥がれてしまい、パッド電極ＭＰＤが露出して、パッド電極ＭＰＤが腐食することがあった。一方、ポリイミド膜ＰＩＦ１が剥がれないように、ポリイミド膜ＰＩＦ１のサイズを大きくしようとすると、スクライブ領域ＳＣＲの幅を拡げる必要があった。
また、置換金めっきを行う際に、パッド電極ＭＰＤがポリイミド膜ＰＩＦ２によって覆われていることで、フラッシュメモリのプローブ検査と併せて、スクライブ領域ＳＣＲに形成された評価用素子の検査を行うことができなかった。
比較例に係る半導体装置に対して実施の形態１に係る半導体装置では、はんだボールＳＬＢが接続される再配線ＲＥＷの表面にパラジウム膜ＰＤＦが形成されている。発明者らの評価によれば、パラジウム膜ＰＤＦは、ニッケル膜ＮＩＦ中のニッケルが析出するのを阻止できることがわかった。その結果、はんだの濡れ性を確保することができ、はんだボールＳＬＢを再配線ＲＥＷに確実に接続できることがわかった。
また、パラジウム膜ＰＤＦによってはんだの濡れ性を確保できることで、比較例に係る半導体装置のように、はんだの濡れ性を確保するための付加的な工程（置換金めっき工程）が不要になり、工程削減に寄与することができる。
さらに、チップ領域ＴＰＲにパラジウム膜ＰＤＦを形成する際に、スクライブ領域ＳＣＲでは、パッド電極ＭＰＤを覆うようにパラジウム膜ＰＤＦが形成される。これにより、フラッシュメモリのプローブ検査と併行して、スクライブ領域ＳＣＲに形成された評価用素子の検査を行うことができる。また、スクライブ領域にポリイミド膜を形成しないため、比較例に係る半導体装置のように、スクライブ領域ＳＣＲの幅を拡げる必要もない。
なお、上述した半導体装置の製造方法では、フラッシュメモリＦＭに書き込まれた情報が保持されているか否かを判定するための熱処理（リテンションベーク）において、ニッケルの析出を阻止できることを説明した。熱処理としては、フラッシュメモリに対して行われる熱処理に限られるものではなく、チップ領域ＴＰＲに形成された種々の半導体素子に対して行われる加速試験において課される約２００℃〜約２５０℃程度の熱処理に対しても、ニッケルの析出を阻止することができる。
実施の形態２
ここでは、バリア膜の第２例として、スパッタ法によってルテニウム（Ｒｕ）膜を形成する場合について説明する。なお、図２等に示される半導体装置と同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
まず、製造方法について説明する。図６〜図１１に示す工程と同様の工程を経て、図２８に示すように、チップ領域ＴＰＲでは、再配線ＲＥＷを覆うようにポリイミド膜ＰＩＦ２が形成される。ポリイミド膜ＰＩＦ２には、再配線ＲＥＷの表面が露出する開口部Ｋ２が形成されている。スクライブ領域ＳＣＲでは、ポリイミド膜は除去されて、パッド電極ＭＰＤが露出する。
次に、図２９に示すように、スパッタ法によって、露出した再配線ＲＥＷおよびパッド電極ＭＰＤ等を覆うように、ルテニウム膜ＲＵＦが形成される。次に、図３０に示すように、所定の写真製版処理を行うことにより、フォトレジストパターンＰＲ２が形成される。次に、図３１に示すように、フォトレジストパターンＰＲ２をエッチングマスクとして、所定の薬液によって露出しているルテニウム膜ＲＵＦが除去される。このとき、パッド電極ＭＰＤは、ルテニウム膜ＲＵＦおよびフォトレジストパターンＰＲ２によって覆われていることで、パッド電極ＭＰＤが薬液に侵されることが阻止される。次に、図３２に示すように、フォトレジストパターンＰＲ２が除去されて、残されたルテニウム膜ＲＵＦが露出する。
次に、半導体素子としてのフラッシュメモリに対してプローブ検査が行われる。図３３に示すように、プローブ針ＰＲＢ１を再配線ＲＥＷを覆うルテニウム膜ＲＵＦに接触させて、フラッシュメモリＦＭのメモリセルＭＣに対し情報の書き込みを行う。次に、フラッシュメモリに情報が書き込まれたウェハ（半導体基板）に、熱処理（ベーク：温度２５０℃、１２時間）が行われる。熱処理の後、フラッシュメモリに書き込まれた情報が保持されているか否かの保持テストが行われる。この熱処理および情報の読み取りの一連の工程が、必要に応じて複数回繰り返して行われる。
一連の工程が繰り返して行われている間、スクライブ領域ＳＣＲに形成された評価用素子（図示せず）の検査を併せて行うことができる。たとえば、フラッシュメモリの情報の読み取りを行った後に、プローブ針ＰＲＢ２を、ルテニウム膜ＲＵＦに接触させることによって、スクライブ領域ＳＣＲに形成された評価用素子の電気的特性等を評価することができる。
一連のフラッシュメモリのプローブ検査および評価用素子の検査が完了した後、図３４に示すように、再配線ＲＥＷを覆うルテニウム膜ＲＵＦにはんだボールＳＬＢが接続される。その後、外観検査およびはんだボールＳＬＢのせん断テスト等を経て、スクライブ領域ＳＣＲをダイシングすることによってウェハが個片化される。こうして、図３５に示すように、半導体装置の主要部分が完成する。
上述した半導体装置では、はんだボールが接続される再配線ＲＥＷの表面にルテニウム膜ＲＵＦが形成されている。はんだの濡れ性を確保する膜のバリエーションとして、前述したパラジウム膜の他に、発明者らは、ルテニウム膜についても評価した。その結果、ニッケル膜ＮＩＦ中のニッケルが析出するのを阻止することができ、はんだの濡れ性が確保されて、はんだボールＳＬＢを再配線ＲＥＷに確実に接続できることがわかった。
また、ルテニウム膜ＲＵＦによってはんだの濡れ性を確保できることで、比較例に係る半導体装置のように、はんだの濡れ性を確保するための付加的な工程も不要になる。さらに、スクライブ領域ＳＣＲにも、パッド電極ＭＰＤを覆うようにルテニウム膜ＲＵＦが形成される。これにより、フラッシュメモリのプローブ検査と併行して、スクライブ領域ＳＣＲに形成された評価用素子の検査を行うことができる。
また、比較例に係る半導体装置のように、スクライブ領域ＳＣＲの幅を拡げる必要もない。さらに、発明者らの評価によれば、ルテニウム膜によって、フラッシュメモリの他、チップ領域ＴＰＲに形成された種々の半導体素子に対して行われる加速試験において課される約２００℃〜約２５０℃程度の熱処理に対しても、ニッケルの析出を阻止できることがわかった。
実施の形態３
ここでは、バリア膜の形成方法のバリエーションとして、電解めっきによってパラジウム（Ｐｄ）膜を形成する場合について説明する。なお、図２等に示される半導体装置と同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
はじめに、半導体装置の製造フローについて説明する。まず、ステップＳ１〜ステップＳ６（図４参照）と同様のフローを経た後、図３６に示すように、ステップＴ１では、電解めっきによって、再配線の表面にパラジウム膜が形成される。次に、ステップＴ２では、再配線を形成するためのフォトレジストパターンが除去され、露出した銅シード層が除去される。次に、ステップＴ３では、ウェハにポリイミドが塗布されて、再配線を露出する開口部を有するポリイミド膜が形成される。
次に、ステップＴ４では、プローブ検査として、スラッシュメモリへの情報の書き込みが行われる。次に、ステップＴ５〜ステップＴ８では、ベーク（温度２５０℃、１２時間）と、記憶保持テストとが交互に行われる。ステップＴ９では、パラジウム膜の表面に、はんだボール（バンプ）が形成される。次に、ステップＳ１６（図５参照）と同様のステップを経た後、スクライブ領域をダイシングすることによってウェハが個片化されて、半導体チップとして完成する。
次に、半導体装置の製造方法について、断面図に示しながら具体的に説明する。まず、図６〜図９に示す工程と同様の工程を経て、図３７に示すように、銅の再配線ＲＥＷが形成される。次に、図３８に示すように、電解めっきによって、ニッケル膜ＮＩＦの表面にパラジウム膜ＰＤＰＦが形成される。このとき、露出している銅の再配線ＲＥＷ（ニッケル膜ＮＩＦ）の上面の全面に、パラジウム膜ＰＤＰＦが形成されることになる。
その後、フォトレジストパターンＰＲ１が除去される。次に、露出した銅シード層ＣＳＦを除去することによって、図３９に示すように、チップ領域ＴＰＲでは、再配線ＲＥＷが露出する。また、スクライブ領域ＳＣＲでは、パッド電極ＭＰＤが露出する。
次に、図４０に示すように、再配線ＲＥＷ等を覆うようにポリイミドが塗布され、所定の写真製版処理およびエッチング処理を行うことにより、ポリイミド膜ＰＩＦ２が形成される。チップ領域ＴＰＲでは、ポリイミド膜ＰＩＦ２に開口部Ｋ２が形成されて、再配線ＲＥＷの表面が露出する。また、スクライブ領域ＳＣＲでは、ポリイミド膜は除去されて、パッド電極ＭＰＤが露出する。
次に、半導体素子としてのフラッシュメモリに対してプローブ検査が行われる。図４１に示すように、プローブ針ＰＲＢ１を再配線ＲＥＷを覆うパラジウム膜ＰＤＰＦに接触させて、フラッシュメモリＦＭのメモリセルＭＣに対し情報の書き込みを行う。次に、フラッシュメモリに情報が書き込まれたウェハ（半導体基板）に、熱処理（ベーク：温度２５０℃、１２時間）が行われる。その熱処理の後、フラッシュメモリに書き込まれた情報が保持されているか否かの保持テストが行われる。この熱処理および情報の読み取りの一連の工程が、必要に応じて複数回繰り返して行われる。
一連の工程が繰り返して行われている間、スクライブ領域ＳＣＲに形成された評価用素子（図示せず）の検査を併せて行うことができる。たとえば、フラッシュメモリの情報の読み取りを行った後に、図４２に示すように、プローブ針ＰＲＢ２を、パラジウム膜ＰＤＰＦに接触させることによって、スクライブ領域ＳＣＲに形成された評価用素子の電気的特性等を評価することができる。
一連のフラッシュメモリのプローブ検査および評価用素子の検査が完了した後、図４３に示すように、再配線ＲＥＷを覆うパラジウム膜ＰＤＰＦにはんだボールＳＬＢが接続される。その後、外観検査およびはんだボールＳＬＢのせん断テスト等を経て、スクライブ領域ＳＣＲをダイシングすることによってウェハが個片化される。こうして、図４４に示すように、半導体装置の主要部分が完成する。
実施の形態１、２では、はんだボールが接続される再配線ＲＥＷの表面に形成されるパラジウム膜ＰＤＦ等のバリア膜の形成方法として、スパッタ法を例に挙げた。発明者らは、バリア膜の形成方法のバリエーションとして、スパッタ法の他に、電解めっきについても評価を行った。その結果、電解めっきによって形成したパラジウム膜ＰＤＰＦについても、スパッタ法によって形成されたパラジウム膜ＰＤＦの場合と同程度の効果が得られることがわかった。
すなわち、発明者らは、電解めっきによって形成されたパラジウム膜ＰＤＰＦでも、ニッケル膜ＮＩＦ中のニッケルが析出するのを阻止することができ、はんだの濡れ性が確保されて、はんだボールＳＬＢを再配線ＲＥＷに確実に接続できることがわかった。また、パラジウム膜ＰＤＰＦによってはんだの濡れ性を確保できることで、はんだの濡れ性を確保するための付加的な工程も不要になる。
さらに、スクライブ領域ＳＣＲでは、パラジウム膜は形成されず、ウェハがダイシングされるまで、パッド電極ＭＰＤの表面（アルミニウムの表面）が露出した状態にある。これにより、フラッシュメモリのプローブ検査と併行して、スクライブ領域ＳＣＲに形成された評価用素子の検査を行うことができる。また、フラッシュメモリの他、チップ領域ＴＰＲに形成された種々の半導体素子に対して行われる加速試験において課される約２００℃〜約２５０℃程度の熱処理に対しても、ニッケルの析出を阻止することができる。
実施の形態４
ここでは、外部との電気的な接続を図る接続部材のバリエーションとして、ワイヤをボンディングする場合について説明する。なお、主たる製造工程は、実施の形態１において説明した製造工程をベースにする。また、図２等に示される半導体装置と同一部材には同一符号を付し、必要である場合を除きその説明を繰り返さないこととする。
図６〜図２１に示す工程と同様の工程を経た後、半導体素子としてのフラッシュメモリに対してプローブ検査が行われる。図４５に示すように、プローブ針ＰＲＢ１を再配線ＲＥＷを覆うパラジウム膜ＰＤＦに接触させて、フラッシュメモリＦＭのメモリセルＭＣに対し情報の書き込みを行う。次に、フラッシュメモリに情報が書き込まれたウェハ（半導体基板）に、熱処理（ベーク：温度２５０℃、１２時間）が行われる。その熱処理の後、フラッシュメモリに書き込まれた情報が保持されているか否かの保持テストが行われる。この熱処理および情報の読み取りの一連の工程が、必要に応じて複数回繰り返して行われる。
一連の工程が繰り返して行われている間、スクライブ領域ＳＣＲに形成された評価用素子（図示せず）の検査を併せて行うことができる。たとえば、フラッシュメモリの情報の読み取りを行った後に、プローブ針ＰＲＢ２を、パラジウム膜ＰＤＦに接触させることによって、スクライブ領域ＳＣＲに形成された評価用素子の電気的特性等を評価することができる。
一連のフラッシュメモリのプローブ検査および評価用素子の検査が完了した後、外観検査等を経て、スクライブ領域ＳＣＲをダイシングすることによってウェハが個片化されて、半導体チップとして取り出される。図４６に示すように、取り出された半導体チップの外周部には、ダイシングされた端面が位置する。その後、図４７に示すように、再配線ＲＥＷを覆うパラジウム膜ＰＤＦに、たとえば、銅のワイヤＣＷがボンディングされて、半導体装置の主要部分が完成する。
実施の形態１において説明したように、比較例に係る半導体装置では、再配線ＲＥＷを覆うバリア膜として、置換金めっきによる金膜が形成されている（図２５等参照）。置換金めっきによる金膜は、下地のニッケル膜との密着性が悪く、金膜にワイヤをボンディングすると、金膜がニッケル膜から剥がれてしまう。そのため、ワイヤを接続させることができない。
そこで、発明者らは、再配線ＲＥＷを覆うバリア膜としてパラジウム膜が形成された半導体装置について、ワイヤをボンディングさせる評価を行った。その結果、パラジウム膜とニッケル膜との密着性は非常に高いことがわかり、ワイヤをパラジウム膜に接続させても、パラジウム膜がニッケル膜から剥がれることはなく、ワイヤをボンディングできることがわかった。
したがって、上述した半導体装置では、実施の形態１において説明したパラジウム膜を形成することによる効果に加えて、次のような効果が得られることがわかった。すなわち、再配線ＲＥＷを覆うパラジウム膜ＰＤＦに接続される接続部材として、はんだボールに加えて、ワイヤを接続することで、実装のバリエーションを広げることができる。はんだボールを接続することで、半導体装置を縦方向に積層させることができ、さらに、ワイヤを接続することで、横方向に広げることができる。
また、発明者らは、パラジウム膜等の形成方法の違いによって、パラジウム膜の膜質に違いが生じるのかどうかを、加速試験（温度と時間）によって評価した。スパッタ法によって形成されたパラジウム膜では、パラジウム膜と下地の金属との境界が明確であり、バリアとして確実に機能することが確認された。また、腐食に対して耐久性の高い膜であることがわかった。
一方、電解めっきによって形成されたパラジウム膜では、電解めっき液中の不純物の影響を受けやすく、また、下地のパターンの粗密の程度によって膜厚が変動することがわかった。このため、発明者らは、バリアとして確実に機能させるには、たとえば、約１００ｎｍ程度以上の、所定膜厚以上の膜厚を有するパラジウム膜を形成する必要があることがわかった。
さらに、発明者らは、無電解めっきによって形成されたパラジウム膜についても評価したところ、無電解めっき液の成分を長時間にわたって維持することが難しくなり、バリア性および耐久性等を確保するには、たとえば、約２００ｎｍ程度の、さらに厚い膜厚を有するパラジウム膜を形成する必要があることがわかった。
発明者らは、パラジウムの他、ルテニウム、ロジウム、白金およびイリジウムについても同様の評価を行ったところ、パラジウムと同様の傾向を示すことを確認した。
各実施の形態において説明した半導体装置については、必要に応じて種々組み合わせることが可能である。
また、バリア膜としては、必要に応じて、複数の膜を積層させた積層膜としてもよい。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＳＤ 半導体装置、ＳＩＯＣ 信号入出力回路、ＰＳＣ 電源回路、ＦＭ フラッシュメモリ、ＳＭ ＳＲＡＭ、ＣＯＮ ＤＡ−ＡＤコンバータ、ＣＰＵ 中央演算処理部、ＳＵＢ 半導体基板、ＴＰＲ チップ領域、ＳＣＲ スクライブ領域、ＭＣ メモリセル、ＣＧ コントロールゲート電極、ＭＧ メモリゲート電極、ＯＮＯ 絶縁膜膜、ＳＲ ソース領域、ＤＲ ドレイン領域、ＩＬＦＬ、ＩＬＦＵ 層間絶縁膜、ＭＩＢ、ＭＩＴ 配線層、ＰＳＦ パッシベーション膜、ＲＥＷ 再配線、ＣＳＦ 銅シード層、ＣＦ 銅膜、ＮＩＦ ニッケル膜、ＰＩＦ１、ＰＩＦ２ ポリイミド膜、ＰＤＦ、ＰＤＰＦ パラジウム膜、ＲＵＦ ルテニウム膜、ＳＬＢ はんだボール、ＣＷ 銅ワイヤ、ＭＰＤ パッド電極、Ｋ１、Ｋ２ 開口部、ＰＲ１、ＰＲ２ フォトレジストパターン、ＰＲＢ１、ＰＲＢ２ プローブ針。

Claims (20)

  1. 半導体基板に、スクライブ領域を含む素子形成領域を規定する工程と、
    前記素子形成領域に半導体素子を形成する工程と、
    前記半導体素子の上方に、複数の配線層を形成する工程と、
    前記複数の配線層における最上層の配線層のうち、一の配線層を第１パッド電極とし、前記第１パッド電極を覆うように、第１絶縁膜を形成する工程と、
    前記第１絶縁膜に、前記第１パッド電極を露出する第１開口部を形成する工程と、
    前記第１開口部を介して前記第１パッド電極に接続される態様で、前記第１絶縁膜上に、表面にニッケル膜が形成された再配線を形成する工程と、
    前記再配線を覆い、前記再配線に連通する第２開口部を有する第２絶縁膜を形成する工程と、
    少なくとも前記第２開口部が位置する前記再配線の表面の部分に、バリア膜を形成する工程と、
    前記バリア膜を形成した後、熱処理を行いながら前記半導体素子をテストする工程と、
    前記バリア膜に、外部との電気的な接続を図る接続部材を接続する工程と
    を有し、
    前記バリア膜を形成する工程は、パラジウム（Ｐｄ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、白金（Ｐｔ）およびイリジウム（Ｉｒ）なる群から選ばれるいずれか一の材料からなる膜を少なくとも形成する工程を備え、
    前記複数の配線層を形成する工程は、前記スクライブ領域に第２パッド電極を形成する工程を含み、
    前記バリア膜を形成する工程は、前記第２パッド電極上に形成する工程を含む、半導体装置の製造方法。
  2. 前記接続部材を接続する工程は、前記第２開口部の底に露出する前記バリア膜の表面に、はんだボールを接続する工程を含む、請求項１記載の半導体装置の製造方法。
  3. 前記半導体素子を形成する工程は、フラッシュメモリを形成する工程を含み、
    前記半導体素子をテストする工程は、
    前記バリア膜にプローブ針を接触する工程と、
    前記プローブ針が前記バリア膜に接触した状態で、前記フラッシュメモリの記憶保持テストを行う工程と
    を含む、請求項１記載の半導体装置の製造方法。
  4. 前記再配線を形成する工程は、
    前記第１絶縁膜を覆うように、銅シード層を形成する工程と、
    前記銅シード層の部分を露出する開口パターンを有するフォトレジストパターンを形成する工程と、
    第１電解めっきによって、前記フォトレジストパターンの前記開口パターンの底に露出する前記銅シード層の表面に銅膜を形成する工程と、
    第２電解めっきによって、前記フォトレジストパターンの前記開口パターンの底に露出する前記銅膜の表面にニッケル膜を形成する工程と
    を含む、請求項１記載の半導体装置の製造方法。
  5. 前記バリア膜を形成する工程は、
    スパッタ法によって、前記第２絶縁膜の前記第２開口部の底面に露出した前記再配線の表面の部分を含む前記第２絶縁膜の表面に、前記一の材料からなる膜を形成する工程と、
    少なくとも前記第２開口部の底面に位置する前記一の材料からなる膜の第１部分を残して、前記第１部分以外の部分を除去する工程と
    を含む、請求項１記載の半導体装置の製造方法。
  6. 前記素子形成領域を規定する工程は、隣り合う一の素子形成領域と他の素子形成領域との間に前記スクライブ領域を規定する工程を含み、
    前記複数の配線層を形成する工程は、前記複数の配線層における最上層の配線層のうち、他の配線層を前記第２パッド電極として形成する工程を含み、
    前記バリア膜を形成する工程は、
    前記第２絶縁膜の表面とともに、前記第２パッド電極を覆うように、前記一の材料からなる膜を形成する工程と、
    前記第２開口部の底面に位置する前記第１部分と、前記第２パッド電極を覆う前記一の材料からなる膜の第２部分とを残して、前記第１部分および前記第２部分以外の部分を除去する工程と
    を含む、請求項５記載の半導体装置の製造方法。
  7. 前記スクライブ領域に位置する、前記一の材料からなる膜の前記第２部分を含む前記バリア膜に、他のプローブ針を接触することにより、他のテストを行う工程を備えた、請求項６記載の半導体装置の製造方法。
  8. 前記バリア膜を形成する工程は、前記再配線を形成した後、前記第２絶縁膜を形成する前に、電解めっきによって、前記再配線の上面に前記一の材料からなる膜を形成する工程を含む、請求項４記載の半導体装置の製造方法。
  9. 前記素子形成領域を規定する工程は、隣り合う一の素子形成領域と他の素子形成領域との間に前記スクライブ領域を規定する工程を含み、
    前記複数の配線層を形成する工程は、前記複数の配線層における最上層の配線層のうち、他の配線層を前記第２パッド電極として形成する工程を含み、
    前記バリア膜を形成する工程は、
    前記スクライブ領域を前記フォトレジストパターンで覆った状態で、前記再配線の上面に前記一の材料からなる膜を形成する工程と、
    前記一の材料からなる膜を形成した後、前記フォトレジストパターンを除去し、前記第２パッド電極を露出する工程と
    を含む、請求項８記載の半導体装置の製造方法。
  10. 前記スクライブ領域に位置する前記第２パッド電極に、他のプローブ針を接触することにより、他のテストを行う工程を備えた、請求項９記載の半導体装置の製造方法。
  11. 前記接続部材を接続する工程は、前記第２開口部の底に露出する前記バリア膜の表面に、ワイヤをボンディングする工程を含む、請求項１記載の半導体装置の製造方法。
  12. 前記半導体素子をテストする工程における前記熱処理の温度は、前記はんだボールの融点よりも高い、請求項２記載の半導体装置の製造方法。
  13. 前記バリア膜を形成する工程では、前記一の材料からなる膜と前記群から選ばれる他の材料からなる膜とを少なくとも積層した積層膜が形成される、請求項１記載の半導体装置の製造方法。
  14. 半導体基板に規定された素子形成領域およびスクライブ領域と、
    前記素子形成領域に形成された半導体素子と、
    前記半導体素子の上方に形成された複数の配線層と、
    前記複数の配線層における最上層の配線層のうち、一の配線層を第１パッド電極とし、前記第１パッド電極を覆うように形成された、前記第１パッド電極に達する第１開口部を有する第１絶縁膜と、
    前記第１開口部を介して前記第１パッド電極に電気的に接続される態様で、前記第１絶縁膜上に形成され、表面にニッケル膜が形成された再配線と、
    前記再配線を覆うように形成された、前記再配線に達する第２開口部を有する第２絶縁膜と、
    前記第２開口部の底に位置する前記再配線の部分の表面に形成された第１部分を含むバリア膜と、
    前記バリア膜に接続された、外部との電気的な接続を図る接続部材と
    を含み、
    前記バリア膜は、パラジウム（Ｐｄ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、白金（Ｐｔ）およびイリジウム（Ｉｒ）なる群から選ばれるいずれか一の材料からなる膜を備え、
    前記複数の配線層は、前記スクライブ領域に形成された第２パッド電極を含み、
    前記バリア膜は、前記第２パッド電極上に形成された第２部分を含む、半導体装置。
  15. 前記接続部材は、はんだボールを含む、請求項１４記載の半導体装置。
  16. 前記接続部材は、ワイヤを含む、請求項１４記載の半導体装置。
  17. 前記半導体素子はフラッシュメモリを含む、請求項１４記載の半導体装置。
  18. 前記バリア膜は、前記第２開口部の底に位置する前記再配線の部分の表面を含む、前記再配線の上面の全面にわたって形成された、請求項１４記載の半導体装置。
  19. 前記再配線は、
    銅シード層と
    前記銅シード層の表面に形成された銅膜と、
    前記銅膜の表面に形成されたニッケル膜と
    を含む、請求項１４記載の半導体装置。
  20. 前記バリア膜は、前記一の材料からなる膜と前記群から選ばれる他の材料からなる膜とを少なくとも積層した積層膜を含む、請求項１４記載の半導体装置。
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