JP6160901B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、貫通電極を有する半導体装置およびその製造方法に関する。
近年、貫通電極を有する半導体装置を複数積層して、小型、大容量、高機能の電子部品を形成する技術が開発されている。貫通電極を有する半導体装置は、たとえば、特許文献1および2に開示されている。
特許文献1および2の半導体装置は、シリコン基板と、シリコン基板に設けられた貫通電極と、シリコン基板の表面に形成された電極パッドと、電極パッド上に形成された再配置配線層とを含む。この半導体装置は、たとえば、以下の方法により製造される。まず、シリコン基板の表面に絶縁膜を介して電極パッドを形成し、再配置配線層を形成する。次に、第1のエッチングガス(SF)を用いて、シリコン基板の裏面からシリコン基板の途中までドライエッチングする。その後、第2のエッチングガス(C)を用いてシリコン基板の残りの部分をドライエッチングすることにより、電極パッドに達する貫通孔を形成する。そして、貫通孔の内面全体に絶縁膜を形成した後、貫通孔底面の絶縁膜をエッチングすることによって、電極パッドと貫通孔を連通させる。そして、絶縁膜の内側に貫通電極を形成する。以上の工程を経て、貫通電極を有する半導体装置が得られる。
特開2011−86773号公報 特開2011−86850号公報
しかしながら、特許文献1および2で開示された、貫通孔の内面全体に絶縁膜を形成した後、貫通孔底面の絶縁膜をエッチングすることによって電極パッドと貫通孔を連通させる方法では、当該エッチング時の絶縁膜のダメージや絶縁膜厚の減少によって、貫通孔の側壁絶縁膜の絶縁性能が低下するおそれがある。
そこで、本発明の目的は、貫通孔の側壁絶縁膜の絶縁性能の低下を防止でき、従来に比べて信頼性の高い半導体装置およびその製造方法を提供することである。
上記の目的を達成するための請求項1に記載の発明は、半導体基板と、前記半導体基板を厚さ方向に貫通する貫通孔と、前記貫通孔を覆うように配置された下地絶縁膜と、前記下地絶縁膜上に配置された導電層と、少なくとも前記貫通孔の側壁に形成された絶縁膜と、前記貫通孔の前記絶縁膜の内側に埋め込まれた導電材料とを含み、前記下地絶縁膜は、前記導電層を前記貫通孔内に選択的に露出させる開口パターンによって形成された段差部を有しており、前記導電層は、前記貫通孔の開口領域内と開口領域外に跨って形成されており、前記開口領域内において、前記段差部を挟んで前記導電材料に対向する被覆部分と、前記開口パターンから露出した露出部分とを一体的に有し、前記導電材料は、前記下地絶縁膜の前記開口パターンを介して前記導電層の前記露出部分に電気的に接続されている、半導体装置である。
この半導体装置は、たとえば、請求項13に記載の発明によって製造できる。
請求項13に記載の発明は、半導体基板の表面に下地絶縁膜を形成する工程と、前記下地絶縁膜上に導電層を形成する工程と、前記半導体基板の裏面における前記導電層と対向する領域から前記半導体基板を厚さ方向に貫通し、底部が前記下地絶縁膜に達する貫通孔を形成する工程と、前記貫通孔の底部において、前記導電層を選択的に露出させる開口パターンを形成することによって、前記下地絶縁膜に段差部を形成する工程と、前記段差部の形成後、前記半導体基板の前記裏面側から前記貫通孔内に絶縁材料を堆積させることによって絶縁膜を形成する工程と、前記絶縁膜における前記貫通孔の底部に堆積した部分を選択的にエッチングすることによって、前記下地絶縁膜の前記開口パターンから前記導電層の一部露出部分として選択的に露出させ、かつ前記開口パターンから露出しない前記導電層の一部を被覆部分として前記段差部で覆っておく工程と、前記貫通孔の前記絶縁膜の内側に導電材料を埋め込むことによって、当該導電材料を前記下地絶縁膜の前記開口パターンを介して前記導電層の前記露出部分に電気的に接続する工程とを含む、半導体装置の製造方法である。
この方法によれば、貫通孔の側壁を覆う絶縁膜(側壁絶縁膜)を形成するために貫通孔内に絶縁材料を堆積させる際、貫通孔の底部に下地絶縁膜の段差部が形成されている。これにより、貫通孔の底部にある段差部においては、絶縁材料の原料物質ガスを開口パターンに入り込み難くできるので、貫通孔の底部に段差部がない場合に比べて、底部の絶縁膜厚を薄くできる。そのため、貫通孔の底部の絶縁膜を選択的にエッチングして導電層を露出させる際、そのエッチング時間を短くできる。これにより、エッチングガスによる側壁絶縁膜の削れ量が少なくなり、また、エッチングダメージによる膜質の劣化を低減できる。その結果、貫通孔の側壁絶縁膜の絶縁性能の低下を防止できるので、従来に比べて信頼性の高い半導体装置を実現できる。
前記開口パターンは、一つの開口によって形成されていてもよいし、請求項2に記載の発明のように、複数の開口によって形成されていてもよい。
請求項3に記載の発明は、前記半導体基板に選択的に埋め込まれた埋め込み絶縁膜をさらに含み、前記埋め込み絶縁膜は、前記貫通孔の前記開口領域に配置され、前記開口パターンと連通する開口パターンを有する中央部を含む、請求項1または2に記載の半導体装置である。
この場合、前記埋め込み絶縁膜の前記中央部は、請求項4に記載の発明のように、前記下地絶縁膜よりも薄くてもよい。また、前記半導体装置は、請求項5に記載の発明のように、前記埋め込み絶縁膜は、前記貫通孔の前記開口領域外に配置され、前記中央部と一体的に形成された外縁部をさらに含んでいてもよい。
また、前記開口パターンは、請求項6に記載の発明のように、前記下地絶縁膜においてストライプ状に形成されていてもよい。
請求項7に記載の発明は、前記下地絶縁膜の前記開口パターンのアスペクト比は、1〜3である、請求項1〜6のいずれか一項に記載の半導体装置である。
請求項8に記載の発明は、前記下地絶縁膜の前記開口パターンの幅は、0.5μm〜1μmである、請求項1〜7のいずれか一項に記載の半導体装置である。
請求項7および8に記載の構成のように、比較的、高アスペクト比、幅狭な開口パターンを形成することによって、貫通孔の底部の絶縁膜厚を一層薄くできる。したがって、導電層を露出させる際のエッチング時間をさらに短くできる。
請求項9に記載の発明のように、前記下地絶縁膜は、酸化シリコンからなっていてもよく、請求項10に記載の発明のように、前記導電層は、アルミニウムパッドからなっていてもよい。また、請求項11に記載の発明のように、前記絶縁膜は、酸化シリコンからなっていてもよく、請求項12に記載の発明のように、前記導電材料は、銅からなっていてもよい。
請求項14に記載の発明は、前記貫通孔の形成に先立って前記下地絶縁膜に前記開口パターンを形成して、予め段差部を形成する工程と、前記下地絶縁膜に対してエッチング選択比を有する犠牲層によって、前記予め形成された開口パターンを埋め戻す工程と、前記犠牲層の形成後、前記予め形成された開口パターンを覆うように前記下地絶縁膜上に前記導電層を形成する工程とを含み、前記貫通孔を形成する工程は、前記半導体基板を貫通した後、続いて前記犠牲層を除去することによって、前記下地絶縁膜の前記開口パターンから前記導電層の前記露出部分を選択的に露出させる工程を含む、請求項13に記載の半導体装置の製造方法である。
この方法によれば、導電層の形成の前に下地絶縁膜に段差部が予め形成されていても、導電層の形成の際には、開口パターンへの犠牲層の埋め込みによって下地絶縁膜の表面を平坦にしておくことができる。これにより、開口パターンへの導電層の入り込みを防止でき、導電層を下地絶縁膜上に良好に形成できる。
請求項15に記載の発明は、前記犠牲層は、ポリシリコンからなる、請求項14に記載の半導体装置の製造方法である。
この方法によれば、犠牲層をエッチングして除去する際、犠牲層の一部がエッチング残渣として残っても、犠牲層が導電性のあるポリシリコンであるため、貫通孔内の導電材料と導電層との電気的接続に影響を与えなくて済む。
請求項16に記載の発明は、前記半導体基板は、シリコンからなる、請求項15に記載の半導体装置の製造方法である。
この方法によれば、半導体基板と犠牲層が同じシリコン材料からなるため、シリコン基板(半導体基板)の貫通後、エッチングガスを変えないでそのまま、ポリシリコン犠牲層を除去できる。
請求項17に記載の発明は、前記下地絶縁膜の形成に先立って、前記半導体基板と前記下地絶縁膜との間に前記開口パターンとは反対パターンの第2の膜を選択的に形成する工程と、前記第2の膜の形成後、前記下地絶縁膜を挟んで前記第2の膜と対向する位置に前記導電層を形成する工程とを含み、前記貫通孔を形成する工程は、前記半導体基板を貫通した後、続いて前記第2の膜をマスクとして前記下地絶縁膜を選択的にエッチングすることによって、前記開口パターンを前記下地絶縁膜に形成する工程を含む、請求項13に記載の半導体装置の製造方法である。
この方法によれば、貫通孔を形成してから下地絶縁膜に開口パターンを形成するので、開口パターンのない下地絶縁膜を半導体基板に形成してから貫通孔の形成までの間のプロセス(たとえば、導電層の形成等)による影響を、開口パターンに与えなくて済む。そのため、貫通孔内への絶縁材料の堆積の際には、段差部(開口パターン)を形成直後の状態に近い形で残すことができる。
請求項18に記載の発明は、前記第2の膜を形成する工程は、前記半導体基板の前記表面に絶縁材料を選択的に埋め込むことによって埋め込み絶縁膜を形成する工程を含む、請求項17に記載の半導体装置の製造方法である。
この方法によれば、半導体基板の表面を平坦にしておくことができるので、平坦な面に下地絶縁膜を形成できる。これにより、下地絶縁膜上に配置される層(たとえば、導電層等)における段差をなくすか、もしくは少なくできる。また、STI(Shallow Trench Isolation)等の確立された技術を用いることができるので、プロセスの複雑化を防止することもできる。
図1は、本発明の一実施形態に係る電子部品の模式的な断面図である。 図2は、図1の電子部品のシステム構成を模式的に示すブロック図である。 図3は、図1のSiインタポーザおよび演算チップにおける貫通電極のレイアウト図である。 図4は、図1の演算チップの構造(第1実施形態)を説明するための模式的な図であって、貫通電極が設けられた部分を拡大して示している。 図5Aは、図4の演算チップの製造工程の一部を示す図である。 図5Bは、図5Aの次の工程を示す図である。 図5Cは、図5Bの次の工程を示す図である。 図5Dは、図5Cの次の工程を示す図である。 図5Eは、図5Dの次の工程を示す図である。 図5Fは、図5Eの次の工程を示す図である。 図5Gは、図5Fの次の工程を示す図である。 図5Hは、図5Gの次の工程を示す図である。 図5Iは、図5Hの次の工程を示す図である。 図5Jは、図5Iの次の工程を示す図である。 図5Kは、図5Jの次の工程を示す図である。 図5Lは、図5Kの次の工程を示す図である。 図5Mは、図5Lの次の工程を示す図である。 図5Nは、図5Mの次の工程を示す図である。 図6は、図1の演算チップの構造(第2実施形態)を説明するための模式的な図であって、貫通電極が設けられた部分を拡大して示している。 図7Aは、図6の演算チップの製造工程の一部を示す図である。 図7Bは、図7Aの次の工程を示す図である。 図7Cは、図7Bの次の工程を示す図である。 図7Dは、図7Cの次の工程を示す図である。 図7Eは、図7Dの次の工程を示す図である。 図7Fは、図7Eの次の工程を示す図である。 図7Gは、図7Fの次の工程を示す図である。 図7Hは、図7Gの次の工程を示す図である。 図7Iは、図7Hの次の工程を示す図である。 図7Jは、図7Iの次の工程を示す図である。
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図1は、本発明の一実施形態に係る電子部品1の模式的な断面図である。図2は、図1の電子部品1のシステム構成を模式的に示すブロック図である。
電子部品1は、樹脂インタポーザ2と、樹脂インタポーザ2の表面3から順に積層された演算チップ4、Siインタポーザ5およびメモリチップ6と、樹脂パッケージ7とを含み、内部に電源系配線8および信号系配線9が組み込まれている。なお、演算チップ4、Siインタポーザ5およびメモリチップ6は、樹脂インタポーザ2の表面3に積層された複数の半導体装置の一例であり、これに限るものではない。
樹脂インタポーザ2は、樹脂製(たとえば、エポキシ樹脂)基板からなり、その表面3に演算チップ4等が積層され、その裏面10に複数の外部端子11が形成されている。樹脂インタポーザ2のサイズは、14mm角であり、たとえば、0mm角〜15mm角であってもよい。厚さは、0.7mmであり、たとえば、0.6mm〜0.7mmであってもよい。
外部端子11は、実装基板(プリント配線板)上のランド(電極)との電気接続用の端子である。外部端子11は、たとえば、半田などの金属材料を用いてボール状に形成されており、互いに間隔を空けて行列状に配置されている。各外部端子11は、樹脂インタポーザ2の表面3と裏面10との間を貫通する導電性のビア(図示せず)を介して、演算チップ4の裏面バンプ19(後述)に電気的に接続されている。
演算チップ4、Siインタポーザ5およびメモリチップ6は、この実施形態では、互いに同じ大きさで形成されており、互いに側面が揃うように整って積層されている。これらのチップのサイズは、10mm角であり、たとえば、6mm角〜10mm角であってもよい。樹脂インタポーザ2よりも小さく、チップの厚さは、0.05mmであり、たとえば、0.04mm〜0.06mmであってもよい。
これら複数の半導体チップ4〜6のうち、最上層のメモリチップ6と樹脂インタポーザ2との間にある、本発明の半導体装置の一例としての演算チップ4には、図2に示すように、論理(Logic)・制御回路12が組み込まれている。論理・制御回路12には、電子部品1の電源系配線8および信号系配線9が接続されている。また、演算チップ4には、その表面13に当該論理・制御回路12を構成するトランジスタ(たとえばCMOSトランジスタ)、ダイオード、抵抗、キャパシタなどの複数の半導体素子が形成されている。つまり、演算チップ4では、メモリチップ6に対向する表面13が素子形成面であり、この素子形成面13が上方に向く姿勢で演算チップ4が樹脂インタポーザ2に積層されている。
また、演算チップ4および本発明の半導体装置の一例としてのSiインタポーザ5には、それぞれ表面13,15と裏面14,16との間を貫通する複数の貫通電極17,18が形成されており、各貫通電極17,18の裏面14,16側の端部に1つずつ裏面バンプ19,20が設けられている。裏面バンプ19,20は、たとえば、半田などの金属材料を用いてボール状に形成されている。また、演算チップ4の裏面バンプ19は、表面13上の半導体素子に電気的に接続されている。
一方、最上層のメモリチップ6には、メモリセルアレイ21(この実施形態では、SRAM:Static Random Access Memoryのセルアレイ)および制御回路22が組み込まれており、これらの回路21,22には、電子部品1の電源系配線8および信号系配線9が接続されている。具体的には、制御回路22は電源系配線8によりメモリセルアレイ21に接続されており、メモリセルアレイ21は信号系配線9により演算チップ4の論理・制御回路12に接続されている。また、メモリチップ6には、その裏面23に当該メモリセルアレイ21および制御回路22を構成するトランジスタ、ダイオード、抵抗、キャパシタなどの複数の半導体素子が形成されている。つまり、メモリチップ6では、演算チップ4に対向する裏面23が素子形成面であり、この素子形成面23が下方に向く姿勢でメモリチップ6が樹脂インタポーザ2に積層されている。また、メモリチップ6には、その裏面23に複数の裏面バンプ24が設けられている。裏面バンプ24は、たとえば、半田などの金属材料を用いてボール状に形成されている。この裏面バンプ24は、裏面23上の半導体素子に電気的に接続されている。
そして、メモリチップ6の裏面バンプ24は、Siインタポーザ5の貫通電極18および裏面バンプ20により中継されて、ピッチの異なる演算チップ4の貫通電極17および裏面バンプ19に電気的に接続されている。これにより、積層配置された複数の半導体チップ4〜6が互いに電気的に接続され、樹脂インタポーザ2の外部端子11に電気的に接続されることとなる。
なお、この実施形態では、演算チップ4とメモリチップ6との端子ピッチが互いに異なるので、これらの間に電気的な中継を担うSiインタポーザ5を配置しているが、当該端子ピッチが全く同じである場合には、Siインタポーザ5は省略されていてもよい。
樹脂パッケージ7(たとえば、エポキシ樹脂)は、樹脂インタポーザ2の裏面10を露出させるように、樹脂インタポーザ2の表面3側のみを封止しており、演算チップ4、Siインタポーザ5およびメモリチップ6が露出しないようにこれらのチップの全体を覆っている。また、樹脂パッケージ7は、その側面が樹脂インタポーザ2の側面と面一に揃うように形成されている。
図3は、図1のSiインタポーザ5および演算チップ4における貫通電極17,18のレイアウト図である。
図1で示したように、この実施形態では、積層配置された複数の半導体チップ4〜6のうち、演算チップ4およびSiインタポーザ5それぞれに貫通電極17,18が設けられている。
演算チップ4では、たとえば、複数列(この実施形態では、2列)に整列した貫通電極17が、演算チップ4の中央部25を取り囲む周縁部26に沿って環状に設けられている。なお、演算チップ4の貫通電極17は、たとえば、それぞれが不規則にランダムに配置され、全体として演算チップ4の周縁部26に沿った環状に設けられていてもよい。
これにより、演算チップ4は、貫通電極17を利用して、メモリチップ6に電力および電気信号を送ることができる。つまり、演算チップ4の貫通電極17が電子部品1の電源系配線8および信号系配線9を形成し、当該配線8,9により電力および信号が送られる。
一方、Siインタポーザ5では、たとえば、単列の貫通電極18が、Siインタポーザ5の中央部27を取り囲む周縁部28に沿って環状に設けられているとともに(以下、これらの貫通電極18を周縁部28の貫通電極18ということがある。)、当該周縁部28に取り囲まれた中央部27に、複数の貫通電極18を1つの群として、複数の群が行列状に配置されている(以下、これらの貫通電極18を中央部27の貫通電極18ということがある。)。
周縁部28の各貫通電極18は、この実施形態では、それぞれ演算チップ4の各貫通電極17と同一直線上に配置されるように、演算チップ4の各貫通電極17の直上に配置されている。
中央部27の貫通電極18の各群では、行列状に配置された複数の貫通電極18を1つのブロックとして、複数のブロックが設けられている。具体的には、この実施形態では、8つの群が4行2列(4×2)の行列状に配置されており、各群では、4行64列(4×64)の貫通電極18を1ブロックとして2ブロック、つまり1つの群当たり合計512個の貫通電極18が設けられている。この群が8群あるので、Siインタポーザ5全体では、4096個(512個×8群)の貫通電極18が設けられている。
これにより、Siインタポーザ5は、たとえば、中央部27の貫通電極18を利用して、演算チップ4(たとえば、論理・制御回路12)とメモリチップ6(たとえば、メモリセルアレイ21)との間に中央部27の貫通電極18の数のビット数(この実施形態では、4096ビット)の電気信号を中継できる。つまり、Siインタポーザ5の中央部27の貫通電極18が電子部品1の信号系配線9を形成し、当該配線9により電気信号が双方向に送受信される。なお、貫通電極18の配置や数は、本発明の一例に過ぎず、それぞれの電子部品1の設計に合わせて適宜変更できる。たとえば、1ブロック256個の貫通電極18は、8行32列(8×32)の行列状に配置されていてもよい。
また、Siインタポーザ5は、たとえば、周縁部28の貫通電極18を利用して、演算チップ4からメモリチップ6(たとえば、制御回路22)へと送られる電力および電気信号を中継できる。つまり、Siインタポーザ5の周縁部28の貫通電極18が電子部品1の電源系配線8および信号系配線9を形成し、当該配線8,9により電力および電気信号が送られる。
図4は、図1の演算チップ4の構造(第1実施形態)を説明するための模式的な断面図であって、貫通電極17が設けられた部分を拡大して示している。図4において、紙面上側が貫通孔の底部の平面図、紙面下側が貫通電極17の断面図である。
演算チップ4は、演算チップ4の本体をなす本発明の半導体基板の一例としてのシリコン基板29と、貫通電極17と、下地絶縁膜30と、本発明の導電層の一例としての表面パッド31と、カバー絶縁膜32と、表面バンプ33と、裏面バンプ19とを含む。
シリコン基板29は、たとえば、厚さ30μm〜50μmの基板であり、その表面13(素子形成面)に下地絶縁膜30が形成されている。
貫通電極17は、シリコン基板27を裏面14から表面13まで貫通する貫通孔34と、貫通孔34の側壁に形成された側壁絶縁膜35と、貫通孔34の側壁絶縁膜35の内側に埋め込まれた導電材料36とを含む。
貫通孔34は、シリコン基板27を表面13に対して垂直に貫通する柱状に形成されている。その形状は、円柱状、三角柱状、四角柱状およびそれ以上の多角形状であってもよいが、この実施形態では、円柱状に形成されている。
側壁絶縁膜35は、たとえば、酸化シリコン(SiO)からなり、少なくとも貫通孔34の側壁全域に形成されている。側壁絶縁膜35によって、シリコン基板29と導電材料36との間が絶縁されている。この実施形態では、側壁絶縁膜35はさらに、シリコン基板29の裏面14全域にも一体的に形成された部分を有しており、貫通孔34の側壁部分は、シリコン基板29の裏面14部分に比べて薄く形成されている。たとえば、側面部分の厚さが0.5μm程度であるのに対し、裏面14部分の厚さは1μm程度である。
下地絶縁膜30は、たとえば、酸化シリコン(SiO)からなり、シリコン基板29の表面13に形成されている。そして、下地絶縁膜30における表面13と接する面の反対面に表面パッド31が配置されている。
この実施形態では、下地絶縁膜30は、貫通孔34の開口領域(開口端)を塞ぐように形成されている。下地絶縁膜30は、当該開口領域に配置された第1部分37と、開口領域外の領域(たとえば表面13上)に配置された第2部分38とを一体的に含み、これらが一様な厚さで形成されている。その厚さは、たとえば、0.5μm程度である。
表面パッド31は、下地絶縁膜30の第1部分37および第2部分38に跨って形成されている。つまり、表面パッド31は、その周縁部が貫通孔34の開口領域外にはみ出すように、貫通孔34の開口領域の内外に跨って形成されている。
下地絶縁膜30の第1部分37には、表面パッド31を貫通孔34内に選択的に露出させる開口パターン39が形成されている。開口パターン39は、この実施形態では、複数の直線状のラインが互いに平行に並んだストライプ状に形成されている。このストライプは、貫通孔34の径方向一端側から他端側へ全体に亘って配列されている。これにより、各開口パターン39から表面パッド31が選択的に露出すると共に、隣り合う開口パターン39の間には、直線状のラインからなる段差部40が形成されている。つまり、貫通孔34の表面13側(以下、貫通孔34の底部ということがある。)には、段差部40の頂面と開口パターン39に露出した表面パッド31の露出面との間に、段差部40の厚さ分の段差が、段差部40の数に応じて設けられている。
また、各開口パターン39の幅Wは、たとえば、0.5μm〜1μmであることが好ましく、各開口パターン39のアスペクト比(段差部40の厚さ/開口パターン39の幅W)は、たとえば、1〜2であることが好ましい。
なお、開口パターン39は、図4では貫通孔34の開口領域に形成された部分のみが示されているが、貫通孔34の開口領域の内外に跨って形成されていてもよい。むろん、貫通孔34の開口領域のみに形成されていてもよい。また、開口パターン39は、複数の開口で形成されている必要はなく、ストライプ状である必要もない。たとえば、一つの曲線状のラインによって形成された渦巻き状や葛折状であってもよい。また、複数のドットによって形成された行列状であってもよい。
そして、貫通孔34の側壁絶縁膜35の内側に導電材料36が埋め込まれることによって、貫通電極17が形成されている。導電材料36は、たとえば、銅(Cu)からなり、貫通孔34の底部において開口パターン39に入り込み、開口パターン39内で表面パッド31に電気的に接続されている。
表面パッド31は、たとえば、アルミニウム(Al)からなる。この実施形態では、四角形状に形成されたアルミニウムパッドからなる。具体的には、表面パッド31は、縦横の長さ(縦×横)が25.7μm×25.7μmのサイズ(デザインルールが90nmの場合)の正方形状に形成されている。なお、表面パッド31は、長方形状や円形状であってもよい。
カバー絶縁膜32は、たとえば、窒化シリコン(SiN)からなり、表面パッド31を覆うように下地絶縁膜30上に形成されている。カバー絶縁膜32には、表面パッド31を選択的に露出させる開口41が形成されている。
表面バンプ33は、たとえば、銅と錫−銀合金の積層構造(Cu/SnAg)からなり、開口41に入り込むようにカバー絶縁膜32上に形成されている。開口41において表面バンプ33は、表面パッド31に電気的に接続されている。表面バンプ33は、演算チップ4上にSiインタポーザ5を積層した状態において、たとえば、Siインタポーザ5の裏面バンプ20(図1参照)と接続される。
裏面バンプ19は、前述のように、各貫通電極17の裏面14側の端部に1つずつ設けられている。
以上説明した演算チップ4の構成は、この実施形態では、貫通電極18が形成された半導体基板(シリコン基板)であるSiインタポーザ5にも採用されている。
図5A〜図5Nは、図4の演算チップ4の製造工程の一部を工程順に示す図である。
図4の演算チップ4を製造するには、図5Aに示すように、CVD法によって、シリコン基板29の表面13に下地絶縁膜30が形成される。下地絶縁膜30は、シリコン基板29を熱酸化することによって形成してもよい。
次に、図5Bに示すように、下地絶縁膜30上に、開口パターン29と同一パターンの開口パターン43を有するレジストマスク42(たとえば、ポリイミド等の有機レジスト)が形成される。
次に、図5Cに示すように、レジストマスク42の開口パターン43を介してエッチングガスが供給され、下地絶縁膜30が選択的にドライエッチングされる。これにより、下地絶縁膜30に、開口パターン43と同一パターンの開口パターン39が形成されると共に、段差部40が形成される。その後、図5Dに示すように、レジストマスク42が除去される。
次に、図5Eに示すように、CVD法によって、下地絶縁膜30に対してエッチング選択比を有する材料が、下地絶縁膜30に堆積される。たとえば、酸化シリコンからなる下地絶縁膜30に対しては、ポリシリコンを用いることができるが、これに限らない。この堆積は、ポリシリコン材料が開口パターン39を埋め戻し、下地絶縁膜30の表面を覆うまで続けられる。これにより、ポリシリコンからなる犠牲層44が形成される。
次に、図5Fに示すように、CMP法によって、犠牲層44の開口パターン39に埋め込まれていない部分が選択的に除去される。この犠牲層44の埋め込みによって、段差部40による段差をなくし、下地絶縁膜30の表面を見かけ上、平坦にできる。
次に、図5Gに示すように、スパッタ法、フォトリソグラフィ、CVD等の公知の半導体装置の製造技術によって、表面パッド31、カバー絶縁膜32および表面バンプ33が順に形成される。表面パッド31の形成の際には、開口パターン39が犠牲層44で埋め戻されて下地絶縁膜30の表面が平坦になっているので、開口パターン39への表面パッド31の入り込みを防止でき、表面パッド31を下地絶縁膜30上に良好に形成できる。
次に、図5Hに示すように、シリコン基板29の表面13側に、接着剤45を介してガラス基板46(支持体)を貼り付ける。
次に、たとえば、グラインダ等を用いて、シリコン基板29を裏面14側から研削して(バックグラインド)、シリコン基板29が薄化される。この実施形態では、700μm以上のシリコン基板29が30μm〜50μmになるまで研削される。次に、図5Iに示すように、シリコン基板29の裏面14に、レジストマスク47(たとえば、ポリイミド等の有機レジスト)が形成される。次に、レジストマスク47において、段差部40(表面パッド31)と対向する領域に開口48が形成される。
次に、図5Jに示すように、レジストマスク47の開口48を介してシリコン基板29にエッチングガスが供給され、シリコン基板29が裏面14側からドライエッチングされる。このエッチングは、シリコン基板29を貫通した後、続いて同一のエッチングガスを用いて犠牲層44が除去されるまで続けられる。犠牲層44が除去されることによって、貫通孔34の底部では、予め形成されていた開口パターン39(段差部40)が再度形成され、この開口パターン39から表面パッド31が選択的に露出する。その後、レジストマスク47が除去される。また、下地絶縁膜30に、第1部分37および第2部分38が形成される。
次に、図5Kに示すように、CVD法によって、シリコン基板29の裏面14側から貫通孔34内に絶縁材料(たとえば、酸化シリコン)が堆積されて、側壁絶縁膜35が形成される。この際、貫通孔34の底部に段差部40が形成されているため、この底部では、側壁部分よりもさらに薄い(たとえば、0.1μm〜0.3μm)薄膜部分49が形成される。
次に、図5Lに示すように、エッチバックにより、貫通孔34の底部にある薄膜部分49が選択的に除去される。これにより、薄膜部分49で覆われていた開口パターン39内の表面パッド31が露出する。なお、この工程では、導電材料36と表面パッド31との電気的接続を確保できるように表面パッド31が露出すればよく、たとえば、段差部40上に薄膜部分49の一部が工程後に残っていてもよい。
次に、図5Mに示すように、側壁絶縁膜35の表面にシード膜(たとえば、Ti/Cuの積層膜)がスパッタされた後、電解めっきにより、当該シード膜からCuがめっき成長される。これにより、貫通孔34における側壁絶縁膜35の内側にCuが充填され、開口パターン39を介して表面パッド31に電気的に接続された導電材料36が形成される。
次に、図5Nに示すように、CMP法によって、導電材料36の余分な部分(貫通孔34外の部分)が除去されて、貫通電極17が得られる。
その後、貫通電極17に1つずつ裏面バンプ19が形成され、シリコン基板29がガラス基板46から取り外されることによって、図4の演算チップ4が得られる。
以上、この実施形態の方法によれば、図5Kの工程において、貫通孔34の側壁絶縁膜35を形成するために貫通孔34内に絶縁材料を堆積させる際、貫通孔34の底部に下地絶縁膜30の段差部40が形成されている。これにより、貫通孔34の底部にある段差部40においては、絶縁材料の原料物質ガスを開口パターン39に入り込み難くできるので、貫通孔34の底部に段差部40がない場合に比べて、底部の絶縁膜厚が薄くなった薄膜部分49を形成できる。
そのため、図5Lの工程において、貫通孔34の底部の薄膜部分49を選択的にエッチングして表面パッド31を開口パターン39から露出させる際、そのエッチング時間を短くできる。これにより、エッチングガスによる側壁絶縁膜35の削れ量が少なくなり、また、エッチングダメージによる膜質の劣化を低減できる。その結果、貫通孔34の側壁絶縁膜35の絶縁性能の低下を防止できるので、従来に比べて信頼性の高い半導体装置を実現できる。
さらに、各開口パターン39の幅Wが0.3μm〜0.5μmであり、アスペクト比が2〜3であるように、比較的、高アスペクト比、幅狭な開口パターン39を形成しておけば、薄膜部分49の厚さを一層薄くできる。したがって、図5Lの工程におけるエッチング時間をさらに短くできる。
また、犠牲層44に導電性のあるポリシリコンが用いられているので、図5Jの工程において、犠牲層44をエッチングして除去する際、犠牲層44の一部がエッチング残渣として残っても、貫通孔34内の導電材料36と表面パッド31との電気的接続に影響を与えなくて済む。また、シリコン基板29と犠牲層44が同じシリコン材料からなるため、シリコン基板29の貫通後、エッチングガスを変えないでそのまま、ポリシリコン犠牲層44を除去できる。
そして、図1の電子部品1によれば、上記したような側壁絶縁膜35の絶縁性能の低下を防止できる演算チップ4およびSiインタポーザ5が搭載されているので、従来に比べて信頼性の高い電子部品を実現できる。
図6は、図1の演算チップ4の構造(第2実施形態)を説明するための模式的な断面図であって、貫通電極17が設けられた部分を拡大して示している。なお、図6において、前述の図4に示す各部に対応する部分には、それらの各部と同一の参照符号を付している。また、以下では、同一の参照符号を付した部分についての詳細な説明を省略する。
図6の演算チップ4では、シリコン基板29と下地絶縁膜30との間に、本発明の第2の膜の一例としての埋め込み絶縁膜50が介在されている。埋め込み絶縁膜50は、シリコン基板29の表面13に選択的に埋め込まれている。
埋め込み絶縁膜50は、貫通孔34の開口領域外に貫通孔34を取り囲むように配置された外縁部51と、貫通孔34の開口領域に配置された中央部52とを一体的に含む。中央部52は、開口パターン39と同一の開口パターン53を有していて、段差部40に選択的に積層されている。
この実施形態では、埋め込み絶縁膜50において、中央部52は外縁部51よりも薄く形成されている。また、この中央部52は、下地絶縁膜30よりも薄く形成されている。
図7A〜図7Jは、図6の演算チップの製造工程の一部を工程順に示す図である。
図8の演算チップ4を製造するには、図7Aに示すように、シリコン基板29が表面13側から選択的にドライエッチングされる。これにより、埋め込み絶縁膜50と同一パターンのシャロートレンチが形成される。そして、CVD法によって、当該シャロートレンチに絶縁材料(たとえば、酸化シリコン)が充填される。次に、シャロートレンチ外の酸化シリコンをCMPで除去することによって、シリコン基板29に埋め込まれた埋め込み絶縁膜50が形成される。この工程は、たとえば、STI(Shallow Trench Isolation:シャロートレンチアイソレーション)工程によってシリコン基板29に複数の素子分離領域を形成する工程と同一工程で行うことができるので、プロセスの複雑化を防止でき、効率よく埋め込み絶縁膜50を形成できる。次に、CVD法によって、シリコン基板29の表面13に、埋め込み絶縁膜50を覆うように下地絶縁膜30が形成される。
次に、図7Bに示すように、スパッタ法、フォトリソグラフィ、CVD等の公知の半導体装置の製造技術によって、下地絶縁膜30を挟んで埋め込み絶縁膜50と対向する位置に、表面パッド31、カバー絶縁膜32および表面バンプ33が順に形成される。表面パッド31の形成の際には、下地絶縁膜30の下方の絶縁膜が埋め込み絶縁膜50であって下地絶縁膜30の表面が平坦になっているので、表面パッド31を下地絶縁膜30上に良好に形成できる。これにより、下地絶縁膜30上に配置される表面パッド31、カバー絶縁膜32および表面バンプ33における段差をなくすか、もしくは少なくできる。
次に、図7Cに示すように、シリコン基板29の表面13側に、接着剤45を介してガラス基板46(支持体)を貼り付ける。
次に、たとえば、グラインダ等を用いて、シリコン基板29を裏面14側から研削して(バックグラインド)、シリコン基板29が薄化される。この実施形態では、700μm以上のシリコン基板29が30μm〜50μmになるまで研削される。次に、図7Dに示すように、シリコン基板29の裏面14に、レジストマスク47(たとえば、ポリイミド等の有機レジスト)が形成される。次に、レジストマスク47において、埋め込み絶縁膜50と対向する領域に開口48が形成される。
次に、図7Eに示すように、レジストマスク47の開口48を介してシリコン基板29にエッチングガスが供給され、シリコン基板29が裏面14側からドライエッチングされる。このエッチングは、シリコン基板29を貫通して下地絶縁膜30に達するまで続けられる。これにより、埋め込み絶縁膜50の開口パターン53が貫通孔43に露出する。また、埋め込み絶縁膜50に、外縁部51および中央部52が形成される。
次に、図7Fに示すように、埋め込み絶縁膜50の開口パターン53を介してエッチングガスが供給され、下地絶縁膜30が選択的にドライエッチングされる。これにより、下地絶縁膜30に、開口パターン53と同一パターンの開口パターン39が形成されると共に、段差部40が形成され、この開口パターン39から表面パッド31が選択的に露出する。また、下地絶縁膜30に、第1部分37および第2部分38が形成される。この際、埋め込み絶縁膜50は、貫通孔34内にある中央部52のみがエッチングガスに晒されて削られるので、中央部52が外縁部51に対して薄くなる。なお、中央部52は、このエッチングによって完全に除去されてもよい。
次に、図7Gに示すように、CVD法によって、シリコン基板29の裏面14側から貫通孔34内に絶縁材料(たとえば、酸化シリコン)が堆積されて、側壁絶縁膜35が形成される。この際、貫通孔34の底部に段差部40が形成されているため、この底部では、側壁部分よりもさらに薄い(たとえば、0.1μm〜0.3μm)薄膜部分49が形成される。
次に、図7Hに示すように、エッチバックにより、貫通孔34の底部にある薄膜部分49が選択的に除去される。これにより、薄膜部分49で覆われていた開口パターン39内の表面パッド31が露出する。なお、この工程では、導電材料36と表面パッド31との電気的接続を確保できるように表面パッド31が露出すればよく、たとえば、段差部40上に薄膜部分49の一部が工程後に残っていてもよい。
次に、図7Iに示すように、側壁絶縁膜35の表面にシード膜(たとえば、Ti/Cuの積層膜)がスパッタされた後、電解めっきにより、当該シード膜からCuがめっき成長される。これにより、貫通孔34における側壁絶縁膜35の内側にCuが充填され、開口パターン39を介して表面パッド31に電気的に接続された導電材料36が形成される。
次に、図7Jに示すように、CMP法によって、導電材料36の余分な部分(貫通孔34外の部分)が除去されて、貫通電極17が得られる。
その後、貫通電極17に1つずつ裏面バンプ19が形成され、シリコン基板29がガラス基板46から取り外されることによって、図6の演算チップ4が得られる。
以上、この実施形態の方法によれば、図7Eおよび図7Fに示すように、貫通孔34を形成してから下地絶縁膜30に開口パターン39を形成するので、開口パターン39のない下地絶縁膜30をシリコン基板29に形成してから貫通孔34の形成までの間のプロセス(たとえば、図7A〜図7Dの工程等)による影響を、開口パターン39に与えなくて済む。そのため、図7Gにおける貫通孔34内への絶縁材料の堆積の際には、段差部40(開口パターン39)を形成直後の状態に近い形で残すことができる。むろん、第1の実施形態と同様の効果を実現することもできる。
以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、第2実施形態において、シリコン基板29と下地絶縁膜30との間に介在させる膜は、シリコン基板29に埋め込まれている必要はなく、たとえば、シリコン基板29の表面13上に形成された膜であってもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
4 演算チップ
5 Siインタポーザ
13 (演算チップの)表面
14 (演算チップの)裏面
15 (Siインタポーザの)表面
16 (Siインタポーザの)裏面
17 (演算チップの)貫通電極
18 (Siインタポーザの)貫通電極
29 シリコン基板
30 下地絶縁膜
31 表面パッド
34 貫通孔
35 側壁絶縁膜
36 導電材料
39 開口パターン
40 段差部
44 犠牲層
50 埋め込み絶縁膜
53 開口パターン

Claims (18)

  1. 半導体基板と、
    前記半導体基板を厚さ方向に貫通する貫通孔と、
    前記貫通孔を覆うように配置された下地絶縁膜と、
    前記下地絶縁膜上に配置された導電層と、
    少なくとも前記貫通孔の側壁に形成された絶縁膜と、
    前記貫通孔の前記絶縁膜の内側に埋め込まれた導電材料とを含み、 前記下地絶縁膜は、前記導電層を前記貫通孔内に選択的に露出させる開口パターンによって形成された段差部を有しており、
    前記導電層は、前記貫通孔の開口領域内と開口領域外に跨って形成されており、前記開口領域内において、前記段差部を挟んで前記導電材料に対向する被覆部分と、前記開口パターンから露出した露出部分とを一体的に有し、
    前記導電材料は、前記下地絶縁膜の前記開口パターンを介して前記導電層の前記露出部分に電気的に接続されている、半導体装置。
  2. 前記開口パターンは、複数の開口によって形成されている、請求項1に記載の半導体装置。
  3. 前記半導体装置は、前記半導体基板に選択的に埋め込まれた埋め込み絶縁膜をさらに含み、
    前記埋め込み絶縁膜は、前記貫通孔の前記開口領域に配置され、前記開口パターンと連通する開口パターンを有する中央部を含む、請求項1または2に記載の半導体装置。
  4. 前記埋め込み絶縁膜の前記中央部は、前記下地絶縁膜よりも薄い、請求項3に記載の半導体装置。
  5. 前記埋め込み絶縁膜は、前記貫通孔の前記開口領域外に配置され、前記中央部と一体的に形成された外縁部をさらに含む、請求項3または4に記載の半導体装置。
  6. 前記下地絶縁膜において前記開口パターンがストライプ状に形成されている、請求項1〜5のいずれか一項に記載の半導体装置。
  7. 前記下地絶縁膜の前記開口パターンのアスペクト比は、1〜3である、請求項1〜6のいずれか一項に記載の半導体装置。
  8. 前記下地絶縁膜の前記開口パターンの幅は、0.5μm〜1μmである、請求項1〜7のいずれか一項に記載の半導体装置。
  9. 前記下地絶縁膜は、酸化シリコンからなる、請求項1〜8のいずれか一項に記載の半導体装置。
  10. 前記導電層は、アルミニウムパッドからなる、請求項1〜9のいずれか一項に記載の半導体装置。
  11. 前記絶縁膜は、酸化シリコンからなる、請求項1〜10のいずれか一項に記載の半導体装置。
  12. 前記導電材料は、銅からなる、請求項1〜11のいずれか一項に記載の半導体装置。
  13. 半導体基板の表面に下地絶縁膜を形成する工程と、
    前記下地絶縁膜上に導電層を形成する工程と、
    前記半導体基板の裏面における前記導電層と対向する領域から前記半導体基板を厚さ方向に貫通し、底部が前記下地絶縁膜に達する貫通孔を形成する工程と、
    前記貫通孔の底部において、前記導電層を選択的に露出させる開口パターンを形成することによって、前記下地絶縁膜に段差部を形成する工程と、
    前記段差部の形成後、前記半導体基板の前記裏面側から前記貫通孔内に絶縁材料を堆積させることによって絶縁膜を形成する工程と、
    前記絶縁膜における前記貫通孔の底部に堆積した部分を選択的にエッチングすることによって、前記下地絶縁膜の前記開口パターンから前記導電層の一部露出部分として選択的に露出させ、かつ前記開口パターンから露出しない前記導電層の一部を被覆部分として前記段差部で覆っておく工程と、
    前記貫通孔の前記絶縁膜の内側に導電材料を埋め込むことによって、当該導電材料を前記下地絶縁膜の前記開口パターンを介して前記導電層の前記露出部分に電気的に接続する工程とを含む、半導体装置の製造方法。
  14. 前記半導体装置の製造方法は、
    前記貫通孔の形成に先立って前記下地絶縁膜に前記開口パターンを形成して、予め段差部を形成する工程と、
    前記下地絶縁膜に対してエッチング選択比を有する犠牲層によって、前記予め形成された開口パターンを埋め戻す工程と、
    前記犠牲層の形成後、前記予め形成された開口パターンを覆うように前記下地絶縁膜上に前記導電層を形成する工程とを含み、
    前記貫通孔を形成する工程は、前記半導体基板を貫通した後、続いて前記犠牲層を除去することによって、前記下地絶縁膜の前記開口パターンから前記導電層の前記露出部分を選択的に露出させる工程を含む、請求項13に記載の半導体装置の製造方法。
  15. 前記犠牲層は、ポリシリコンからなる、請求項14に記載の半導体装置の製造方法。
  16. 前記半導体基板は、シリコンからなる、請求項15に記載の半導体装置の製造方法。
  17. 前記半導体装置の製造方法は、
    前記下地絶縁膜の形成に先立って、前記半導体基板と前記下地絶縁膜との間に前記開口パターンとは反対パターンの第2の膜を選択的に形成する工程と、
    前記第2の膜の形成後、前記下地絶縁膜を挟んで前記第2の膜と対向する位置に前記導電層を形成する工程とを含み、
    前記貫通孔を形成する工程は、前記半導体基板を貫通した後、続いて前記第2の膜をマスクとして前記下地絶縁膜を選択的にエッチングすることによって、前記開口パターンを前記下地絶縁膜に形成する工程を含む、請求項13に記載の半導体装置の製造方法。
  18. 前記第2の膜を形成する工程は、前記半導体基板の前記表面に絶縁材料を選択的に埋め込むことによって埋め込み絶縁膜を形成する工程を含む、請求項17に記載の半導体装置の製造方法。
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