JP5919943B2 - シリコンインターポーザ - Google Patents
シリコンインターポーザ Download PDFInfo
- Publication number
- JP5919943B2 JP5919943B2 JP2012072279A JP2012072279A JP5919943B2 JP 5919943 B2 JP5919943 B2 JP 5919943B2 JP 2012072279 A JP2012072279 A JP 2012072279A JP 2012072279 A JP2012072279 A JP 2012072279A JP 5919943 B2 JP5919943 B2 JP 5919943B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- silicon substrate
- silicon
- hole
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
スルーホール107の側壁には絶縁膜108が形成され、さらに内部にはシリコン基板106の表側と裏側とを導通させるための導電物質が充填される。絶縁膜108は充填された導電物質とシリコン基板106が導通することを防いでいる。
またシリコン基板106の上面には保護素子113がイオン注入法などにより形成され、さらに金属層111、絶縁層112が順次積層される。
スルーホール107の内部に充填された導電物質は金属層111に接続され、金属層111と保護素子113はビア124により接続される。金属層111はビア110により適宜層間接続がなされ、半導体チップ接続用の電極102に接続される。
シリコン基板106の下面側はスルーホール107に充填された導電物質が金属層111に接続され、さらに外部接続用バンプ電極104に接続される。
スルーホール7の内壁は絶縁膜8で被覆され、スルーホール7の内部には金属等の導電物質が充填されている。絶縁膜8は充填された導電物質とシリコン基板6とが導通することを防いでいる。
ここで、保護素子13は絶縁膜8に接して形成されているため、スルーホール7内の導電物質と保護素子13とは絶縁膜8を隔てて隣接している。そのため、スルーホール7上に形成された金属層11によって他のビア等を介することなく電気的に接続される。
さらに、金属層11はビア10により適宜層間接続がなされ、半導体チップ接続用のバンプ電極2に接続される。
シリコン基板6の下面側には、スルーホール7に充填された導電物質に接続するように金属層11が形成され、さらに外部接続用バンプ電極4に接続される。
なお、以降の説明においては、拡散層13a、13b、および13cを、それぞれN型拡散層13a、Nウェル層13b、およびP型拡散層13cと称することがある。
その後、開口20からイオン注入を行い拡散層13cを形成する。このとき、拡散層13cが拡散層13bを超えて深く形成されないよう、イオン注入を調整する。拡散層13cの形成後、レジスト層17を除去する。
さらに、図3(c)に示すように、レジスト層17をマスクとして、平面視において開口21内に位置する絶縁層9およびシリコン基板6をRIE(Reactive Ion Etching)などの方法によりエッチングし、スルーホール7を形成する。スルーホール7の形成後、レジスト層17を除去する。
次に、レジスト層23を除去し、金属層11と接触していないバリアメタル及びシード層22を除去すると、図5(b)に示す状態となる。この後、必要に応じて配線層及び電極となるバンプ等を形成すると、図1(a)に示すようなシリコンインターポーザ1が完成する。
したがって、素子を形成しながらも、スルーホール間のピッチを小さくすることが容易であり、微細で高密度の配線を形成することが可能なインターポーザとすることができる。
本発明のシリコンインターポーザにおいては、上述のように保護素子を配置することにより、隣接したスルーホールのごく近傍に保護素子を設けることが可能である。
まず、図6(a)から図7(a)に示すように、上述した製造方法と同様の手順で、シリコン基板6に拡散層13a、13b、および13cを形成する。
次に、図7(c)に示すように、平面視において開口21内に位置する絶縁層9とシリコン基板6の一部を、RIE等の方法によりシリコン基板6を貫通しない程度にエッチングし、ブラインドビア29を形成する。その後、レジスト層17を除去する。
ここまでの工程で、ブラインドビア29に充填した金属と拡散層13a及び13cとが、金属層11およびバリアメタル及びシード層22を介して導通される。
その後、レジスト層23を除去し、金属層11と接触していないバリアメタル及びシード層22を除去すると、図9(b)に示す状態となる。
6 シリコン基板
7 スルーホール
8 絶縁膜
13 保護素子
13a、13b、13c 拡散層
16a、16b 保護ダイオード
26 電源
27 グラウンド
Claims (2)
- 自身の厚さ方向に貫通するスルーホールを有するシリコン基板と、
前記スルーホールの内壁を被覆する絶縁膜と、
前記絶縁膜で被覆された前記スルーホール内に充填された導電物質と、
前記シリコン基板の一部に不純物を拡散させた拡散層を含んで構成され、前記導電物質と電気的に接続された素子と、
を備え、
前記素子は、前記絶縁膜と接するように形成されている
ことを特徴とするシリコンインターポーザ。 - 前記素子は、前記導電物質とグラウンドとの間で、グラウンド側の極性がP型のダイオードとして機能するとともに、前記導電物質と電源との間で、電源側の極性がN型のダイオードとして機能することを特徴とする請求項1に記載のシリコンインターポーザ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012072279A JP5919943B2 (ja) | 2012-03-27 | 2012-03-27 | シリコンインターポーザ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012072279A JP5919943B2 (ja) | 2012-03-27 | 2012-03-27 | シリコンインターポーザ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013206986A JP2013206986A (ja) | 2013-10-07 |
JP5919943B2 true JP5919943B2 (ja) | 2016-05-18 |
Family
ID=49525806
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012072279A Expired - Fee Related JP5919943B2 (ja) | 2012-03-27 | 2012-03-27 | シリコンインターポーザ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5919943B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9564408B2 (en) * | 2014-03-28 | 2017-02-07 | Intel Corporation | Space transformer |
US9922970B2 (en) * | 2015-02-13 | 2018-03-20 | Qualcomm Incorporated | Interposer having stacked devices |
CN113903718A (zh) | 2020-06-22 | 2022-01-07 | 深圳市中兴微电子技术有限公司 | 一种转接板以及芯片封装结构 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004228393A (ja) * | 2003-01-24 | 2004-08-12 | Seiko Epson Corp | インターポーザ基板、半導体装置、半導体モジュール、電子機器および半導体モジュールの製造方法 |
JPWO2005086216A1 (ja) * | 2004-03-09 | 2008-01-24 | 独立行政法人科学技術振興機構 | 半導体素子及び半導体素子の製造方法 |
JP5394617B2 (ja) * | 2006-06-16 | 2014-01-22 | 新光電気工業株式会社 | 半導体装置及び半導体装置の製造方法及び基板 |
JP2009170747A (ja) * | 2008-01-18 | 2009-07-30 | Toshiba Corp | 半導体装置及びその製造方法 |
US8264065B2 (en) * | 2009-10-23 | 2012-09-11 | Synopsys, Inc. | ESD/antenna diodes for through-silicon vias |
-
2012
- 2012-03-27 JP JP2012072279A patent/JP5919943B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2013206986A (ja) | 2013-10-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7602047B2 (en) | Semiconductor device having through vias | |
US8138609B2 (en) | Semiconductor device and method of manufacturing semiconductor device | |
JP5143451B2 (ja) | 半導体装置及びその製造方法 | |
US20120032337A1 (en) | Flip Chip Substrate Package Assembly and Process for Making Same | |
JP5994167B2 (ja) | 半導体装置およびその製造方法、電子部品 | |
JP5998459B2 (ja) | 半導体装置およびその製造方法、電子部品 | |
US8664764B2 (en) | Semiconductor device including a core substrate and a semiconductor element | |
WO2009023284A2 (en) | Interconnection element with plated posts formed on mandrel | |
TWI517321B (zh) | 封裝結構及其製作方法 | |
US9622347B2 (en) | Wiring substrate, semiconductor device, method of manufacturing wiring substrate, and method of manufacturing semiconductor device | |
JP2008282842A (ja) | 配線基板及びその製造方法 | |
US7340829B2 (en) | Method for fabricating electrical connection structure of circuit board | |
US8921984B2 (en) | Through silicon via in semiconductor device | |
EP2899751B1 (en) | Wiring board and method for manufacturing same | |
US8872329B1 (en) | Extended landing pad substrate package structure and method | |
JP2010245509A (ja) | 半導体装置 | |
JP5919943B2 (ja) | シリコンインターポーザ | |
US20080203526A1 (en) | Semiconductor device equipped with thin-film circuit elements | |
US9257369B2 (en) | Semiconductor device having a base film and manufacturing method for same | |
US8258009B2 (en) | Circuit substrate and manufacturing method thereof and package structure and manufacturing method thereof | |
TWI299554B (en) | Substrate structure and method for manufacturing the same | |
JP6120964B2 (ja) | 半導体装置およびその製造方法 | |
JP7154818B2 (ja) | 半導体装置および半導体装置の製造方法 | |
JP5118614B2 (ja) | 半導体装置の製造方法 | |
JP2013058525A (ja) | 半導体装置、及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20150219 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20160315 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20160328 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5919943 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |