KR20100069456A - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

실시예는 플라즈마 데미지를 방지하는 반도체 소자 및 그 제조 방법을 제공한다. 실시예에 따른 반도체 소자는, 메인 칩 영역과 상기 메인 칩 영역의 주변에 형성된 스크라이브 라인 영역을 포함하는 웨이퍼에서, 상기 스크라이브 라인 영역에 반도체 기판과 접지된 보호 패턴을 포함한다. 실시예는 플라즈마 아킹 보호 패턴을 스크라이브 라인 영역에 형성시킴으로써 웨이퍼 전체의 플라즈마 아킹 디펙트를 저감할 수 있으며, 웨이퍼의 비활용지역인 스크라이브 라인 영역을 효율적으로 활용하는 효과가 있다.
플라즈마 아킹, 보호 패턴, 스크라이브 라인 영역

Description

반도체 소자 및 그 제조 방법{semiconductor device and fabricating method thereof}
실시예는 플라즈마 데미지를 방지하는 반도체 소자 및 그 제조 방법을 제공한다.
현재, 반도체 소자의 고집적화는 포토 리소그래피(photo-lithography) 기술의 발전에 의해 진보되어 왔다. 상기 포토 리소그래피 공정는 마스크(mask)상의 기하학적 모양의 패턴을 반도체 웨이퍼 표면을 덮고 있는 감광물질, 즉 레지스터의 얇은 층에 옮기는 과정이다.
또한, 상기 고집적화는 에칭(etching) 공정, 예를 들면 플라즈마(plasma) 공정, RIE(reactive ion etching) 공정 등의 발전에 의해 진보되어 왔다.
고집적 반도체 소자 및 고속 반도체 소자를 제조하기 위해서는 다중 금속층(multi-metal layer) 형성 공정이 필요하게 되고, 이러한 경우 플라즈마 공정이 적용되게 되어 플라즈마 공정의 사용이 점차적으로 증가하고 있다. 상기 다중 금속층 형성 공정은 5층 또는 6 층의 금속층을 형성하는 공정이다.
이와 같이, 반도체 소자의 집적도가 증가할수록 소자 회로의 선폭이 좁아지 게 되고, 이에 의해 상기 좁은 선폭을 식각하기 위해서는 고밀도의 플라즈마 에칭, 즉 HDP(high density plasma) 에칭을 사용하게 된다.
상기한 바와 같이, 고밀도의 플라즈마가 사용되게 되어 반도체 소자의 게이트와 기판(substrate)간에 강한 전기장이 형성됨으로써 게이트 절연막에 심각한 전하 데미지(charging damage)가 발생하고 있다.
이와 같은, 고밀도 플라즈마 공정상에서 유발되는 데미지로서, 소자내의 회로에서는 게이트 절연막에 데미지가 발생하게 되어 임계전압(Vth)의 시프트, 서브 임계 기울기(sub threshold slope), 금속 콘덕턴스(Gm), 드레인전류(Idsat)의 감쇄(degradation), 게이트 절연막 콘덕턴스(Gox)의 수명 단축 등이 발생함으로써 반도체 소자의 오동작이 발생하는 문제가 있다.
실시예는 스크라이브 라인에 패턴을 삽입함으로써 플라즈마 아킹 디펙트를 방지할 수 있는 반도체 소자 및 그 제조 방법을 제공한다.
실시예에 따른 반도체 소자는, 메인 칩 영역과 상기 메인 칩 영역의 주변에 형성된 스크라이브 라인 영역을 포함하는 웨이퍼에서, 상기 스크라이브 라인 영역에 반도체 기판과 접지된 보호 패턴을 포함한다.
실시예에 따른 반도체 소자의 제조 방법은, 메인 칩 영역의 반도체 소자 형성 공정 중 비아 금속 및 금속 배선 형성 공정에서 스크라이브 라인 영역에 반도체 기판과 접속되는 금속 패턴 및 보호라인을 포함하는 보호 패턴을 형성한다.
실시예에 따른 반도체 소자는 메인 칩 영역에서 반도체 기판 상에 형성된 트랜지스터들, 상기 메인 칩 영역에서 상기 반도체 기판 상에 형성되며, 상기 트랜지스터들과 연결된 금속배선들을 포함하는 금속배선층 및 상기 메인 칩 영역 외곽의 스크라이브 라인 영역에서 상기 금속배선층에 형성되며 상기 반도체 기판과 접지되며 상기 금속배선층의 최상층까지 연결된 보호 패턴을 포함한다.
실시예는 스크라이브 라인 영역에 패턴을 삽입함으로써 플라즈마 아킹 디펙 트를 방지할 수 있어 불량을 저감하고 수율을 향상시키는 효과가 있다.
실시예는 플라즈마 아킹 보호 패턴을 스크라이브 라인 영역에 형성시킴으로써 웨이퍼 전체의 플라즈마 아킹 디펙트를 저감할 수 있으며, 웨이퍼의 비활용지역인 스크라이브 라인 영역을 효율적으로 활용하는 효과가 있다.
실시예는 공정상 발생하는 플라즈마 아킹에 의한 전류를 상기 패턴을 통해 제거함으로써 게이트 산화막의 파괴 등의 디펙트를 감소시키는 효과가 있다.
이하, 첨부된 도면을 참조하여 실시예에 따른 반도체 소자 및 그 제조 방법에 대해 상세히 설명하도록 한다. 다만, 본 발명의 사상을 이해하는 당업자는 동일한 사상의 범위 내에서 구성요소의 추가, 부가, 삭제, 변경등에 의해서 다른 실시예를 용이하게 제안할 수 있을 것이나, 이 또한 본 발명의 권리범위에 속한다고 할 것이다.
첨부한 도면의 각 구성요소들의 크기(치수)는 발명의 이해를 돕기 위하여 확대하여 도시한 것이며, 도시된 각 구성요소들의 치수의 비율은 실제 치수의 비율과 다를 수도 있다. 또한, 도면에 도시된 모든 구성요소들이 본 발명에 반드시 포함되어야 하거나 한정되는 것은 아니며 본 발명의 핵심적인 특징을 제외한 구성 요소들은 부가 또는 삭제될 수도 있다. 본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on/above/over/upper)"에 또는 "아래(down/below/under/lower)"에 형성되는 것 으로 기재되는 경우에 있어, 그 의미는 각 층(막), 영역, 패드, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들에 접촉되어 형성되는 경우로 해석될 수도 있으며, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 그 사이에 추가적으로 형성되는 경우로 해석될 수도 있다. 따라서, 그 의미는 발명의 기술적 사상에 의하여 판단되어야 한다.
도 1은 웨이퍼를 보여주는 평면도이고, 도 2는 실시예에 따른 반도체 소자의 플라즈마 식각 공정을 보여주는 단면도이다.
도 1을 참조하면, 웨이퍼(10)는 반도체 칩이 형성되는 메인 칩 영역(12), 스크라이브 라인이 형성되는 스크라이브 라인 영역(11)이 형성된다.
상기 스크라이브 라인은 상기 메인 칩의 개별화를 위한 쏘잉 공정에서 제거되는 영역으로서, 상기 메인 칩의 둘레를 따라 형성된다.
상기 메인 칩 영역(12)에는 각종 소자들 예를 들어, 트랜지스터들, 캐패시터들, 금속 배선들, 비아들이 형성된다.
상기 스크라이브 라인 영역(11)에는 포토 공정을 수행하기 위한 얼라인 키(align key), 오버레이 키(overlay key) 및 다양한 공정의 모니터링 패턴(monitoring key)들이 형성된다. 또한, 상기 스크라이브 라인 영역(11)에는 공정이 완료된 후에 사용되는 공정 모니터링 및 피드팩(feed back)을 위한 전기적 테스트 패턴들이 형성될 수도 있다.
실시예에 따르면, 상기 스크라이브 라인 영역(11)에는 플라즈마 아킹 효과를 방지하기 위한 보호 패턴(20)이 형성된다.
상기 보호 패턴(20)은 상기 메인 칩 영역(12) 외곽을 따라 서로 전기적으로 연결되는 패턴으로서, 상기 보호 패턴(20)은 웨이퍼(10)의 최상층에서부터 바닥층까지 전기적으로 연결된다.
상기 보호 패턴(20)은 상기 스크라이브 라인 영역(11)에서 각종 키들이 형성된 영역 이외의 영역에 형성된다.
상기 보호 패턴(20)은 메인 칩 영역(11)에서 소자 형성 공정과 동시에 형성될 수 있다.
도 2를 참조하면, 반도체 기판(30) 상에 메인 칩 영역(12) 및 스크라이브 라인 영역(11)이 정의된다.
상기 반도체 기판(30) 상의 메인 칩 영역에는, 게이트 산화막(61), 상기 게이트 산화막(61) 상에 형성된 게이트 전극(63), 상기 게이트 전극(63) 측벽에 형성된 스페이서(67)가 형성된다.
상기 반도체 기판(30)에는 액티브 영역 이외의 영역에 소자분리막(31)이 형성되는데, 상기 소자분리막(31)은 상기 반도체 기판(30)을 선택적으로 식각하여 트렌치를 형성하고, 상기 트렌치 내에 절연막을 매립하여 형성할 수 있다.
상기 소자분리막(31)은 상기 메인 칩 영역(12) 내에 소자 분리를 위하여 형성될뿐 아니라 상기 스크라이브 라인 영역(11)과 메인 칩 영역(12)의 경계를 따라 형성될 수 있다.
상기 스크라이브 라인 영역(11)에 형성되는 소자분리막(31)은 상기 메인 칩 영역(12)에 형성되는 소자분리막(31)보다 더 깊게 형성될 수도 있다.
상기 스크라이브 라인 영역(31)에 형성되는 소자분리막은 스크라이브 라인 영역에 형성된 플라즈마 아킹에 의해 발생된 고전류가 메인 칩 영역에 손상을 주는 것을 방지하기 위하여 형성된 것이다.
즉, 상기 메인 칩 영역에 형성되는 소자분리막이 소자와 소자를 격리시키기 위한 것이라면, 상기 스크라이브 라인 영역에 형성되는 소자분리막은 메인 칩 영역과 스크라이브 라인 영역을 격리시키기 위한 것이다.
따라서, 상기 소자 분리막(31)은 상기 메인 칩 영역(12)의 경계를 따라 형성되는 것이 바람직하다.
상기 스크라이브 라인 영역(11)에서, 반도체 기판(30)에는 제1도전형 이온주입영역(35) 및 상기 제1도전형 이온주입영역(35) 아래에 제2도전형 이온주입영역(33)이 접합되어 있다.
이로써, 상기 제1도전형 이온주입영역(35) 및 상기 제2도전형 이온주입영역(33)은 PN접합 다이오드를 형성할 수 있다.
상기 제1도전형 이온주입영역(35) 및 상기 제2도전형 이온주입영역(33)은 상기 메인 칩 영역(12)에서 소자 형성시에 사용되는 이온 주입 공정에서 함께 형성될 수 있다.
예를 들어, 메인 칩 영역(12)의 웰(63) 형성을 위한 이온 주입 공정이나 소스 및 드레인 영역(65) 형성을 위한 이온 주입 공정시에 선택적으로 상기 스크라이브 라인 영역(11)을 오픈하여 불순물을 주입함으로써 수직 방향으로 PN 접합된 제1도전형 이온주입영역(35) 및 제2도전형 이온주입영역(33)을 형성시킬 수 있다.
한편, 상기 제1도전형 이온주입영역(35) 및 제2도전형 이온주입영역(33)으로 형성된 PN다이오드는 반드시 형성할 필요는 없으며, 상기 보호 패턴(20)이 반도체 기판(30)과 접속되어 있는 것만으로도 플라즈마 아킹에 의한 고전류를 바이패스 시킬 수 있는 효과가 있다.
상기 메인 칩 영역(12)에서, 반도체 기판(30) 상에 제1절연막(41)이 형성되고, 상기 제1절연막(41) 내에 상기 반도체 기판(30)과 접속하는 컨택홀 및 상기 컨택홀 내에 형성된 컨택전극(51)이 형성된다.
상기 스크라이브 라인 영역(11)에서, 반도체 기판(30) 상에 형성된 제1절연막(41)에 다수의 제1홀 및 상기 제1홀 내에 형성된 제1금속 패턴(71)이 형성된다.
상기 제1금속 패턴(71)은 상기 PN접합 다이오드와 접속된다.
상기 제1홀 및 상기 컨택홀은 동일 공정에서 형성될 수 있으며, 상기 제1홀은 상기 컨택홀보다 크게 형성될 수 있다.
상기 제1금속 패턴(71) 및 상기 컨택전극(51)은 동일 공정에서 형성될 수 있다.
상기 메인 칩 영역(12)에서, 상기 제1절연막(41) 상에 상기 컨택 전극(51)과 연결되는 제1배선(53)이 형성된다.
상기 스크라이브 라인 영역(11)에서, 상기 제1절연막(41) 상에 상기 제1금속 패턴(71)들과 전기적으로 연결된 제1보호라인(73)이 형성된다.
상기 제1배선(53) 및 제1보호라인(73)은 동일 공정에서 형성될 수 있다.
상기 제1배선(53) 및 제1보호라인(73)을 덮도록 상기 반도체 기판(30) 전면 에 제2절연막(42)이 형성된다.
메인 칩 영역(12)에서, 상기 제2절연막(42) 내에 상기 제1배선(53)과 접속하는 제1비아홀 및 상기 제1비아홀 내에 형성된 제1비아전극(55)을 형성한다.
스크라이브 라인 영역(11)에서, 상기 제2절연막(42) 내에 상기 제1보호라인(53)과 접속하는 다수의 제2홀 및 상기 제2홀 내에 제2금속패턴(75))이 형성된다.
상기 제1비아홀 및 상기 제2홀은 동일한 공정에서 형성될 수 있다.
상기 제1비아전극(55) 및 상기 제2금속패턴(75)은 동일한 공정에서 형성될 수 있다.
메인 칩 영역(12)에서, 상기 제2절연막(42) 상에 상기 제1비아전극(55)과 접속하는 제2배선(57)이 형성된다.
스크라이브 라인 영역(11)에서, 상기 제2절연막(42) 상에 제2금속패턴(75)과 접속하는 제2보호라인(77)이 형성된다.
이후, 상기 제2절연막(42) 상에 상기 제2배선(57) 및 상기 제2보호라인(77)을 덮도록 상기 3절연막(43)이 형성된다.
상기 제3절연막(43) 상에 비아홀을 형성하기 위하여 플라즈마를 사용하는 건식 식각 공정을 수행하게 되는데, 이 공정에서 플라즈마 아킹이 발생될 수 있다.
여기서, 스크라이브 라인 영역(11)에 형성된 상기 제1불순물 이온주입영역(35), 제2불순물 이온주입영역33), 제1금속패턴(71), 제1보호라인(73), 제2금속패턴(75), 제2보호라인(77)을 포함하는 보호 패턴(20)에 의 하여 플라즈마 아킹에 의해 발생된 전류는 상기 보호패턴(20)을 통하여 제거될 수 있다.
상기 플라즈마 아킹 디펙트는 이 공정에서만 발생되는 것은 아니며, 플라즈마를 이용하는 공정이라면 어느 공정에서나 발생될 수 있는 것이다.
또한, 상기 보호 패턴(20)은 상기 제1불순물 이온주입영역(35), 제2불순물 이온주입영역(33)이 형성된 반도체 기판(30)과 상기 반도체 기판(30) 상에 형성된 금속패턴 및 보호라인을 통해서 서로 전기적으로 연결되면 된다.
즉, 상기 보호 패턴(20)은 상기 메인 칩 영역(12)에서 컨택 전극 형성 공정 이후부터 메인 칩 영역과 동일 공정에서 금속 패턴, 보호라인 패턴이 차례로 적층되면서 형성되는 것으로 플라즈마 아킹 디펙트로부터 메인 칩 영역(12)을 보호한다.
스크라이브 라인 영역(11)에 형성되는 보호 패턴(20)은 각 패턴이 메인 칩 영역(12)에 형성되는 패턴보다 큰 폭으로 형성된다. 따라서, 플라즈마 식각시에 포토레지스트 패턴(80)에 의하여 메인 칩 영역(12)보다 상기 스크라이브 라인 영역(11)이 더 넓게 오픈되며, 식각 공정에서 넓게 오픈된 스크라이브 라인 영역(11)의 절연막이 더 빨리 제거된다. 따라서, 메인 칩 영역(12)의 금속 패턴이 노출되기 전에 상기 스크라이브 라인 영역(11)의 보호 패턴(20)의 금속이 더 빨리 노출되게 된다.
그러므로, 셀프 DC 바이어스(self DC bias) 발싱에 의한 일렉트론 차지(electron charge)는 보호 패턴을 통해 스크라이브 영역에 생성된 PN 접합 다 이오드로 전달되며, 상기 PN 접합 다이오드를 통해 실리콘 기판 서브 쪽으로 흐르게 되고, 이 전류는 ESC(electro statical chuck, 정전척)을 통해서 웨이퍼 외부로 방출될 수 있다.
따라서, 플라즈마를 이용한 공정에서 메인 칩 영역보다 먼저 플라즈마에 의해 반응하는 보호 패턴(20)에 의해 플라즈마 아킹에 의해 생성된 전류는 웨이퍼 외부로 방출될 수 있는 것으므로 메인 칩을 보호할 수 있게 된다.
도 3은 다른 실시예에 따른 반도체 소자의 플라즈마 식각 공정을 보여주는 단면도이다.
도 3에 도시된 반도체 소자는 도 2에 도시된 반도체 소자에 대한 설명을 참고로 이해될 수 있으며, 도 2에서 후속 공정으로 금속배선 형성 공정이 추가된 것이다.
상기 제 2절연막(42) 상에 제3절연막(43)을 형성한다. 메인 칩 영역(12)에 상기 제3절연막(43)에 제2배선(57)과 연결되는 제2비아전극(59)을 형성하고, 스크라이브 라인 영역(11)에 상기 제2보호라인(77)과 연결되는 제3금속패턴(79)을 형성한다.
상기 제3절연막(43) 상에 메인 칩 영역의 금속배선 및 스크라이브 라인 영역의 보호라인을 형성하기 위한 금속막(85)을 형성한다.
상기 금속막(85)을 패터닝하기 위하여, 상기 금속막(85) 상에 포토레지스트 패턴(89)을 형성한다.
상기 포토레지스트 패턴(89)을 이용하여 상기 금속막(85)을 식각하기 위한 플라즈마 식각 공정에서, 상기 플라즈마 아킹에 의하여 고전류 발생시 이를 보호 패턴(20)으로 바이 패스 시킴으로써 일렉트론 디스챠지(electron discharge)에 의한 불량을 감소시킬 수 있다.
또한, 플라즈마 식각 공정시 발생되는 플라즈마 데미지를 감소시키고 특히 보호회로가 삽입되어 있지 않은 플래쉬 메모리 공정에 적용될 때 메인 칩 외부의 비활용 지역인 스크라이브 라인에 보호 패턴(20)을 삽입하여 플라즈마 데미지로 기인되는 볼티지 리텐션 페일(volatge retention fil) 등을 감소시킬 수 있다.
또한, 실시예는 메인 칩 영역(12)의 소자 형성 공정시에 함께 형성할 수 있으므로 별도의 추가 공정이 필요하지 않는다.
또한, 상기 보호 패턴(20) 형성 공정시에, 얼라인 키, 오버레이 키, 모니터링 키 등을 포함하는 테스트 패턴들이 상기 스크라이브 라인 영역(11)에 형성될 수 있다.
도 4는 실시예에 따른 반도체 소자에서 4개의 메인 칩 영역과 그 주변의 스크라이브 라인 영역을 도시한 평면도이다. 또한, 도 5는 실시예에 따른 반도체 소자에서, 16개의 메인 칩 영역과 그 주변의 스크라이브 라인 영역을 도시한 평면도이다.
일반적으로, 포토 공정에 있어서 노광시 하나의 샷에 해당하는 영역은 4개의 메인 칩 영역(12) 및 그 외곽의 스크라이브 라인 영역(11)을 포함한다.
이와 같이 포토 공정을 통한 패터닝 공정으로 반도체 기판 상에 소자 및 보호 패턴을 형성한다.
도 4의 A를 보면, 각 샷의 모서리 부분이 굵게 형성되는 것을 볼 수 있다. 즉, 마스크 형성시에 이를 고려하여 설계되는 것이다. 또한, 각각의 샷이 배치되면 도 5의 B 부분에서 각 보호 패턴(20)이 서로 단락되어 연결됨을 알 수 있다.
즉, 각 샷의 최외곽 모서리에서 적어도 한 부분은 보호 패턴(20)의 두께가 다른 부분의 두께보다 두꺼울 수 있다.
이로써 각각의 샷을 배치시킬 때 각 보호 패턴(20)이 서로 연속적으로 연결될 수 있다. 특히, 메인 칩 영역(12)과 메인 칩 영역(12)의 꼭지점이 만나는 부분의 스크라이브 라인 영역(11)에서 각 보호 패턴(20)이 서로 연결될 수 있다.
반도체 기판 상에 스크라이브 라인 영역(11)에 형성되는 보호 패턴(20)은 웨이퍼 전체에서 서로 전기적으로 연결되어 플라즈마 아킹 형성시에 상기 스크라이브 라인 영역(11)에 형성된 보호 패턴(20)에 의하여 기판 아래의 정전 척(90)을 통해 메인 칩 디펙트를 발생하지 않고 제거될 수 있다.
상기 보호 패턴(20)은 스크라이브 라인 영역에는 상기 얼라인 키(22), 모니터링 키(21) 이 형성된 영역 이외의 비활용 지역을 이용하여 형성할 수 있다.
상기 보호 패턴(20)은 웨이퍼 상에서 서로 전기적으로 연결될 수 있다.
이상 상기 실시예를 구체적으로 설명하였으나, 본 발명은 이 실시예에 한정되는 것이 아니라, 그 기술적 사상을 벗어나지 않는 범위에서 다양한 변경이 가능한 것은 당연하다.
도 1은 웨이퍼를 보여주는 평면도이고, 도 2는 실시예에 따른 반도체 소자의 플라즈마 식각 공정을 보여주는 단면도이다.
도 3은 다른 실시예에 따른 반도체 소자의 플라즈마 식각 공정을 보여주는 단면도이다.
도 4는 실시예에 따른 반도체 소자에서 4개의 메인 칩 영역과 그 주변의 스크라이브 라인 영역을 도시한 평면도이다. 또한, 도 5는 실시예에 따른 반도체 소자에서, 16개의 메인 칩 영역과 그 주변의 스크라이브 라인 영역을 도시한 평면도이다.

Claims (16)

  1. 메인 칩 영역과 상기 메인 칩 영역의 주변에 형성된 스크라이브 라인 영역을 포함하는 웨이퍼에서,
    상기 스크라이브 라인 영역에 반도체 기판과 접지된 보호 패턴을 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 보호 패턴은, 상기 메인 칩 영역에 형성되는 금속 배선 및 비아 금속 형성 공정에 의하여 형성된 금속패턴 및 보호 라인을 포함하는 반도체 소자.
  3. 제 1항에 있어서,
    상기 보호 패턴은,
    상기 반도체 기판 상에 형성된 제1금속패턴을 포함하는 제1절연막;
    상기 제1절연막 상에 형성되며 상기 제1금속패턴과 연결된 제1보호라인;
    상기 제1절연막 상에 형성되며, 상기 제1보호라인과 연결된 제2금속패턴을 포함하는 제2절연막; 및
    상기 제2절연막 상에 형성되며 상기 제2금속패턴과 연결된 제2보호라인을 포함하는 반도체 소자.
  4. 제 1항에 있어서,
    상기 메인 칩 영역은,
    상기 제1절연막 내에 형성되며 상기 제1금속패턴보다 작은 폭을 갖는 제1비아금속;
    상기 제1절연막 상에 형성되며 상기 제1비아금속과 연결된 제1금속배선;
    상기 제2절연막 내에 형성되며 상기 제2금속패턴보다 작은 폭을 갖는 제2비아금속; 및
    상기 제2절연막 내에 형성되며 상기 제2비아금속과 연결된 제2금속배선을 포함하는 반도체 소자.
  5. 제 1항에 있어서,
    상기 보호 패턴은 상기 웨이퍼 전면에서 전기적으로 연결된 것을 특징으로 하는 반도체 소자.
  6. 제 2항에 있어서,
    상기 금속패턴 및 상기 보호라인은 상기 반도체 기판과 접속되어 최상층까지 전기적으로 연결된 것을 특징으로 하는 반도체 소자.
  7. 제 1항에 있어서,
    상기 보호 패턴은 상기 스크라이브 라인 영역에서 상기 반도체 기판 내에 형 성된 PN 접합 다이오드와 연결된 것을 특징으로 하는 반도체 소자.
  8. 제 1항에 있어서,
    상기 스크라이브 라인 영역은 얼라인 키, 오버레이 키, 모니터링 패턴 중 적어도 하나를 포함하는 반도체 소자.
  9. 제 1항에 있어서,
    반도체 기판은 상기 메인 칩 영역과 상기 스크라이브 라인 영역의 경계를 따라 소자분리막이 형성된 것을 특징으로 하는 반도체 소자.
  10. 메인 칩 영역의 반도체 소자 형성 공정 중 비아 금속 및 금속 배선 형성 공정에서 스크라이브 라인 영역에 반도체 기판과 접속되는 금속 패턴 및 보호라인을 포함하는 보호 패턴을 형성하는 반도체 소자의 제조 방법.
  11. 제 10항에 있어서,
    상기 보호 패턴은 상기 반도체 기판에서부터 최상층까지 전기적으로 연결된 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제 10항에 있어서,
    상기 반도체 기판 상의 상기 메인 칩 영역에 형성된 제1비아금속 및 상기 스 크라이브 라인 영역에서 상기 제1비아금속보다 넓은 폭을 갖는 제1금속패턴을 포함하는 제1절연막을 형성하는 단계;
    상기 제1절연막 상에 형성되며, 상기 메인 칩 영역에서 상기 제1비아금속과 접속된 제1배선 및 상기 스크라이브 라인 영역에서 상기 제1금속패턴을 덮는 제1보호라인을 형성하는 단계;
    상기 제1절연막 상에 형성되며 상기 메인 칩 영역에서 상기 제1비아금속과 접속된 제2비아금속 및 상기 스크라이브 라인 영역에서 상기 제1보호라인과 접속된 제2금속패턴을 포함하는 제2절연막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  13. 제 10항에 있어서,
    상기 보호 패턴은 웨이퍼 전면에서 전기적으로 하나의 패턴으로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제 10항에 있어서,
    상기 반도체 기판에 상기 메인 칩 영역과 상기 스크라이브 라인 영역 경계를 따라 트렌치를 형성하고, 상기 트렌치 내에 매립된 소자 분리막을 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제 10항에 있어서,
    상기 스크라이브 라인 영역에 제1불순물 이온주입영역 및 상기 제1불순물 이온주입영역 아래에 제2불순물 이온주입영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  16. 메인 칩 영역에서 반도체 기판 상에 형성된 트랜지스터들;
    상기 메인 칩 영역에서 상기 반도체 기판 상에 형성되며, 상기 트랜지스터들과 연결된 금속배선들을 포함하는 금속배선층; 및
    상기 메인 칩 영역 외곽의 스크라이브 라인 영역에서 상기 금속배선층에 형성되며 상기 반도체 기판과 접지되며 상기 금속배선층의 최상층까지 연결된 보호 패턴을 포함하는 반도체 소자.
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