KR100729072B1 - 트렌치형 소자 분리막 형성 방법 - Google Patents

Abstract

본 발명의 반도체 장치의 소자 분리막 형성 방법은 소자 분리막과 활성 영역의 경계를 이루는 소자 분리막의 양측에 먼저 트렌치를 형성하고, 이 양측 트렌치를 보호하면서 양측 트렌치 사이의 영역을 식각하여 양측 트렌치 저면보다 얕은 깊이를 가지는 트렌치 중간부분을 형성하고, 이렇게 형성된 전체 트렌치에 절연막을 채워 소자 분리막을 형성하는 것을 특징으로 한다.

이때, 트렌치 중간 부분을 형성한 다음, 양측 트렌치의 보호물질을 제거하여 전체 트렌치가 드러난 상태에서 등방성 식각을 실시하여 전체 트렌치의 단차진 저면의 모서리를 완만하게 하는 단계가 구비되는 것이 바람직하다

본 발명에 따르면, 반도체 장치의 소자 분리막 중앙에 도전 라인을 형성할 수 있는 딤플 형성이 방지되므로, 도전 라인에 의해 분리된 두 영역 사이에서 누설 전류가 흐르거나, 도전부 사이에 단락이 발생되는 것을 억제할 수 있다.

Description

트렌치형 소자 분리막 형성 방법{Method of forming trench type field isolation layer}

도1은 종래의 트렌치 타입의 소자 분리막 형성에서 기판에 트렌치를 형성하고, 화학기상증착으로 트렌치에 소자 분리 산화막을 채운 상태를 나타내는 단면도,

도2는 도1의 상태에서 기판 전면에 대한 산화막 및 하드 마스크가 제거한 상태에서 소자 분리막에 딤플이 형성되는 문제를 나타내는 단면도,

도3 내지 도9는 본 발명의 일 실시예에 따른 소자 분리막 형성 방법의 각 단계를 나타내는 공정 단면도들이다.

*도면의 주요 부분에 대한 부호의 설명

10: 기판 20: 패드 산화막

31: 실리콘 질화막 31':하드 마스크 패턴

40,140: 실리콘 산화막 41,141: 보이드

45: 딤플 43,143: 소자 분리막

51: 양측 트랜치 50: 전체 트랜치

본 발명은 반도체 장치 형성 방법에 관한 것으로, 보다 상세하게는 트렌치형 소자 분리막 형성 방법에 관한 것이다.

반도체 장치는 반도체 기판에 소자 분리와 이온주입에 의한 영역 형성, 절연막 및 도전막 형성 및 패터닝 등 많은 공정을 통해 다수의 전자 전기 소자 및 이들을 연결시켜 회로를 이루는 배선을 형성함으로써 이루어진다.

소자 형성 전에 소자 사이의 분리를 위해 소자 분리막을 형성하게 된다. 반도체 장치의 고집적화 경향에 따라 소자 및 소자 분리막의 폭도 작아지고, 그런 가운데 소자 분리를 하기 위해 소자 분리막의 형성 깊이도 증가하게 된다. 소자 분리를 위해 트렌치 타입의 소자 분리막을 형성하는 경우, 트렌치의 어스펙트 비율도 커지고 있다. 따라서, 트렌치에 소자 분리용 산화막을 화학기상증착으로 형성하는 것도 점차 어렵게 된다.

도1은 종래의 트렌치 타입의 소자 분리막 형성에서 기판(10)에 패드 산화막(20), 실리콘 질화막(31)을 형성하고, 패터닝을 통해 트렌치를 형성하고, 화학기상증착으로 트렌치에 실리콘 산화막(40)을 채운 상태를 나타내는 도면이다.

도시된 바에 따르면 산화막(40)이 트렌치에 채워지는 과정에서 트렌치의 양쪽 입구쪽에 적층되는 산화막이 트렌치가 다 채워지기 전에 맞닿아 산화막의 채워짐을 방해함으로써 보이드(41)가 형성된다.

도2는 도1의 상태에서 기판 전면에 대한 화학적 기계적 연마(CMP)가 이루어지고, CMP를 통해 드러난 하드 마스크용 실리콘 질화막층을 습식으로 제거한 상태를 나타낸다. 이때 패드 산화막도 제거되면서 소자 분리막(43)과 활성 영역이 드러 나게 된다.

그런데, 도2에서와 같이 도1의 보이드 부분이 소자 분리막(43) 상면에 딤플(45) 형태로 남게 되어 후속 공정에 의해 문제를 일으키는 경우가 발생한다. 가령, 게이트 패턴 형성을 위한 폴리실리콘층 형성과정에서 딤플을 채우는 폴리실리콘막이 패터닝 후에도 남아 활성 영역의 도전부와 연결됨으로써 소자 사이의 누설 전류의 통로가 될 수 있다.

또한, 소자 분리막으로 분리되어야 할 두 도전부 사이에서 단락을 일으키는 경우도 발생될 수 있다.

본 발명은 종래의 소자 분리막 형성 방법에서의 문제점으로 인한 상술한 누설 전류나 단락의 문제를 해결하기 위한 것으로, 소자 분리막으로 분리된 두 영역 사이에서 누설 전류가 흐르게 하거나 도전부 사이에 단락이 발생시킬 수 있는 딤플 형성을 억제할 수 있는 소자 분리막 형성 방법을 제공하는 것을 목적으로 한다.

상기 목적을 달성하기 위한 본 발명의 반도체 장치의 소자 분리막 형성 방법은 소자 분리막과 활성 영역의 경계를 이루는 소자 분리막의 양측에 먼저 트렌치를 형성하고, 이 양측 트렌치를 보호하면서 양측 트렌치 사이의 영역을 식각하여 양측 트렌치 저면보다 얕은 깊이를 가지는 트렌치 중간부분을 형성하고, 이렇게 형성된 전체 트렌치에 절연막을 채워 소자 분리막을 형성하는 것을 특징으로 한다.

이때, 전체 트렌치의 양측에 먼저 형성된 트렌치는 트렌치 중간 부분을 식각하는 단계에서 포토레지스트에 의해 채워져 보호될 수 있다.

또한 본 발명에서 트렌치 중간 부분을 형성한 다음, 양측 트렌치의 보호물질을 제거하여 전체 트렌치가 드러난 상태에서 등방성 식각을 실시하여 전체 트렌치의 단차진 저면의 모서리를 완만하게 하는 단계가 구비되는 것이 바람직하다

이하 도면을 참조하면서 실시예를 통해 본 발명을 보다 상세히 설명하기로 한다.

도3 내지 도9는 본 발명의 일 실시예에 따른 소자 분리막 형성 방법의 각 단계를 나타내는 공정 단면도들이다.

도3을 참조하면, 먼저, 기판(10)에 얇은 패드 산화막(20)과 실리콘 질화막(31)을 형성한다. 포토레지스트 패턴(미도시)을 형성하여 최종적으로 형성될 트렌치의 활성 영역과 경계를 이루는 양측 부분에 식각을 실시한다. 식각을 통해 실리콘 질화막 하드 마스크 패턴이 형성된다. 포토레지스트 패턴을 제거하고, 하드 마스크 패턴을 이용하여 하부의 패드 산화막과 기판 실리콘을 식각하여 기판에 소폭의 양측 트렌치(51)를 형성한다. 소폭의 양측 트렌치(51)는 전체 트렌치가 형성될 영역의 양측 경계부에 서로 나란히 형성되며, 트렌치의 깊이는 종래의 소자 분리용 트렌치와 같은 깊이로 이루어질 수 있다.

도4를 참조하면, 양측 트렌치가 형성된 기판에 다시 포토레지스트층(60)을 도포하여 양측 트렌치를 포토레지스트로 채운다. 이때 포토레지스트도층(60)도 하 부 기판의 단차 형태에 영향을 받으므로 양측 트렌치가 형성된 오목한 부분은 전체적으로 오목하게 형성된다.

도5를 참조하면, 도4의 상태에서 기판 전면에 대한 포토레지스트 리세스(recess) 식각을 실시한다. 리세스 식각을 위해 포토레지스트에 대한 식각 선택비를 가지는 식각 가스를 사용하여 건식 식각 공정을 진행할 수 있다.

그 결과, 트렌치 중간 부분에 있는 실리콘 질화막 하드 마스크 패턴(311)이 드러난다. 상대적으로 포토레지스트층이 두껍게 형성된 트렌치 양측의 활성영역에는 실리콘 질화막(31) 하드 마스크 패턴이 잔여 두께의 포토레지스트층(63)에 의해 덮여 있다. 양측 트랜치에는 잔여 포토레지스트층(65)이 채워져 있다.

도6을 참조하면, 도5의 상태에서 드러난 실리콘 질화막 하드 마스크 패턴(311)에 대한 식각을 실시하고, 이어서 그 아래의 패드 산화막과 실리콘 기판에 대한 식각을 실시한다. 식각은 전체 트렌치 중간 부분(53)의 기판이 양측의 소폭 트렌치 부분의 저면보다 일정 두께 더 높은 상태로 단차를 가지도록 하여 중지한다. 이때 포토레지스트 패턴(63')이나 하드 마스크 패턴(31')의 일부가 드러나 식각될 수 있으나, 식각 조건을 식각 선택비가 기판 실리콘에 대해 크도록 하여 트렌치 형성에는 영향을 주지 않는다.

도7을 참조하면, 기판에 잔여 포토레지스트 막을 제거한다. 포토레지스트 막 제거에는 통상의 애싱 공정이나 습식 스트립핑이 모두 이용될 수 있다. 따라서, 포토레지스트가 제거된 전체 트렌치(50)가 드러나게 된다. 그리고, 하드 마스크 패턴(31')을 이용하여 드러난 전체 트렌치(50)에 대한 등방성 식각을 실시한다. 통상 습식보다는 건식 등방성 식각이 선호된다. 등방성 식각을 통해 처음 형성된 트렌치 저면의 양측 트렌치 부분과 중간 부분 사이의 단차부 모서리는 각이 완화되어 단면도 상에서 부드러운 곡부를 이루게 된다. 이런 공정에 의해 각진 모서리 부분에 전하가 축적되고 일시에 방전되어 반도체 장치를 손상시키거나, 작용의 불량을 초래하는 방전 쇼크 등의 문제가 발생하는 것을 예방할 수 있다.

도8을 참조하면 노출된 전체 트렌치(50)에 화학기상증착을 통해 실리콘 산화막(140)을 채운다. 실리콘 산화막을 화학기상증착으로 채우기 전에 트렌치가 형성된 기판에 고온 어닐링을 실시하거나, 얇은 트렌치 표면에 얇은 실리콘 질화막을 형성하는 공정이 더 실시될 수도 있다. 이때 트렌치 입구가 경사지게 형성되어 입구에 실리콘 산화막이 두껍게 형성되면서 입구를 막는 현상을 줄일 수 있다. 또한, 트렌치 저면의 중간 부분이 다른 부분보다 높게 형성되어 적층되는 실리콘 산화막(140)에서 보이드 발생이 저감된다. 보이드(141)가 발생되는 경우에도 도시된 바와 같이 기판(10) 층과 같은 레벨에 걸치지 않고, 그 위쪽 하드 마스크 패턴(31') 층에 걸치게 형성된다.

도9는 기판에 소자 분리막(143)이 완성된 상태를 나타낸다. 도8의 상태에서 레벨이 실리콘 질화막 하드 마스크층에 걸치도록 형성된 보이드는 CMP를 통한 트렌치 외측의 적층 산화막 제거와, 하드 마스크층 제거 단계를 통해 자연스럽게 식각되어 소자 분리막 가운데 딤플(홈)을 형성하지 않게 된다.

따라서, 이후의 게이트용 폴리실리콘 적층 단계와 후속 패터닝 단계를 통해 홈에 폴리실리콘 라인이 형성되고, 이를 통해 소자간 전류 누설이나, 단락이 발생 하는 것을 방지된다.

본 발명에 따르면, 반도체 장치의 소자 분리막 중앙에 도전 라인을 형성할 수 있는 딤플 형성이 방지되므로, 도전 라인에 의해 분리된 두 영역 사이에서 누설 전류가 흐르거나, 도전부 사이에 단락이 발생되는 것을 억제할 수 있다. 따라서 반도체 장치의 불량율을 떨어뜨리고, 생산 수율을 높일 수 있다.

Claims (5)

1. 소자 분리막과 활성 영역의 경계를 이루는 소자 분리막의 양측에 먼저 양측 트렌치를 형성하는 단계,

   상기 양측 트렌치를 보호하면서 상기 양측 트렌치 사이의 영역을 식각하여 상기 양측 트렌치 저면보다 얕은 깊이를 가지는 트렌치 중간 부분을 형성하는 단계,

   상기 양측 트렌치와 상기 트렌치 중간 부분에 소자 분리용 절연막을 적층하는 단계를 구비하여 것을 특징으로 하는 트렌치형 소자 분리막 형성 방법.
2. 제 1 항에 있어서,

   상기 트렌치 중간 부분을 형성하는 단계에서 상기 양측 트렌치는 포토레지스트에 의해 채워져 보호되는 것을 특징으로 하는 트렌치형 소자 분리막 형성 방법.
3. 제 1 항에 있어서,

   상기 트렌치 중간 부분을 형성하는 단계 이후에

   상기 소자 분리용 절연막을 적층하는 단계 전에

   상기 양측 트렌치를 보호하는 물질을 제거하여 전체 트렌치의 저면이 드러나도록 하고, 상기 저면을 이루는 기판 실리콘에 대한 등방성 식각을 실시하는 단계를 구비하는 것을 특징으로 하는 트렌치형 소자 분리막 형성 방법.
4. 제 1 항에 있어서,

   상기 양측 트렌치를 형성하는 단계 이후에

   기판에 포토레지스트 막을 도포하여 상기 양측 트렌치를 채우고,

   상기 포토레지스트 막을 리세스 식각하여 상기 양측 트렌치 사이에만 상기 포토레지스트막을 제거한 상태를 만들고,

   상기 트렌치 중간 부분을 형성하는 식각을 실시하는 것을 특징으로 하는 트렌치형 소자 분리막 형성 방법.
5. 제 1 항에 있어서,

   상기 양측 트렌치를 형성하는 단계에서는 기판에 하드 마스크를 이용하는 것을 특징으로 하는 트렌치형 소자 분리막 형성 방법.

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