DE102019117792A1 - Halbleitervorrichtung - Google Patents

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Abstract

Eine Halbleitervorrichtung umfasst ein Halbleitersubstrat (100), das eine Chip-Region (10) und eine Randregion (23) um die Chip-Region (10) umfasst; eine untere dielektrische Schicht (110) und eine obere dielektrische Schicht (130) auf dem Halbleitersubstrat (100); ein Umverteilungs-Chip-Pad (141a), das die obere dielektrische Schicht (110) auf der Chip-Region (10) durchdringt und mit einem Chip-Pad (123a) verbunden ist; eine Prozessüberwachungsstruktur (30R) auf der Randregion (23); und Dummy-Elemente (120d, 123b) in der Randregion (23), die eine obere Oberfläche aufweist, die niedriger ist als eine obere Oberfläche der oberen dielektrischen Schicht (130).

Description

  • Querverweis auf verwandte Anmeldung
  • Die koreanischen Patentanmeldung Nr. 10-2018-0096274 mit dem Titel „Halbleitervorrichtung“, eingereicht am 17. August 2018 beim koreanischen Patentamt, wird durch Verweis vollinhaltlich mitaufgenommen.
  • Hintergrund
  • Gebiet
  • Ausführungsformen betreffen eine Halbleitervorrichtung.
  • Beschreibung des Stands der Technik
  • Ein Halbleitergehäuse kann einen Halbleiter-Chip umfassen, der fähig ist, eine große Menge an Daten zu speichern und die Daten innerhalb einer kurzen Zeit zu verarbeiten. Ein solcher Halbleiter-Chip kann eine Schaltung zum Speichern und/oder Verarbeiten von Daten und Chip-Pads zum Eingeben von Daten in der Schaltung von außen oder Ausgeben von Daten von der Schaltung nach außen umfassen.
  • Kurzfassung
  • Die Ausführungsformen können realisiert werden, indem eine Halbleitervorrichtung vorgesehen wird, die Folgendes umfasst: ein Halbleitersubstrat, das eine Chip-Region und eine Randregion um die Chip-Region herum umfasst; eine untere dielektrische Schicht und eine obere dielektrische Schicht auf dem Halbleitersubstrat; ein Umverteilungs-Chip-Pad, das die obere dielektrische Schicht auf der Chip-Region durchdringt und mit einem Chip-Pad verbunden ist; eine Prozessüberwachungsstruktur auf der Randregion; und Dummy-Elemente in der Randregion, die eine niedrigere obere Oberfläche aufweisen als eine obere Oberfläche der oberen dielektrischen Schicht.
  • Die Ausführungsformen können realisiert werden, indem eine Halbleitervorrichtung vorgesehen wird, die Folgendes umfasst: ein Halbleitersubstrat, das eine Chip-Region und eine Randregion um die Chip-Region herum umfasst; eine untere dielektrische Schicht und eine obere dielektrische Schicht auf dem Halbleitersubstrat; ein Umverteilungs-Chip-Pad, das die obere dielektrische Schicht auf der Chip-Region durchdringt und mit einem Chip-Pad verbunden ist; ein Prozessüberwachungsmuster auf der Randregion; und eine Mehrzahl an Dummy-Umverteilungs-Mustern, die die obere dielektrische Schicht auf der Randregion durchdringen, wobei sich die Dummy-Umverteilungs-Muster in einer Draufsicht um das Prozessüberwachungsmuster herum befinden.
  • Figurenliste
  • Merkmale sind für den Fachmann durch eine detaillierte Beschreibung von beispielhaften Ausführungsformen unter Bezugnahme auf die beigefügten Zeichnungen ersichtlich, in denen:
    • 1 eine Draufsicht eines Substrats mit integrierten Halbleitervorrichtungen gemäß einigen beispielhaften Ausführungsformen darstellt;
    • 2 eine vergrößerte Ansicht von Abschnitt A aus 1 darstellt;
    • 3 ein Flussdiagramm eines Herstellungsverfahrens für eine Halbleitervorrichtung gemäß einiger beispielhafter Ausführungsformen darstellt;
    • 4A und 4B teilweise vergrößerte Draufsichten einer Halbleitervorrichtung jeweils vor und nach Trennung in Halbleiter-Chips gemäß einiger beispielhafter Ausführungsformen darstellen;
    • 5A bis 5H Querschnittsansichten darstellen, die entlang Linien I-I' und II-II' aus 4A und 4B vorgenommen wurden, von Phasen während eines Herstellungsverfahrens einer Halbleitervorrichtung gemäß einiger beispielhafter Ausführungsformen;
    • 6A, 6B und 6C Draufsichten einer Prozessüberwachungsstruktur einer Halbleitervorrichtung gemäß einiger beispielhafter Ausführungsformen darstellen;
    • 7A und 7B teilweise vergrößerte Draufsichten einer Halbleitervorrichtung jeweils vor und nach Trennung in Halbleiter-Chips gemäß einiger beispielhafter Ausführungsformen darstellen;
    • 8A und 8B Querschnittsansichten darstellen, die entlang Linien III-III' und IV-IV' aus 7A und 7B vorgenommen wurden, die Teilansichten einer Halbleitervorrichtung gemäß einiger beispielhafter Ausführungsformen zeigen;
    • 9A und 9B teilweise vergrößerte Draufsichten einer Halbleitervorrichtung jeweils vor und nach einem Sägen gemäß einiger beispielhafter Ausführungsformen darstellen;
    • 10A und 10B Querschnittsansichten darstellen, die entlang Linien V-V' und VI-VI' aus 9A und 9B vorgenommen wurden, die Teilansichten einer Halbleitervorrichtung gemäß einiger beispielhafter Ausführungsformen zeigen;
    • 11A und 11B teilweise vergrößerte Draufsichten einer Halbleitervorrichtung jeweils vor und nach Trennung in Halbleiter-Chips gemäß einiger beispielhafter Ausführungsformen darstellen;
    • 12A und 12B Querschnittsansichten darstellen, die entlang Linien VII-VII' und VIII-VIII' aus 11A und 11B vorgenommen wurden, die Teilansichten einer Halbleitervorrichtung gemäß einiger beispielhafter Ausführungsformen zeigen;
    • 13A und 13B teilweise vergrößerte Draufsichten einer Halbleitervorrichtung jeweils vor und nach Trennung in Halbleiter-Chips gemäß einiger beispielhafter Ausführungsformen darstellen;
    • 14A und 14B Querschnittsansichten darstellen, die entlang Linien IX-IX' und X-X' aus 13A und 13B vorgenommen wurden, die Teilansichten einer Halbleitervorrichtung gemäß einiger beispielhafter Ausführungsformen zeigen;
    • 15A eine Draufsicht eines Halbleiter-Chips darstellt, der von einer Halbleitervorrichtung getrennt wurde, gemäß einiger beispielhafter Ausführungsformen;
    • 15B eine Draufsicht einer Querschnittsansicht eines Halbleitergehäuses darstellt, das einen Halbleiter-Chip gemäß einiger beispielhafter Ausführungsformen umfasst.
  • Detaillierte Beschreibung
  • 1 stellt eine Draufsicht eines Substrats mit integrierten Halbleitervorrichtungen gemäß einigen beispielhaften Ausführungsformen dar. 2 stellt eine vergrößerte Ansicht dar, die einen Abschnitt A aus 1 zeigt.
  • In den 1 und 2 kann ein Halbleitersubstrat 100 Chip-Regionen 10, in denen integrierte Halbleiterschaltungen ausgebildet sind, und eine Ritzlinienregion 20 zwischen den Chip-Regionen 10 umfassen.
  • Das Halbleitersubstrat 100 kann ein Halbleiter-Material (z. B. ein Silizium-Wafer), ein dielektrisches Material (z. B. Glas) und einen Halbleiter oder Leiter umfassen, der mit einem dielektrischen Material bedeckt ist. Zum Beispiel kann das Halbleitersubstrat 100 ein Silizium-Wafer mit einem ersten Leitungstypen sein.
  • Die Chip-Regionen 10 können zweidimensional entlang einer ersten Richtung D1 und einer zweiten Richtung D2, die die erste Richtung D1 kreuzt, angeordnet sein. Jede der Chip-Regionen 10 kann von der Ritzlinienregion 20 umgeben sein.
  • Die Ritzlinienregion 20 kann eine Mehrzahl an ersten Ritzlinienregionen umfassen, die sich in der ersten Richtung D1 erstrecken, und auch eine Mehrzahl an zweiten Ritzlinienregionen umfassen, die die erste Ritzlinienregion kreuzen und sich in der zweiten Richtung D2 erstrecken. Die Ritzlinienregion 20 kann eine Schneidregion 21 umfassen, die von einer Säge- oder Schneidmaschine zugeschnitten wird, und Randregionen 23 zwischen der Schneidregion 21 und den Chip-Regionen 10. Die Randregionen 23 können die entsprechenden Chip-Regionen 10 umgeben.
  • Die Chip-Regionen 10 des Halbleitersubstrats 100 kann Halbleiterspeichervorrichtungen wie beispielsweise DRAM (Direktzugriffsspeicher), SRAM (statischer Direktzugriffsspeicher), NAND Flash Memory, oder RRAM (resistiver Direktzugriffsspeicher) umfassen. In einer Implementierung können die Chip-Regionen 10 des Halbleitersubstrats 100 eine MEMS(Mikrosystemtechnik)-Vorrichtung, eine optoelektronische Vorrichtung oder einen Prozessor wie einen CPU oder DSP umfassen. In einer Implementierung können die Chip-Regionen 10 des Halbleitersubstrats 100 Standard-Zellen umfassen, die Halbleitervorrichtungen wie ein OR-Logikgatter oder ein AND-Logikgatter umfassen. Die Chip-Regionen 10 des Halbleitersubstrats 100 können auch Umverteilungs-Chip-Pads 141a und Chip-Pads 123a umfassen, die Daten oder Signale mit integrierten Halbleiterschaltungen kommunizieren. Die Chip-Pads 123a können auf einem Rand oder einem Zentrum jeder Chip-Region 10 liegen und die Umverteilungs-Chip-Pads 141a können an einer anderen Stelle liegen als die Chip-Pads 123a.
  • Die Ritzlinienregion 20 des Halbleitersubstrats 100 kann Prozessüberwachungsstrukturen 30 und Teststrukturen 40 umfassen. Die Prozessüberwachungsstrukturen 30 können Muster sein, um Herstellungsprozesse für Halbleitervorrichtungen zu überwachen, wie beispielsweise unterschiedlich geformte Ausrichtungsmuster, die als Ausrichtungskriterien dienen, wenn unterschiedliche Herstellungsprozesse für Halbleitervorrichtungen durchgeführt werden, Überlagerungsmuster, um eine Überlagerung zwischen oberen und unteren Mustern zu ermitteln, oder Messmuster, um Dicken und/oder Linienweiten von Mustern zu messen. Die Teststrukturen 40 können Testelementgruppen (TEG) umfassen, die im Wesentlichen die gleiche Struktur wie integrierte Halbleiterschaltungen aufweisen, um die elektrischen Eigenschaften von integrierten Halbleiterschaltungen zu beurteilen, die auf den Chip-Regionen 10 ausgebildet sind. Die Testelementgruppen können z. B. einen NMOSFET, einen PMOSFET oder einen Widerstand umfassen.
  • 3 stellt ein Flussdiagramm eines Herstellungsverfahrens für eine Halbleitervorrichtung gemäß einiger beispielhafter Ausführungsformen dar.
  • In 3 kann, wie oben unter Bezugnahme auf 1 und 2 erläutert, ein Halbleitersubstrat derart vorbereitet werden, dass es eine Mehrzahl an Chip-Regionen und eine Mehrzahl an Ritzlinienregionen umfasst (S10).
  • Das Halbleitersubstrat kann unterschiedlichen Herstellungsprozessen für Halbleitervorrichtungen unterzogen werden, um integrierte Halbleiterschaltungen, Prozessüberwachungsstrukturen und Teststrukturen auszubilden (S20). In einer Implementierung können die Prozessüberwachungsstrukturen Kriterien für Herstellungsprozesse für Halbleitervorrichtungen vorsehen und auf die Ausbildung der Prozessüberwachungsstrukturen kann die Ausbildung der integrierten Halbleiterschaltungen und der Teststrukturen folgen. Zum Beispiel können die Prozessüberwachungsstrukturen auf einem Abschnitt der Ritzlinienregion ausgebildet werden und danach können die Teststrukturen auf einem verbleibenden Abschnitt der Ritzlinienregion ausgebildet werden.
  • Nachdem die integrierten Halbleiterschaltungen und die Teststrukturen ausgebildet sind, kann ein Testprozess an den Teststrukturen durchgeführt werden (S30). Wenn der Testprozess durchgeführt wird, können elektrische Signale den Teststrukturen durch Testpads bereitgestellt werden und die Teststrukturen können verwendet werden, um elektrische Merkmale der integrierten Halbleiterschaltungen zu beurteilen.
  • Nachdem der Testprozess durchgeführt wurde, kann entlang einer Schneidregion der Ritzlinienregion ein Säge- oder Schneidprozess durchgeführt werden. Das Halbleitersubstrat kann so in die Chip-Regionen (z. B. Halbleiter-Chips) aufgetrennt werden, auf denen die integrierten Halbleiterschaltungen ausgebildet sind (S40).
  • Ein Packaging-Prozess kann an den individuell getrennten Halbleiter-Chips durchgeführt werden (S50).
  • 4A und 4B stellen vergrößerte Draufsichten einer Halbleitervorrichtung jeweils vor und nach Trennung in Halbleiter-Chips gemäß einiger beispielhafter Ausführungsformen dar. 5A bis 5H stellen Querschnittsansichten dar, die entlang Linien I-I' und II-II' aus 4A und 4B vorgenommen wurden, von Phasen während eines Herstellungsverfahrens einer Halbleitervorrichtung gemäß einiger beispielhafter Ausführungsformen.
  • In 4A und 5A kann ein Halbleitersubstrat 100 eine Mehrzahl an Chip-Regionen 10 und eine Ritzlinienregion 20 umfassen, wobei die Ritzlinienregion 20 eine Schneidregion 21 in einem Zentralabschnitt derselben und Randregionen 23 zwischen der Schneidregion 21 und den Chip-Regionen 10 umfassen kann. Die Ritzlinienregion 20 kann sich in einer ersten Richtung D1 und/oder einer zweiten Richtung D2 erstrecken. Genauso oder ähnlich wie in 2 gezeigt, kann die Ritzlinienregion 20 eine erste Ritzlinienregion umfassen, die sich in der ersten Richtung D1 erstreckt, und eine zweite Ritzlinienregion, die sich in der zweiten Richtung D2 erstreckt.
  • Eine integrierte Halbleiterschaltung 101 kann auf dem Halbleitersubstrat 100 der Chip-Region 10 ausgebildet sein. Die integrierte Halbleiterschaltung 101 kann eine Speicherzellanordnung umfassen, die Schaltelemente und Datenspeicherelemente umfasst, und kann auch Logikvorrichtungen umfassen, die ein MOSFET, einen Kondensator und einen Widerstand umfassen. Die integrierte Halbleiterschaltung 101 kann mit einer dielektrischen Zwischenschicht 103 bedeckt sein, wobei die dielektrische Zwischenschicht 103 das Halbleitersubstrat 100 vollständig bedecken kann. Die dielektrische Zwischenschicht 103 kann eine Siliziumoxidschicht, eine Siliziumnitridschicht oder eine Siliziumoxynitridschicht umfassen.
  • Wenn die integrierte Halbleiterschaltung 101 ausgebildet ist, kann eine Mehrzahl an Testelementgruppen (siehe 40 in 2) gleichzeitig auf einem Abschnitt der Ritzlinienregion 20 ausgebildet werden. Die Testelementgruppen (siehe 40 in 2) können verschiedene Testschaltungen umfassen, die verwendet werden, um die integrierten Halbleiterschaltungen 101 zu testen. Die Testelementgruppen können im Wesentlichen die gleiche Struktur umfassen wie jene der integrierten Halbleiterschaltungen 101.
  • Eine untere dielektrische Schicht 110 kann ausgebildet sein, um das Halbleitersubstrat 100 vollständig zu bedecken und kann eine Mehrzahl an dielektrischen Schichten umfassen. In einer Implementierung kann die untere dielektrische Schicht 110 aus einem Low-k dielektrischen Material ausgebildet sein, dessen dielektrische Konstante kleiner ist als jene einer Siliziumoxidschicht. Die untere dielektrische Schicht 110 kann eine dielektrische Konstante aufweisen, die von etwa 1,0 bis etwa 3,0 reicht, und kann ein anorganisches Materials, ein organisches Material und/oder ein organisch-anorganisches Hybridmaterial umfassen. In einer Implementierung kann die untere dielektrische Schicht 110 porös oder nicht porös sein. Die untere dielektrische Schicht 110 kann z. B. aus einem verunreinigungsdotierten Siliziumoxidmaterial oder einem organischen Low-k-Polymer ausgebildet sein. Das verunreinigungsdotierte Siliziumoxidmaterial kann z. B. ein Fluor-dotiertes Oxid (oder eine FSG-Schicht), Kohlenstoff-dotiertes Oxid, Siliziumoxid, HSQ (Wasserstoff-Silsesquioxan, SiO:H), MSQ (Methyl-Silsesquioxane, SiO:CH3) oder a-SiOC (SiOC:H) umfassen. Das organische Low-k-Polymer kann z. B. Polyallyletherharz, cyclisches Fluoridharz, Siloxan-Copolymer, Polyallylether-Fluoridharz, Polypentafluorstyrol, Polytetrafluorstyrolharz, Polyimidfluoridharz, Polynaphthalinfluorid, oder Polycid-Harz umfassen. Die untere dielektrische Schicht 110 kann ferner eine oder mehrere Sperrschichten zwischen den vertikal gestapelten dielektrischen Schichten umfassen und die Sperrschicht kann ein dielektrisches Material wie beispielsweise SiN, SiON, SiC, SiCN, SiOCH, SiOC oder SiOF umfassen.
  • Eine interne Verbindungsstruktur 121a und 122a kann in der unteren dielektrischen Schicht 110 der Chip-Region 10 ausgebildet sein. Die interner Verbindungsstruktur 121a und 122a kann elektrisch mit der integrierten Halbleiterschaltung 101 verbunden sein. Die interne Verbindungsstruktur 121a und 122a kann Metallleitungen 121a und Metall-Durchkontaktierungen 122a umfassen, wobei die Metall-Durchkontaktierungen 122a die untere dielektrische Schicht 110 durchdringen und die Metallleitungen 121a an unterschiedlichen Ebenen verbinden. Die Metallleitungen 121a und die Metall-Durchkontaktierungen 122a können ein erstes Metallmaterial wie beispielsweise W, Al, Ti, Ta, Co oder Cu umfassen. Zum Beispiel können die Metallleitungen 121a und die Metall-Durchkontaktierungen 122a Kupfer (Cu) umfassen. Die Metallleitungen 121a und die Metall-Durchkontaktierungen 122a können jeweils Metallnitrid, wie beispielsweise TiN, WN, TaN oder TaSiN als Metall-Sperrschicht umfassen.
  • Ein Chip-Pad 123a kann auf einer obersten dielektrischen Schicht der unteren dielektrischen Schicht 110 verbunden sein und kann elektrisch durch die interne Verbindungsstruktur 121a und 122a mit der integrierten Halbleiterschaltung 101 verbunden sein. Der Chip-Pad 123a kann ein Daten-Pad sein, das Datensignale kommuniziert, ein Befehls-/Adress-Pad, das Befehls-/Adresssignale kommuniziert, ein Massen- oder Leistungs-Pad, an dem eine Masse- oder Leistungsspannung angelegt wird, oder ein Pad zum Testen der integrierten Halbleiterschaltung 101. Das Chip-Pad 123a kann ein zweites Metallmaterial wie beispielsweise W, Al, Ti, Ta, Co oder Cu umfassen, das sich von dem ersten Metallmaterial unterscheidet. Zum Beispiel kann das Chip-Pad 123a Aluminium (Al) umfassen. Das Chip-Pad 123a kann Metallnitrid umfassen, wie beispielsweise TiN, WN, TaN oder TaSiN als Metall-Sperrschicht.
  • Eine Dammstruktur 120 kann auf dem Halbleitersubstrat 100 der Randregion 23 ausgebildet sein. In einer Draufsicht kann die Dammstruktur 120 jede der Chip-Regionen 10 umgeben. In einer Draufsicht kann die Dammstruktur 120 eine Ringform oder eine geschlossene Kurvenform aufweisen. Die Dammstruktur 120 kann gleichzeitig mit der internen Verbindungsstruktur 121a und 122a der Chip-Region 10 ausgebildet werden und kann Metall-Durchkontaktierungen, die die untere dielektrische Schicht 110 durchdringen, und Metallleitungen auf den Metall-Durchkontaktierungen umfassen.
  • In einer Implementierung kann die Ritzlinienregion 20 an einem Abschnitt derselben eine Prozessüberwachungsstruktur umfassen, die Dummy-Metallstrukturen 120d und ein Dummy-Metallmuster 123b umfasst. Zum Beispiel können die Dummy-Metallstrukturen 120d auf der unteren dielektrischen Schicht 110 der Ritzlinienregion 20 ausgebildet sein und das Dummy-Metallmuster 123b kann auf der unteren dielektrischen Schicht 110 ausgebildet sein.
  • Die Dummy-Metallstrukturen 120d können Dummy-Metallleitungen 121b und Dummy-Metall-Durchkontaktierungen 122b umfassen, die abwechselnd gestapelt sind. Jede der Dummy-Metallleitungen 121b kann eine lineare Form parallel zu einer Erstreckungsrichtung der Ritzlinienregion 20 aufweisen. Zum Beispiel können sich die Dummy-Metallleitungen 121b in der ersten Richtung D1 auf der ersten Ritzlinienregion erstrecken, die sich in der ersten Richtung D1 erstreckt, und sie können sich in der zweiten Richtung D2 auf der zweiten Ritzlinienregion erstrecken, die sich in der zweiten Richtung D2 erstreckt. Die Dummy-Metall-Durchkontaktierungen 122b können die Dummy-Metallleitungen 121b auf unterschiedlichen Ebenen verbinden. Die Dummy-Metallstrukturen 120d können gleichzeitig mit der internen Verbindungsstruktur 121a und 122a der Chip-Region 10 ausgebildet werden und können das erste Metallmaterial umfassen, zum Beispiel Kupfer (Cu).
  • Das Dummy-Metallmuster 123b kann die Dummy-Metallstrukturen 120d bedecken. Zum Beispiel kann das Dummy-Metallmuster 123b in einer Draufsicht eine Mehrzahl an Dummy-Metallleitungen 121b überlappen. Die Dummy-Metallmuster 123b können gleichzeitig mit dem Chip-Pad 123a der Chip-Region 10 ausgebildet werden und können das zweite Metallmaterial umfassen, zum Beispiel Aluminium (Al).
  • Eine obere dielektrische Schicht 130 kann auf der gesamten Oberfläche des Halbleitersubstrats 100 ausgebildet sein und kann das Chip-Pad 123a und das Dummy-Metallmuster 123b auf der obersten der unteren dielektrischen Schicht 110 bedecken. In einer Implementierung kann die obere dielektrische Schicht 130 ein dielektrisches Material umfassen, dessen Festigkeit höher ist als die der niedrigen dielektrischen Schicht 110. Die obere dielektrische Schicht 130 kann ein dielektrisches Material umfassen, dessen dielektrische Konstante größer ist als jene der unteren dielektrischen Schicht 110. Die obere dielektrische Schicht 130 kann eine Siliziumoxidschicht, eine Siliziumnitridschicht oder eine Siliziumoxynitridschicht umfassen. Die obere dielektrische Schicht 130 kann zum Beispiel Siliziumnitrid (Si), Siliziumoxynitrid (SiON), Silizium-Carbonitrid (SiCN), High-Density-Plasma(HDP)-Oxid, TEOS (Tetraethylorthosilicat), PE-TEOS (Plasma Enhanced Tetraethylorthosilicat), O3-TEOS (O3-Tetraethylorthosilicat), USG (undotiertes Silicatglas), PSG (Phosphosilicat-Glas), BSG (Borosilicatglas), BPSG (Borphosphorsilicatglas), FSG (Fluorsilicatglas), SOG (Spin On Glas), TOSZ (Tonen Silazene) oder eine Kombination aus denselben umfassen.
  • In einer Implementierung kann die obere dielektrische Schicht 130 eine Mehrzahl an dielektrischen Schichten umfassen. Zum Beispiel kann die obere dielektrische Schicht 130 eine erste obere dielektrische Schicht 131, eine zweite obere dielektrische Schicht 133 und eine dritte obere dielektrische Schicht 135 umfassen, die aufeinanderfolgend auf der unteren dielektrischen Schicht 110 gestapelt sind. Die zweite obere dielektrische Schicht 133 kann aus einem dielektrischen Material ausgebildet sein, das eine Ätzselektivität bezüglich der ersten und dritten oberen dielektrischen Schicht 131 und 135 aufweist, und kann dünner sein als die erste und dritte obere dielektrische Schicht 131 und 135. Die erste und dritte obere dielektrische Schicht 131 und 135 können aus unterschiedlichen dielektrischen Materialien ausgebildet sein und die dritte obere dielektrische Schicht 135 kann dicker sein als die erste obere dielektrische Schicht 131. Zum Beispiel kann die erste obere dielektrische Schicht 131 eine High-Density-Plasma(HDP)-Oxidschicht sein, die zweite obere dielektrische Schicht 133 kann eine Siliziumnitridschicht sein und die dritte obere dielektrische Schicht 135 kann eine Tetraethylorthosilicat(TEOS)-Schicht sein.
  • In 4A und 5B kann die obere dielektrische Schicht 130 ein Muster aufweisen, um erste Öffnungen OP1, die die Chip-Pads 123a freilegen, zweite Öffnungen OP2, die Abschnitte der Dummy-Metallmuster 123b freilegen, und eine dritte Öffnung OP3, die die untere dielektrische Schicht 110 auf einem Abschnitt der Ritzlinienregion 20 freilegt, zu bilden.
  • Die Ausbildung der ersten, zweiten und dritten Öffnungen OP1, OP2 und OP3 kann das Ausbilden eines ersten Maskenmusters MP1 umfassen, das Öffnungen auf der oberen dielektrischen Schicht 130 aufweist, und das Verwenden des ersten Maskenmusters MP1 als Ätzmaske, um einen Abschnitt der oberen dielektrischen Schicht 130 anisotropisch zu ätzen. Nachdem die ersten, zweiten und dritten Öffnungen OP1, OP2 und OP3 ausgebildet wurden, kann das erste Maskenmuster MP1 entfernt werden.
  • Auf jeder der Chip-Regionen 10 können die ersten Öffnungen OP1 derart ausgebildet werden, dass sie im Wesentlichen die gleiche Größe und ein einheitliches Intervall dazwischen aufweisen. Die zweiten Öffnungen OP2 können derart ausgebildet sein, dass sie eine kleinere Größe aufweisen als diejenigen der Dummy-Metallmuster 123b, und so, dass sie voneinander beabstandet sind. In einer Implementierung können die zweiten Öffnungen OP2 eine rechtwinklige, kreisförmige oder polygonale Form aufweisen.
  • Die ersten, zweiten und dritten Öffnungen OP1, OP2 und OP3 können zur gleichen Zeit ausgebildet werden, und die zweite Öffnung OP2 kann eine Ätztiefe aufweisen, die größer ist als diejenige der ersten und dritten Öffnungen OP1 und OP3. Zum Beispiel kann die dritte Öffnung OP3 eine untere Oberfläche aufweisen, die niedriger ist (z. B. näher an dem Substrat 100 als) jene der ersten und zweiten Öffnungen OP1 und OP2. Die dritte Öffnung OP3 kann eine andere Weite aufweisen als jene der ersten und zweiten Öffnungen OP1 und OP2.
  • In einer Implementierung kann die Ausbildung der dritten Öffnung OP3 eine Dicke der unteren und oberen dielektrischen Schichten 110 und 130 auf einem Abschnitt der Ritzlinienregion 20 reduzieren. Zum Beispiel kann auf einem Abschnitt der Ritzlinienregion 20 die untere dielektrische Schicht 110 ein erstes Segment mit einer ersten Dicke T1 umfassen und ein zweites Segment mit einer zweiten Dicke T2, die geringer ist als die erste Dicke T1. Die erste Dicke T1 des ersten Segments kann im Wesentlichen die gleiche sein wie die Dicke der unteren dielektrischen Schicht 110 auf der Chip-Region 10.
  • In 4A und 5C kann eine Umverteilungsschicht 140 auf der oberen dielektrischen Schicht 130 ausgebildet sein, die die ersten, zweiten und dritte Öffnungen OP1, OP2 und OP3 aufweist. Die Ausbildung der Umverteilungsschicht 140 kann das Ausbilden einer Metallkeimschicht umfassen, um die obere dielektrische Schicht 130, die die ersten, zweiten und dritte Öffnungen OP1, OP2 und OP3 aufweist, deckungsgleich zu bedecken, und dann das Ausbilden einer Metallschicht auf der Metallkeimschicht. Die Metallkeimschicht und die Metallschicht können durch eine Dünnschicht-Beschichtungstechnik wie Elektroplattieren, stromloses Abscheiden oder Sputtern ausgebildet werden. Die Umverteilungsschicht 140 kann z. B. Kupfer (Cu), Aluminium (Al), Nickel (Ni), Silber (Ag), Gold (Au), Platin (Pt), Zinn (Sn), Blei (Pb), Titan (Ti), Chrom (Cr), Palladium (Pd), Indium (In), Zink (Zn), Kohlenstoff (C) oder eine Legierung derselben umfassen. In einer Implementierung kann die Umverteilungsschicht 140 Aluminium (Al) umfassen.
  • Die Umverteilungsschicht 140 kann teilweise die ersten, zweiten und dritte Öffnungen OP1, OP2 und OP3 füllen, und kann in Kontakt mit dem Chip-Pad 123a und dem Dummy-Metallmuster 123b stehen, die jeweils zu den ersten und zweiten Öffnungen OP1 und OP2 freiliegen.
  • Nachdem die Umverteilungsschicht 140 ausgebildet wurde, kann ein zweites Maskenmuster MP2 auf der Umverteilungsschicht 140 ausgebildet werden. Das zweite Maskenmuster MP2 kann die erste Öffnung OP1 auf dem Chip-Pad 123a füllen. Das zweite Maskenmuster MP2 kann als Ätzmaske verwendet werden, um die Umverteilungsschicht 140 zu ätzen.
  • Daher kann, wie in den 4A und 5D gezeigt, ein Umverteilungs-Chip-Pad 141a in der ersten Öffnung OP1 der Chip-Region 10 ausgebildet werden. Während der Ausbildung des Umverteilungs-Chip-Pads 141a kann eine obere Oberfläche der oberen dielektrischen Schicht 130 auf der Ritzlinienregion 20 freiliegen und es können Umverteilungsausrichtungsmuster 141b in den zweiten Öffnungen OP2 der Ritzlinienregion 20 ausgebildet werden.
  • Die Umverteilungsausrichtungsmuster 141b können in entsprechenden zweiten Öffnungen OP2 ausgebildet sein und können jeweils ein unteres Segment, das in Kontakt mit dem Dummy-Metallmuster 123b steht, und Seitenwandsegmente umfassen, die die Innenwände der zweiten Öffnung OP2 bedecken. Jede der Umverteilungsausrichtungsmuster 141b kann eine obere Oberfläche auf einer niedrigeren Ebene aufweisen als jene einer oberen Oberfläche der oberen dielektrischen Schicht 130.
  • Während die Umverteilungsausrichtungsmuster 141b wie oben beschrieben ausgebildet werden, kann eine Prozessüberwachungsstruktur 30 auf einem Abschnitt der Ritzlinienregion 20 ausgebildet werden. Die Prozessüberwachungsstruktur 30 kann die Dummy-Metallstrukturen 120d, die Dummy-Metallmuster 123b und die Umverteilungsausrichtungsmuster 141b umfassen. Die Umverteilungsausrichtungsmuster 141b können als Ausrichtungskriterien verwendet werden, wenn nachfolgende Halbleiterprozesse durchgeführt werden.
  • Während der Ausbildung des Umverteilungs-Chip-Pads 141a und der Umverteilungsausrichtungsmuster 141b kann die Umverteilungsschicht 140 von einer unteren Oberfläche der dritten Öffnung OP3 entfernt werden und ein Umverteilungsabstandshalter 141c kann an einer Innenwand der dritten Öffnung OP3 verbleiben. Zum Beispiel kann der Umverteilungsabstandshalter 141c das gleiche Metallmaterial wie jenes des Umverteilungs-Chip-Pads 141a und jenes der Umverteilungsausrichtungsmuster 141b umfassen. In einer Implementierung kann die Umverteilungsschicht 140 vollständig von dem Inneren der dritten Öffnung OP3 entfernt werden und die Innenwand der dritten Öffnung OP3 kann freigelegt werden.
  • In 4A und 5E kann eine Passivierungsschicht 153 auf der oberen dielektrischen Schicht 130 der Chip-Region 10 ausgebildet werden, die teilweise das Umverteilungs-Chip-Pad 141a freilegt. Bevor die Passivierungsschicht 153 ausgebildet wird, kann eine Schutzschicht 151 derart ausgebildet werden, dass sie über die gesamte Oberfläche des Halbleitersubstrats 100 hinweg eine einheitliche Dicke aufweist.
  • Die Schutzschicht 151 kann z. B. eine Siliziumnitridschicht oder eine Siliziumoxinitridschicht umfassen. Die Passivierungsschicht 153 kann z. B. ein Polyimidmaterial umfassen, wie beispielsweise fotosensitive Polyimide (PSPI). Es kann ein Rotationsbeschichtungsprozess eingesetzt werden, um die Passivierungsschicht 153 auf der Schutzschicht 151 abzulagern, und ohne eine Fotolackschicht auszubilden, können ein Freilegen und Prozesse zur Ausbildung von Mustern durchgeführt werden, um die Schutzschicht 151 auf dem Umverteilungs-Chip-Pad 141a freizulegen und um die Schutzschicht 151 der Ritzlinienregion 20 freizulegen.
  • In 4A und 5F kann die Schutzschicht 151, die durch die Passivierungsschicht 153 freigelegt wird, geätzt werden, um das Umverteilungs-Chip-Pad 141a freizulegen. Auf der Ritzlinienregion 20 kann die Schutzschicht 151 von einem Abschnitt der oberen Oberfläche der oberen dielektrischen Schicht 130 und von der unteren Oberfläche der dritten Öffnung OP3 entfernt werden. Die untere dielektrische Schicht 110 kann so teilweise auf einem Abschnitt der Ritzlinienregion 20 freigelegt werden.
  • Nachdem das Umverteilungs-Chip-Pad 141a freigelegt wurde, kann ein Testprozess wie unter Bezugnahme auf 3 erläutert durchgeführt werden. Nachdem der Testprozess durchgeführt wurde, kann das Halbleitersubstrat 100 einem Schneidprozess unterzogen werden, der entlang einer Ritzlinienregion 20 durchgeführt wird.
  • Zum Beispiel kann, in 5G, das Halbleitersubstrat 100 auf seiner Rückseite mit einem Laser ausgebildet werden, der sich entlang der Schneidregion 21 der Ritzlinienregion 20 bewegt. Das Halbleitersubstrat 100 kann so seine physischen Eigenschaften in einer Punktregion SP verändern, auf die der Laser aufgestrahlt wird. Zum Beispiel kann das Halbleitersubstrat 100 in der Punktregion SP an physischer Festigkeit nachlassen.
  • In 4B und 5H kann das Halbleitersubstrat 100 auf einem dünnen Band platziert werden und dann kann eine Kraft horizontal aufgebracht werden, um das dünne Band zu strecken, was dazu führen kann, dass das Halbleitersubstrat 100 entlang der Schneidregion 21 der Ritzlinienregion 20 zerschnitten wird. In einer Implementierung kann ein Sägeprozess entlang der Schneidregion 21 der Ritzlinienregion 20 durchgeführt werden, um die Chip-Regionen 10 voneinander zu trennen. Bei dem Sägeprozess kann ein Sägeblatt oder ein Laser verwendet werden.
  • Durch das Schneiden des Halbleitersubstrats 100 können voneinander getrennte Halbleiter-Chips ausgebildet werden. Jeder der Halbleiter-Chips kann die Chip-Region 10 und die Randregion 23 um die Chip-Region 10 aufweisen.
  • In einer Implementierung ist es möglich, dass die Schneidregion 21 keine obere dielektrische Schicht 130 aufweist, deren Festigkeit größer ist als jene der unteren dielektrischen Schicht 110, wenn das Halbleitersubstrat 100 in die Chip-Regionen 10 aufgeteilt wird, außer in einer Region, in der die Prozessüberwachungsstruktur 30 angeordnet ist. Daher kann verhindert werden, dass das Halbleitersubstrat 100 aufgrund einer Differenz zwischen den Eigenschaften der unteren und der oberen dielektrischen Schichten 110 und 130 unvollständig zerschnitten wird, oder es kann verhindert werden, dass dünne Schichten abblättern. Zum Beispiel kann verhindert werden, dass die unteren und oberen dielektrischen Schichten 110 und 130 entlang einer Schnittstelle zwischen denselben horizontal delaminieren. Da die untere dielektrische Schicht 110 eine Dicke (z. B. die zweite Dicke T2) auf der Schneidregion 21 hat, die geringer ist als jene (z. B. die erste Dicke T1) auf den Randregionen 23, kann zudem das spanabhebende Verfahren bei dem Halbleitersubstrat 100 leicht durchgeführt werden.
  • In einer Implementierung kann die Prozessüberwachungsstruktur 30 während des Schneidprozesses geschnitten werden. Die Dummy-Metallstrukturen 120d können unter den Umverteilungsausrichtungsmustern 141b auf der Ritzlinienregion 20 liegen, auf der die obere dielektrische Schicht 130 vorhanden ist, und wenn der Schneidprozess durchgeführt wird, können die Dummy-Metallstrukturen 120d die Verbreitung von Rissen zu den Chip-Regionen 10 hin blockieren. Zum Beispiel kann die Zuverlässigkeit und Produktion der Halbleiter-Chips steigen.
  • Nach dem Schneiden des Halbleitersubstrats 100 kann eine verbleibende Prozessüberwachungsstruktur 30R auf einem Abschnitt der Randregion 23 um die Chip-Region 10 herum verbleiben und die untere dielektrische Schicht 110 kann eine Stufendifferenz zu anderen Abschnitten der Randregion 23 aufweisen. In einem solchen Fall kann die untere dielektrische Schicht 110 an der Randregion 23 das erste Segment mit der ersten Dicke T1 und das zweite Segment mit der zweiten Dicke T2, die geringer ist als die erste Dicke T1, umfassen. Die obere dielektrische Schicht 130 kann das erste Segment der unteren dielektrischen Schicht 110 bedecken und der Umverteilungsabstandshalter 141c kann auf dem zweiten Segment der unteren dielektrischen Schicht 110 verbleiben.
  • 6A, 6B und 6C stellen Draufsichten einer Prozessüberwachungsstruktur einer Halbleitervorrichtung gemäß einiger beispielhafter Ausführungsformen dar. Widerholte Beschreibungen der gleichen technischen Merkmale wie jener der oben unter Bezugnahme auf 4A, 4B und 5A bis 5H beschriebenen Ausführungsformen können zum Zwecke einer kurzen Beschreibung weggelassen werden.
  • In 6A kann die Prozessüberwachungsstruktur 30 auf einem Abschnitt der Ritzlinienregion 20 liegen. Die Prozessüberwachungsstruktur 30 kann, wie oben erläutert, die Dummy-Metallstrukturen 120d, die Dummy-Metallmuster 123b und die Umverteilungsausrichtungsmuster 141b umfassen. Jede der Dummy-Metallstrukturen 120d kann die Form einer Stange aufweisen, mit einer Hauptachse, die parallel zu der ersten und zweiten Richtung D1 und D2 verläuft, die parallel zu einer Erstreckungsrichtung der Ritzlinienregion 20 ist. Wie in 5A gezeigt, können die Dummy-Metallstrukturen 120d die Dummy-Metalllinien 121b umfassen, die die Stangenform aufweisen, und die Dummy-Metall-Durchkontaktierungen 122b, die die Dummy-Metallleitungen 121b auf unterschiedlichen Ebenen verbinden. Die Dummy-Metallleitungen 121b können regelmäßig voneinander entlang der ersten und zweiten Richtung D1 und D2 beabstandet sein.
  • In 6B können die Dummy-Metallleitungen (siehe 121b aus 5A) der Dummy-Metallstrukturen 120d eine Stangenform aufweisen, wobei die Stangenformen im Zickzack angeordnet sein können oder versetzt entlang der ersten Richtung D1 und entlang der zweiten Richtung D2 in einem bestimmten Abstand beabstandet angeordnet sein können.
  • In 6C können die Umverteilungsausrichtungsmuster 141b auf dem Dummy-Metallmuster 123b erste Muster umfassen, die sich in der ersten Richtung D1 erstrecken, und zweite Muster, die sich in der zweiten Richtung D2 erstrecken, wobei die ersten und zweiten Muster einander kreuzen können. In einer Implementierung können die Umverteilungsausrichtungsmuster 141b eine erste Gruppe erster Muster umfassen und eine zweite Gruppe zweiter Muster, wobei die erste und zweite Gruppe voneinander beabstandet sein können.
  • Nachfolgend werden Halbleitervorrichtungen entsprechend einiger beispielhafter Ausführungsformen beschrieben und wiederholte Beschreibungen der gleichen technischen Merkmale wie jenen der oben unter Bezugnahme auf 4A, 4B und 5A bis 5H beschriebenen Ausführungsformen können zum Zwecke einer kurzen Beschreibung weggelassen werden.
  • 7A und 7B stellen teilweise vergrößerte Draufsichten einer Halbleitervorrichtung jeweils vor und nach Trennung in Halbleiter-Chips gemäß einiger beispielhafter Ausführungsformen dar. 8A und 8B stellen Querschnittsansichten dar, die entlang Linien III-III' und IV-IV' aus 7A und 7B vorgenommen wurden, die Teilansichten einer Halbleitervorrichtung gemäß einiger beispielhafter Ausführungsformen zeigen.
  • In 7A und 8A kann die Prozessüberwachungsstruktur 30 auf der Ritzlinienregion 20 die Dummy-Metallstrukturen 120d in der unteren dielektrischen Schicht 110 und das Dummy-Metallmuster 123b auf den Dummy-Metallstrukturen 120d umfassen. Das Dummy-Metallmuster 123b kann Ausrichtungslöcher 123h umfassen, die voneinander beabstandet sind. Jedes der Ausrichtungslöcher 123h kann eine rechtwinklige Form oder eine Stangenform aufweisen, die sich in der ersten Richtung D1 oder der zweiten Richtung D2 erstreckt. Die Form und Ausrichtung der Ausrichtungslöcher 123h kann unterschiedlich verändert werden. In einer Implementierung können die Ausrichtungslöcher 123h des Dummy-Metallmusters 123b als Ausrichtungskriterien verwendet werden, um eine Ausrichtung von oberen und unteren Mustern zu ermitteln. In diesem Fall ist es möglich, dass die Dummy-Metallstrukturen 120d nicht die Ausrichtungslöcher 123h, die in dem Dummy-Metallmuster 123b ausgebildet sind, überlappen.
  • Wie oben unter Bezugnahme auf 5G und 5H beschrieben, kann das Halbleitersubstrat 100 in 7B und 8B entlang der Ritzlinienregion 20 zerschnitten werden und daher in eine Mehrzahl an Halbleiter-Chips aufgeteilt werden, nachdem ein Laser auf die Rückseite des Halbleitersubstrats 100 aufgestrahlt wird.
  • Die verbleibende Prozessüberwachungsstruktur 30R kann auf der Randregion 23 in jedem der Halbleiter-Chips verbleiben. Die verbleibende Prozessüberwachungsstruktur 30R kann einen Abschnitt des Dummy-Metallmusters 123b mit dem Ausrichtungsloch 123h umfassen.
  • 9A und 9B stellen teilweise vergrößerte Draufsichten einer Halbleitervorrichtung jeweils vor und nach Trennung in Halbleiter-Chips gemäß einiger beispielhafter Ausführungsformen dar. 10A und 10B stellen Querschnittsansichten dar, die entlang Linien V-V' und VI-VI' aus 9A und 9B vorgenommen wurden, die Teilansichten einer Halbleitervorrichtung gemäß einiger beispielhafter Ausführungsformen zeigen.
  • In 9A und 10A kann die Prozessüberwachungsstruktur 30 auf der Ritzlinienregion 20 die Dummy-Metallstrukturen 120d in der unteren dielektrischen Schicht 110 und das Dummy-Metallmuster 123b auf den Dummy-Metallstrukturen 120d umfassen. In einer Implementierung kann das Dummy-Metallmuster 123b ein Messmuster sein, um Linienweiten und/oder -dicken von Mustern, die auf der Chip-Region 10 ausgebildet sind, zu messen. Die obere dielektrische Schicht 130 kann eine im Wesentlichen einheitliche Dicke auf einer gesamten Oberfläche des Dummy-Metallmusters 123b aufweisen.
  • Wie oben unter Bezugnahme auf 5G und 5H beschrieben, kann das Halbleitersubstrat 100 in 9B und 10B entlang der Ritzlinienregion 20 zerschnitten werden und so in eine Mehrzahl an Halbleiter-Chips aufgeteilt werden, nachdem ein Laser auf die Rückseite des Halbleitersubstrats 100 aufgestrahlt wurde. Wenn der Schneidprozess durchgeführt wird, kann auch die Prozessüberwachungsstruktur 30 zerschnitten werden, und die verbleibende Prozessüberwachungsstruktur 30R kann auf einem Abschnitt der Randregion 23 verbleiben.
  • 11A und 11B stellen teilweise vergrößerte Draufsichten einer Halbleitervorrichtung jeweils vor und nach Trennung in Halbleiter-Chips gemäß einiger beispielhafter Ausführungsformen dar. 12A und 12B stellen Teilquerschnittsansichten dar, die entlang Linien VII-VII' und VIII-VIII' aus 11A und 11B vorgenommen wurden, die eine Halbleitervorrichtung gemäß einiger beispielhafter Ausführungsformen zeigen.
  • In 11A und 12A kann ein Prozessüberwachungsmuster 143c auf der oberen dielektrischen Schicht 130 der Ritzlinienregion 20 liegen. Das Prozessüberwachungsmuster 143c kann ein Überlappungsmuster zur Ermittlung einer Überlappung zwischen aufeinanderfolgenden oberen und unteren Mustern sein. Ein Abschnitt der Umverteilungsschicht 140 der Ritzlinienregion 20 kann mit einem Muster versehen werden, wenn das Umverteilungs-Chip-Pad 141a der Chip-Region 10, wie unter Bezugnahme auf 5C und 5D erläutert, ausgebildet wird, was zur Ausbildung des Prozessüberwachungsmusters 143c führen kann. Das Prozessüberwachungsmuster 143c kann das gleiche metallische Material wie jenes des Umverteilungs-Chip-Pads 141a umfassen.
  • Erste Dummy-Öffnungen OP2a, die die oberen und unteren dielektrischen Schichten 130 und 110 durchdringen, können um das Prozessüberwachungsmuster 143c herum ausgebildet werden und zweite Dummy-Öffnungen OP2b, die die obere dielektrische Schicht 130 durchdringen, können zwischen dem Prozessüberwachungsmuster 143c und den ersten Dummy-Öffnungen OP2a ausgebildet werden.
  • Wie oben unter Bezugnahme auf 5B erläutert, können die ersten und zweiten Dummy-Öffnungen OP2a und OP2b gleichzeitig mit den ersten Öffnungen OP1 der Chip-Region 10 ausgebildet werden. Die ersten Dummy-Öffnungen OP2a können größere Weiten aufweisen als jene der zweiten Dummy-Öffnungen OP2b und können untere Oberflächen auf einer niedrigeren Ebene aufweisen, die niedriger ist als jene der unteren Oberflächen der zweiten Dummy-Öffnungen OP2b. Zum Beispiel können die ersten Dummy-Öffnungen OP2a die untere dielektrische Schicht 110 oder die dielektrische Zwischenschicht 103 freilegen, und die zweiten Dummy-Öffnungen OP2b können die untere dielektrische Schicht 110 freilegen. In einer Draufsicht können die ersten Dummy-Öffnungen OP2a eine geschlossene Kurvenform aufweisen, die das Prozessüberwachungsmuster 143c umgibt. Jede der zweiten Dummy-Öffnungen OP2b kann eine Stangenform mit einer Hauptachse aufweisen, die parallel zu der ersten Richtung D1 oder der zweiten Richtung D2 verläuft.
  • Erste Dummy-Umverteilungs-Muster 143a können in den ersten Dummy-Öffnungen OP2a ausgebildet sein und zweite Dummy-Umverteilungs-Muster 143b können in den zweiten Dummy-Öffnungen OP2b ausgebildet sein. Wie oben unter Bezugnahme auf 5C und 5D erläutert, können die ersten und zweiten Dummy-Umverteilungs-Muster 143a und 143b gleichzeitig mit dem Umverteilungs-Chip-Pad 141a der Chip-Region 10 ausgebildet werden. Die ersten und zweiten Dummy-Umverteilungs-Muster 143a und 143b können das gleiche metallische Material wie jenes des Umverteilungs-Chip-Pads 141a umfassen.
  • Das erste Dummy-Umverteilungs-Muster 143a kann ein unteres Segment umfassen, das in Kontakt mit der dielektrische Zwischenschicht 103 steht, und Seitenwandsegmente, die sich von dem unteren Segment auf die Innenwände der ersten Dummy-Öffnung OP2a erstrecken. Das zweite Dummy-Umverteilungs-Muster 143b kann ein unteres Segment umfassen, das in Kontakt mit der unteren dielektrischen Schicht 110 steht, und Seitenwandsegmente, die sich von dem unteren Segment auf die Innenwände der zweiten Dummy-Öffnung OP2b erstrecken. Die ersten und zweiten Dummy-Umverteilungs-Muster 143a und 143b können ihre oberen Oberflächen auf einer Ebene aufweisen, die niedriger ist als die obere Oberfläche der oberen dielektrischen Schicht 130.
  • Die ersten und zweiten Dummy-Umverteilungs-Muster 143a und 143b können teilweise die ersten und zweiten Dummy-Öffnungen OP2a und OP2b füllen. Die Passivierungsschicht 153 kann einen Spalt ausfüllen, der von dem unteren Segment und den Seitenwandsegmenten von jedem der ersten und zweiten Dummy-Umverteilungs-Muster 143a und 143b definiert wird.
  • Wie oben unter Bezugnahme auf 5G und 5H beschrieben, kann das Halbleitersubstrat 100 in 11B und 12B entlang der Ritzlinienregion 20 zerschnitten werden, nachdem ein Laser auf die Rückseite des Halbleitersubstrats 100 aufgestrahlt wurde.
  • Wenn der Schneidprozess an dem Halbleitersubstrat 100 durchgeführt wird, kann in den Bereichen, in denen die unteren und oberen dielektrischen Schichten 110 und 130 vorhanden sind, die Schneidregion 21 ihre Richtung in Richtung des ersten Dummy-Umverteilungs-Musters 143a verändern. In diesem Fall können benachbarte Halbleiter-Chips asymmetrisch geschnitten werden, um eine Weitenveränderung eines Abschnitts der Randregion 23 aufzuweisen.
  • In einer Implementierung können die ersten und zweiten Dummy-Umverteilungs-Muster 143a und 143b, die die obere dielektrische Schicht 130 durchdringen, um das Prozessüberwachungsmuster 143c herum ausgebildet werden, das als Überlappungsmuster verwendet wird, und wenn das Halbleitersubstrat 100 entlang der Schneidregion 21 zerschnitten wird, können die ersten und zweiten Dummy-Umverteilungs-Muster 143a und 143b die Ausbreitung von Rissen zu der Chip-Region 10 hin blockieren.
  • 13A und 13B stellen teilweise vergrößerte Draufsichten einer Halbleitervorrichtung jeweils vor und nach der Trennung in Halbleiter-Chips gemäß einiger beispielhafter Ausführungsformen dar. 14A und 14B stellen Querschnittsansichten dar, die entlang Linien IX-IX' und X-X' aus 13A und 13B vorgenommen wurden, die Teilansichten einer Halbleitervorrichtung gemäß einiger beispielhafter Ausführungsformen zeigen.
  • In den 13A und 14A können untere Prozessüberwachungsmuster 123c auf der unteren dielektrischen Schicht 110 ausgebildet werden und die obere dielektrische Schicht 130 kann die unteren Prozessüberwachungsmuster 123c bedecken. Die unteren Prozessüberwachungsmuster 123c können Überlappungsmuster sein, um Überlappungen zwischen nachfolgenden oberen und unteren Mustern zu ermitteln. Die unteren Prozessüberwachungsmuster 123c können gleichzeitig mit den Chip-Pads 123a ausgebildet werden, die unter Bezugnahme auf 5A erläutert wurden. Die unteren Prozessüberwachungsmuster 123c können das gleiche metallische Material wie jenes der Chip-Pads 123a umfassen. Zum Beispiel können die unteren Prozessüberwachungsmuster 123c eine Stangenform aufweisen, die sich in der ersten und der zweiten Richtung D1 und D2 erstreckt.
  • Die ersten Dummy-Öffnungen OP2a, die die obere und untere dielektrischen Schichten 130 und 110 durchdringen, können um die unteren Prozessüberwachungsmuster 123c herum ausgebildet werden. Die zweite Dummy-Öffnung OP2a, die die obere dielektrische Schicht 130 durchdringt, kann zwischen den unteren Prozessüberwachungsmustern 123c ausgebildet werden. Die ersten Dummy-Öffnungen OP2a können Weiten aufweisen, die größer sind als jene der zweiten Dummy-Öffnungen OP2b. Wie oben unter Bezugnahme auf 5B erläutert, können die ersten und zweiten Dummy-Öffnungen OP2a und OP2b gleichzeitig mit den ersten Öffnungen OP1 der Chip-Region 10 ausgebildet werden.
  • Die ersten Dummy-Umverteilungs-Muster 143a können in den ersten Dummy-Öffnungen OP2a ausgebildet werden und die zweiten Dummy-Umverteilungs-Muster 143b können in den zweiten Dummy-Öffnungen OP2b ausgebildet werden. Wie oben unter Bezugnahme auf 5C und 5D erläutert, können die ersten und zweiten Dummy-Umverteilungs-Muster 143a und 143b gleichzeitig mit dem Umverteilungs-Chip-Pad 141a der Chip-Region 10 ausgebildet werden. Die ersten und zweiten Dummy-Umverteilungs-Muster 143a und 143b können das gleiche metallische Material wie jenes des Umverteilungs-Chip-Pads 141a umfassen. Die Passivierungsschicht 153 kann die ersten und zweiten Dummy-Öffnungen OP2a und OP2b füllen, in denen die ersten und zweiten Dummy-Umverteilungs-Muster 143a und 143b jeweils ausgebildet sind.
  • Wie oben unter Bezugnahme auf 5G und 5H beschrieben, kann das Halbleitersubstrat 100 in 13B und 14B entlang der Ritzlinienregion 20 zerschnitten werden und so in eine Mehrzahl an Halbleiter-Chips aufgeteilt werden, nachdem ein Laser auf die Rückseite des Halbleitersubstrats 100 aufgestrahlt wurde.
  • Wenn das Halbleitersubstrat 100 zerschnitten wird, können die ersten Dummy-Umverteilungs-Muster 143a die Ausbreitung von Rissen zu der Chip-Region 10 hin blockieren und können die Chip-Region 10 davor schützen, dass ein Delaminieren zwischen der oberen dielektrischen Schicht 130 und der unteren dielektrischen Schicht 110 fortschreitet.
  • 15A stellt eine Draufsicht eines Halbleiter-Chips dar, der von einer Halbleitervorrichtung getrennt wurde, gemäß einiger beispielhafter Ausführungsformen. 15B stellt eine Draufsicht einer Querschnittsansicht eines Halbleitergehäuses dar, das einen Halbleiter-Chip gemäß einiger beispielhafter Ausführungsformen umfasst.
  • In 15A kann ein individuell getrennter Halbleiter-Chip 200 die Chip-Region 10 und die Randregion 23 um die Chip-Region 10 herum umfassen. Die verbleibende Prozessüberwachungsstruktur 30R kann auf einem Abschnitt der Randregion 23 verbleiben, und ein Abschnitt der dritten Öffnung OP3 (in den unteren und oberen dielektrischen Schichten 110 und 130 aus 5H ausgebildet) kann auf dem anderen Abschnitt der Randregion 23 verbleiben. Die untere dielektrische Schicht 110 kann eine Stufendifferenz auf der Randregion 23 aufweisen. Wie oben unter Bezugnahme auf 4B und 5H erläutert, kann die verbleibende Prozessüberwachungsstruktur 30R Abschnitte der Dummy-Metallstrukturen 120d umfassen, die sich in der ersten Richtung D1 oder der zweiten Richtung D2 erstrecken.
  • In 15B kann ein Halbleitergehäuse 1000 einen Halbleiter-Chip 200, ein Gehäusesubstrat 500, externe Verbindungsanschlüsse 550 und eine Formschicht 570 umfassen. In einer Implementierung kann das Gehäusesubstrat 500 den Halbleiter-Chip 200 umfassen, der auf demselben montiert ist und der durch das oben erläuterte Verfahren hergestellt wurde.
  • Der Halbleiter-Chip 200 kann wie oben erläutert die Umverteilungs-Chip-Pads 141a umfassen, die durch die Passivierungsschicht 153 freigelegt werden. Die Umverteilungs-Chip-Pads 141a können Daten-Pads umfassen, die Datensignale kommunizieren, Befehls-/Adress-Pads, die Befehlssignale und Adresssignale kommunizieren, und/oder Leistungs- und Massen-Pads, an denen jeweils Massen- und Leistungsspannungen angelegt wird.
  • Das Gehäusesubstrat 500 kann z. B. eine Platine, ein flexibles Substrat oder ein Bandsubstrat umfassen. Das Gehäusesubstrat 500 kann eine elastische Platine oder eine starre Platine oder eine Kombination aus denselben sein, wobei jede interne Verbindungsleitungen umfasst, die darin ausgebildet sind.
  • Das Gehäusesubstrat 500 kann obere und untere Oberflächen aufweisen, die einander zugewandt sind, und kann Bondpads 510, interne Verbindungsleitungen ICL und externe Verbindungs-Pads 520 umfassen. Die Bondpads 510 können auf der oberen Oberfläche des Gehäusesubstrats 500 angeordnet sein und die externen Verbindungs-Pads 520 können auf der unteren Oberfläche des Gehäusesubstrats 500 angeordnet sein. Der Halbleiter-Chip 200 kann auf einem Zentralabschnitt der oberen Oberfläche des Gehäusesubstrats 500 liegen und eine Klebschicht 515 kann zwischen dem Halbleiter-Chip 200 und dem Gehäusesubstrat 500 liegen.
  • Die Bondpads 510 können durch Drähte W mit den Umverteilungs-Chip-Pads 141a des Halbleiter-Chips 200 verbunden sein. Die externen Verbindungs-Pads 520 können durch die internen Verbindungsleitungen ICL mit den Bondpads 510 verbunden sein.
  • Die Formschicht 570 kann den Halbleiter-Chip 200 auf der oberen Oberfläche des Gehäusesubstrats 500 bedecken. Die Formschicht 570 kann ein Epoxy Molding Compound (EMC) umfassen.
  • Die externen Verbindungsanschlüsse 550 können an den externen Verbindungs-Pads 520 auf der unteren Oberfläche des Gehäusesubstrats 500 befestigt sein. Das Halbleitergehäuse 1000 kann durch die externen Verbindungsanschlüsse 550 mit externen elektronischen Vorrichtungen verbunden sein.
  • Rückblickend und schlussfolgernd kann man sagen, dass mit der fortgeschrittenen Entwicklung der Elektronikindustrie hohe Geschwindigkeiten von Halbleitervorrichtungen zunehmend betrachtet wurden. Es wurde eine hohe Integration und/oder hohe Geschwindigkeit bei Halbleitervorrichtungen betrachtet. Einige Halbleiter-Chips können Umverteilungsschichten umfassen, die mit den Chip-Pads verbunden sind, um die Stellen der Pads an bestimmten Positionen des Halbleiter-Chips zu verändern.
  • Gemäß einiger beispielhafter Ausführungsformen kann ein Ätzprozess durchgeführt werden, um untere und obere dielektrische Schichten, die unterschiedliche FilmEigenschaften auf einer Ritzlinienregion aufweisen, teilweise zu ätzen, und wenn ein Schneidprozess an einem Halbleitersubstrat durchgeführt wird, kann verhindert werden, dass das Halbleitersubstrat unvollständig zerschnitten wird, es kann unterbunden werden, dass dünne Schichten abblättern, und es kann verhindert werden, dass Risse entstehen und sich zu einer Chip-Region ausbreiten.
  • Eine oder mehrere Ausführungsformen können Dummy-Elemente in einem Abschnitt der Ritzlinienregion vorsehen, auf der die unteren und die oberen dielektrischen Schichten verbleiben, z. B. eine Randregion, die eine Chip-Region umgibt. Zum Beispiel können Dummy-Elemente gemäß einer oder mehreren Ausführungsformen Dummy-Metallstrukturen in der unteren dielektrischen Schicht und ein Dummy-Metallmuster umfassen, das die Dummy-Metallstrukturen bedeckt, und die obere dielektrische Schicht kann auf dem Dummy-Metallmuster liegen. Als weiteres Beispiel können die Dummy-Elemente gemäß einer oder mehreren Ausführungsformen Dummy-Umverteilungs-Muster umfassen, die die obere dielektrische Schicht durchdringen und obere Oberflächen aufweisen, die niedriger sind als eine obere Oberfläche der oberen dielektrischen Schicht. So kann die Bildung und Ausbreitung von Rissen in Richtung der Chip-Region verhindert werden, wenn der Schneidprozess an dem Halbleitersubstrat durchgeführt wird. Folglich kann die Zuverlässigkeit und Nachgiebigkeit der Halbleiter-Chips steigen.
  • Eine oder mehrere Ausführungsformen können eine Halbleitervorrichtung vorsehen, die ein Umverteilungs-Chip-Pad und eine Prozessüberwachungsstruktur umfasst.
  • Es wurden hier beispielhafte Ausführungsformen offenbart, und obwohl konkrete Begriffe verwendet werden, werden sie in einem allgemeinen und beschreibenden Sinn verwendet und sollen so und nicht zum Zwecke einer Beschränkung interpretiert werden. Es wird für einen Fachmann bei Einreichung der vorliegenden Anmeldung ersichtlich sein, dass in einigen Fällen, außer anderweitig angegeben, Merkmale, Eigenschaften und/oder Elemente, die in Verbindung mit einer bestimmten Ausführungsform beschrieben werden, allein oder in Kombination mit Merkmalen, Eigenschaften und/oder Elementen verwendet werden können, die in Verbindung mit anderen Ausführungsformen beschrieben wurden. Dementsprechend wird es für einen Fachmann ersichtlich sein, dass verschiedene Veränderungen hinsichtlich der Form und Details vorgenommen werden können, ohne von Geist und Umfang der vorliegenden Erfindung, wie in den nachfolgenden Ansprüchen dargelegt, abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • KR 1020180096274 [0001]

Claims (25)

  1. Halbleitervorrichtung, aufweisend: ein Halbleitersubstrat (100), das eine Chip-Region (10) und eine Randregion (23) um diese Chip-Region (10) herum umfasst; eine untere dielektrische Schicht (110) und eine obere dielektrische Schicht (130) auf dem Halbleitersubstrat (100); ein Umverteilungs-Chip-Pad (141a), das die obere dielektrische Schicht (130) auf der Chip-Region (10) durchdringt und mit einem Chip-Pad (123a) verbunden ist; eine Prozessüberwachungsstruktur (30R; 143c) auf der Randregion (23); und Dummy-Elemente (120d, 123b; 143a, 143b) in der Randregion (23), die eine niedrigere obere Oberfläche aufweisen als eine obere Oberfläche der oberen dielektrischen Schicht (130).
  2. Halbleitervorrichtung nach Anspruch 1, wobei die Dummy-Elemente (120d, 123b) ein Teil der Prozessüberwachungsstruktur (30R) sind und Folgendes umfassen: eine Mehrzahl an Dummy-Metallstrukturen (120d), die voneinander beabstandet sind, in der unteren dielektrischen Schicht (110); und ein Dummy-Metallmuster (123b), das die Dummy-Metallstrukturen (120d) bedeckt, wobei die obere dielektrische Schicht (130) das Dummy-Metallmuster (123b) bedeckt.
  3. Halbleitervorrichtung nach Anspruch 1, wobei die Dummy-Elemente (143a, 143b) eine Mehrzahl an Dummy-Umverteilungs-Mustern (143a, 143b) umfassen, die die obere dielektrische Schicht (130) in der Randregion (23) durchdringen.
  4. Halbleitervorrichtung nach Anspruch 3, wobei sich die Dummy-Umverteilungs-Muster (143a, 143b) in einer Draufsicht um das Prozessüberwachungsmuster (143c) herum befinden.
  5. Halbleitervorrichtung nach Anspruch 1, wobei die Prozessüberwachungsstruktur (30R) ferner eine Mehrzahl an Umverteilungsausrichtungsmustern (141b) in der oberen dielektrischen Schicht (130) umfasst, wobei die Umverteilungsausrichtungsmuster (141b) mit den Dummy-Metallmustern (123b) in Kontakt stehen.
  6. Halbleitervorrichtung nach Anspruch 1, wobei die Mehrzahl an Dummy-Metallstrukturen (120d) jeweils Folgendes umfassen: eine Mehrzahl an gestapelten Dummy-Metallleitungen (121b), die sich in einer Richtung erstrecken; und eine Mehrzahl an Dummy-Metall-Durchkontaktierungen (122b), die zwischen die Dummy-Metallleitungen (121b) geschaltet sind.
  7. Halbleitervorrichtung nach Anspruch 1, wobei das Dummy-Metallmuster (123b) in einer Draufsicht die Mehrzahl an Dummy-Metallstrukturen (120d) überlappt.
  8. Halbleitervorrichtung nach Anspruch 1, wobei das Dummy-Metallmuster (123b) eine Mehrzahl an Ausrichtungslöchern (123h) aufweist, die voneinander beabstandet sind, wobei die Ausrichtungslöcher (123h) mit der oberen dielektrischen Schicht (130) gefüllt sind.
  9. Halbleitervorrichtung nach Anspruch 1, wobei die obere dielektrische Schicht (130) eine zweite Öffnung (OP3) aufweist, die von der Prozessüberwachungsstruktur (30R; 143c) beabstandet ist und einen Abschnitt der unteren dielektrischen Schicht (110) auf der Randregion (23) freilegt.
  10. Halbleitervorrichtung nach Anspruch 9, wobei die untere dielektrische Schicht (110) eine erste Dicke auf der Chip-Region (10) aufweist, und der Abschnitt der unteren dielektrischen Schicht (110) eine zweite Dicke aufweist, die geringer ist als die erste Dicke, wobei der Abschnitt der unteren dielektrischen Schicht (110) in der zweiten Öffnung (OP3) freiliegt.
  11. Halbleitervorrichtung nach Anspruch 1, wobei die untere dielektrische Schicht (110) ein dielektrisches Material umfasst, dessen dielektrische Konstante kleiner ist als eine dielektrische Konstante der oberen dielektrischen Schicht (130).
  12. Halbleitervorrichtung nach Anspruch 1, wobei: die Dummy-Metallstrukturen (120d) ein erstes metallisches Material umfassen und die Dummy-Metallmuster (123b) ein zweites metallisches Material umfassen, das sich von dem ersten metallischen Material unterscheidet.
  13. Halbleitervorrichtung nach Anspruch 1, wobei: die obere dielektrische Schicht (130) Folgendes umfasst: eine erste obere dielektrische Schicht (131), die das Chip-Pad (123a) bedeckt; und eine zweite obere dielektrische Schicht (133) und eine dritte obere dielektrische Schicht (135), die auf der ersten oberen dielektrischen Schicht (131) gestapelt sind, und die zweite obere dielektrische Schicht (133) ein dielektrisches Material umfasst, das sich von dielektrischen Materialien der ersten oberen dielektrischen Schicht (131) und der dritten oberen dielektrischen Schicht (135) unterscheidet.
  14. Halbleitervorrichtung nach Anspruch 1, ferner aufweisend: eine integrierte Halbleiterschaltung (101) auf dem Halbleitersubstrat (100) der Chip-Region (10); und eine Mehrzahl an Metallleitungen (121a) und eine Mehrzahl an Metall-Durchkontaktierungen (122a) in den unteren dielektrischen Schichten (110) der Chip-Region (10), wobei die Metallleitungen (121a) und die Metall-Durchkontaktierungen (122a) die integrierte Halbleiterschaltung (101) mit dem Chip-Pad (123a) verbinden.
  15. Halbleitervorrichtung nach Anspruch 1, ferner aufweisend eine Passivierungsschicht (153) auf der oberen dielektrischen Schicht (130) der Chip-Region (10), die einen Abschnitt des Umverteilungs-Chip-Pads (141a) freilegt.
  16. Halbleitervorrichtung, aufweisend: ein Halbleitersubstrat (100), das eine Chip-Region (10) und eine Randregion (23) um diese Chip-Region (10) herum umfasst; eine untere dielektrische Schicht (110) und eine obere dielektrische Schicht (130) auf dem Halbleitersubstrat (100); ein Umverteilungs-Chip-Pad (141a), das die obere dielektrische Schicht (130) auf der Chip-Region (10) durchdringt und mit einem Chip-Pad (123a) verbunden ist; ein Prozessüberwachungsmuster (143c) auf der Randregion (23); und eine Mehrzahl an Dummy-Umverteilungs-Mustern (143a, 143b), die die obere dielektrische Schicht (130) auf der Randregion (23) durchdringen, wobei sich die Dummy-Umverteilungs-Muster (143a, 143b) in einer Draufsicht um das Prozessüberwachungsmuster (143c) herum befinden.
  17. Halbleitervorrichtung nach Anspruch 16, wobei die Mehrzahl an Dummy-Umverteilungs-Mustern (143a, 143b) jeweils Folgendes umfassen: eine Mehrzahl an ersten Dummy-Umverteilungs-Mustern (143a), die jeweils eine erste Weite aufweisen, wobei die Mehrzahl an ersten Dummy-Umverteilungs-Mustern (143a) in einer Draufsicht das Prozessüberwachungsmuster (143c) umgeben; und eine Mehrzahl an zweiten Dummy-Umverteilungs-Mustern (143b) zwischen der Mehrzahl an ersten Dummy-Umverteilungs-Mustern (143a) und dem Prozessüberwachungsmuster (143c), wobei die Mehrzahl an zweiten Dummy-Umverteilungs-Mustern (143b) jeweils eine zweite Weite aufweisen, die geringer ist als die erste Weite.
  18. Halbleitervorrichtung nach Anspruch 17, wobei sich untere Oberflächen der Mehrzahl an ersten Dummy-Umverteilungs-Mustern (143a) auf einer Ebene befinden, die niedriger ist als jene der unteren Oberflächen der Mehrzahl an zweiten Dummy-Umverteilungs-Mustern (143b).
  19. Halbleitervorrichtung nach Anspruch 16, wobei jedes der Mehrzahl an Dummy-Umverteilungs-Mustern (143a, 143b) Folgendes umfasst: ein unteres Segment in Kontakt mit der unteren dielektrischen Schicht (110); und eine Mehrzahl an Seitenwandsegmenten, die sich von dem unteren Segment aus erstreckt.
  20. Halbleitervorrichtung nach Anspruch 19, ferner aufweisend eine Passivierungsschicht (153) auf der oberen dielektrischen Schicht (130) der Chip-Region (10), die einen Abschnitt des Umverteilungs-Chip-Pads (141a) freilegt, wobei sich die Passivierungsschicht (153) zu der Randregion (23) hin erstreckt, die Passivierungsschicht (153) einen Spalt ausfüllt, der von dem unteren Segment und den Seitenwandsegmenten von jedem der Dummy-Umverteilungs-Muster definiert wird.
  21. Halbleitervorrichtung nach Anspruch 16, wobei das Prozessüberwachungsmuster (143c) auf der oberen dielektrischen Schicht (130) liegt und ein metallisches Material umfasst, welches das gleiche ist wie das metallische Material des Umverteilungs-Chip-Pads (141a).
  22. Halbleitervorrichtung nach Anspruch 16, wobei das Prozessüberwachungsmuster (143c) auf der unteren dielektrischen Schicht (110) liegt und ein metallisches Material umfasst, welches das gleiche ist wie das metallische Material des Chip-Pads (123a).
  23. Halbleitervorrichtung nach Anspruch 16, wobei die untere dielektrische Schicht (110) ein dielektrisches Material umfasst, dessen dielektrische Konstante niedriger ist als eine dielektrische Konstante der oberen dielektrischen Schicht (130).
  24. Halbleitervorrichtung nach Anspruch 16, wobei die obere dielektrische Schicht (130) eine Öffnung aufweist, die von dem Prozessüberwachungsmuster (143c) beabstandet ist und einen Abschnitt der unteren dielektrischen Schicht (110) auf der Randregion (23) freilegt.
  25. Halbleitervorrichtung nach Anspruch 16, ferner aufweisend: eine integrierte Halbleiterschaltung (101) auf dem Halbleitersubstrat (100) der Chip-Region (10); und eine Mehrzahl an Metallleitungen (121a) und eine Mehrzahl an Metall-Durchkontaktierungen (122a) in den unteren dielektrischen Schichten (110) der Chip-Region (10), wobei die Metallleitungen (121a) und die Metall-Durchkontaktierungen (122a) die integrierte Halbleiterschaltung (101) mit dem Chip-Pad (123a) verbinden.
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