JP2020027944A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2020027944A
JP2020027944A JP2019145522A JP2019145522A JP2020027944A JP 2020027944 A JP2020027944 A JP 2020027944A JP 2019145522 A JP2019145522 A JP 2019145522A JP 2019145522 A JP2019145522 A JP 2019145522A JP 2020027944 A JP2020027944 A JP 2020027944A
Authority
JP
Japan
Prior art keywords
insulating film
semiconductor device
dummy
chip
pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2019145522A
Other languages
English (en)
Other versions
JP7225056B2 (ja
Inventor
正勳 韓
Jung-Hoon Han
正勳 韓
碩煥 金
Seokhwan Kim
碩煥 金
周東 金
Joodong Kim
周東 金
▲じゅん▼▲ほ▼ 盧
Junyong Noh
▲じゅん▼▲ほ▼ 盧
在源 徐
Jaewon Seo
在源 徐
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2020027944A publication Critical patent/JP2020027944A/ja
Application granted granted Critical
Publication of JP7225056B2 publication Critical patent/JP7225056B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H01L2221/68336—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding involving stretching of the auxiliary support post dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Abstract

【課題】 再配線パッド及び工程モニターリング構造体を含む半導体装置を提供する。【解決手段】 半導体装置が提供される。半導体装置はチップ領域及び前記チップ領域周辺のエッジ領域を含む半導体基板と、前記半導体基板上に配置された下部絶縁膜と、前記チップ領域で前記下部絶縁膜上に配置されたチップパッドと、前記エッジ領域の一部に提供される工程モニターリング構造体として、前記工程モニターリング構造体は前記下部絶縁膜内で互いに離隔されて配置されるダミー金属構造体及び前記ダミー金属構造体を覆うダミー金属パターンを含むことと、前記下部絶縁膜上で前記工程モニターリング構造体を覆い、前記チップパッドを露出させる第１オープニングを有する上部絶縁膜と、前記第１オープニング内で前記チップパッドと連結される再配線チップパッドと、を含むことができる。【選択図】 図５Ｈ

Description

本発明は半導体装置に係り、より詳細には再配線パッド及び工程モニターリング構造体を含む半導体装置に係る。
半導体パッケージは膨大なデータを格納し、格納された膨大なデータを短い時間内に処理することが可能である半導体チップを含む。半導体チップはデータを格納及び／又は処理するための内部集積回路及び外部から内部集積回路にデータを入力又は内部集積回路から外部へデータを出力するためのチップパッドを含む。
電子産業の発展に応じて半導体素子の高速化に対する要求も段々深化されている。このような半導体素子の高集積化及び／又は高速化に対する要求を充足させるために多様な研究が遂行されている。その１つとして、半導体チップの一部は、半導体チップの指定された位置に配置されたパッドの位置を変更するために、チップパッドと連結される再配線層を含む。
米国特許第９，８１８，７０１号公報 米国特許第９，０５９，０６２号公報
本願発明が解決しようとする課題は再配線パッド及び工程モニターリング構造体を含む半導体装置を提供することにある。
本発明が解決しようとする課題は以上のように言及された課題に制限されず、言及されない他の課題が下の記載から当業者に明確に理解されるはずである。
前記解決しようとする課題を達成するために本発明の実施形態に係る半導体装置はチップ領域及び前記チップ領域周辺のエッジ領域を含む半導体基板と、前記半導体基板上に配置された下部絶縁膜と、前記チップ領域で前記下部絶縁膜上に配置されたチップパッドと、前記エッジ領域の一部に提供される工程モニターリング構造体として、前記工程モニターリング構造体は前記下部絶縁膜内で互いに離隔されて配置されるダミー金属構造体及び前記ダミー金属構造体を覆うダミー金属パターンを含むことと、前記下部絶縁膜上で前記工程モニターリング構造体を覆い、前記チップパッドを露出させる第１オープニングを有する上部絶縁膜と、前記第１オープニング内で前記チップパッドと連結される再配線チップパッドと、を含むことができる。
前記解決しようとする課題を達成するために本発明の実施形態に係る半導体装置はチップ領域及び前記チップ領域周辺のエッジ領域を含む半導体基板と、前記半導体基板上に配置された下部絶縁膜及び上部絶縁膜と、前記チップ領域で前記上部絶縁膜を貫通してチップパッドと連結される再配線チップパッドと、前記エッジ領域に配置された工程モニターリングパターンと、前記エッジ領域で前記上部絶縁膜を貫通するダミー再配線パターンと、を含み、前記ダミー再配線パターンは、平面視で前記工程モニターリングパターンの周囲に配置されることができる。
その他の実施形態の具体的な事項は詳細な説明及び図面に含まれている。
本発明の実施形態によれば、スクライブライン領域で膜質特性差異を有する下部及び上部絶縁膜の一部をエッチングすることによって、半導体基板に対するカッティング工程の時、半導体基板が完全にカッティングされないか、下部及び上部絶縁膜が剥離されるか（ｐｅｅｌｉｎｇ）、又はチップ領域に向かってクラック（ｃｒａｃｋ）が発生することを防止することができる。
これに加えて、下部及び上部絶縁膜が残留するスクライブライン領域の一部にダミー金属構造体を配置することによって、半導体基板に対するカッティング工程の時、チップ領域に向かってクラックが発生することを防止することができる。したがって、半導体チップの信頼性及び歩留まりが向上されることができる。
本発明の実施形態に係る半導体装置が集積された基板を示す図面である。 図１のＡ部分を拡大した図面である。 本発明の実施形態に係る半導体装置の製造方法を示す順序図である。 本発明の実施形態に係る半導体装置の一部分を拡大した平面図であって、半導体チップを分離する前を示す。 本発明の実施形態に係る半導体装置の一部分を拡大した平面図であって、半導体チップを分離する後を示す。 本発明の実施形態に係る半導体装置の製造方法を示す断面図であって、図４Ａ及び図４ＢのＩ−Ｉ’線及びＩＩ−ＩＩ’線に沿って切断した断面を示す。 本発明の実施形態に係る半導体装置の製造方法を示す断面図であって、図４Ａ及び図４ＢのＩ−Ｉ’線及びＩＩ−ＩＩ’線に沿って切断した断面を示す。 本発明の実施形態に係る半導体装置の製造方法を示す断面図であって、図４Ａ及び図４ＢのＩ−Ｉ’線及びＩＩ−ＩＩ’線に沿って切断した断面を示す。 本発明の実施形態に係る半導体装置の製造方法を示す断面図であって、図４Ａ及び図４ＢのＩ−Ｉ’線及びＩＩ−ＩＩ’線に沿って切断した断面を示す。 本発明の実施形態に係る半導体装置の製造方法を示す断面図であって、図４Ａ及び図４ＢのＩ−Ｉ’線及びＩＩ−ＩＩ’線に沿って切断した断面を示す。 本発明の実施形態に係る半導体装置の製造方法を示す断面図であって、図４Ａ及び図４ＢのＩ−Ｉ’線及びＩＩ−ＩＩ’線に沿って切断した断面を示す。 本発明の実施形態に係る半導体装置の製造方法を示す断面図であって、図４Ａ及び図４ＢのＩ−Ｉ’線及びＩＩ−ＩＩ’線に沿って切断した断面を示す。 本発明の実施形態に係る半導体装置の製造方法を示す断面図であって、図４Ａ及び図４ＢのＩ−Ｉ’線及びＩＩ−ＩＩ’線に沿って切断した断面を示す。 本発明の多様な実施形態に係る半導体装置の工程モニターリング構造体を示す平面図である。 本発明の多様な実施形態に係る半導体装置の工程モニターリング構造体を示す平面図である。 本発明の多様な実施形態に係る半導体装置の工程モニターリング構造体を示す平面図である。 本発明の多様な実施形態に係る半導体装置の一部分を示す平面図であって、半導体チップを分離する前を示す。 本発明の多様な実施形態に係る半導体装置の一部分を示す平面図であって、半導体チップを分離する後を示す。 本発明の多様な実施形態に係る半導体装置の一部分を示す断面図であって、図７ＡのＩＩＩ−ＩＩＩ’線及びＩＶ−ＩＶ’線に沿って切断した断面を示す。 本発明の多様な実施形態に係る半導体装置の一部分を示す断面図であって、図７ＢのＩＩＩ−ＩＩＩ’線及びＩＶ−ＩＶ’線に沿って切断した断面を示す。 本発明の多様な実施形態に係る半導体装置の一部分を示す平面図であって、半導体チップを分離する前を示す。 本発明の多様な実施形態に係る半導体装置の一部分を示す平面図であって、半導体チップを分離する後を示す。 本発明の多様な実施形態に係る半導体装置の一部分を示す断面図であって、図９ＡのＶ−Ｖ’線及びＶＩ−ＶＩ’線に沿って切断した断面を示す。 本発明の多様な実施形態に係る半導体装置の一部分を示す断面図であって、図９ＢのＶ−Ｖ’線及びＶＩ−ＶＩ’線に沿って切断した断面を示す。 本発明の多様な実施形態に係る半導体装置の一部分を示す平面図であって、半導体装置を分離する前を示す。 本発明の多様な実施形態に係る半導体装置の一部分を示す平面図であって、半導体装置を分離する後を示す。 本発明の多様な実施形態に係る半導体装置の一部分を示す断面図であって、図１１ＡのＶＩＩ−ＶＩＩ’線及びＶＩＩＩ−ＶＩＩＩ’線に沿って切断した断面を示す。 本発明の多様な実施形態に係る半導体装置の一部分を示す断面図であって、図１１ＢのＶＩＩ−ＶＩＩ’線及びＶＩＩＩ−ＶＩＩＩ’線に沿って切断した断面を示す。 本発明の多様な実施形態に係る半導体装置の一部分を示す平面図であって、半導体装置を分離する前を示す。 本発明の多様な実施形態に係る半導体装置の一部分を示す平面図であって、半導体装置を分離する後を示す。 本発明の多様な実施形態に係る半導体装置の一部分を示す断面図であって、図１３ＡのＩＸ−ＩＸ’線及びＸ−Ｘ’線に沿って切断した断面を示す。 本発明の多様な実施形態に係る半導体装置の一部分を示す断面図であって、図１３ＢのＩＸ−ＩＸ’線及びＸ−Ｘ’線に沿って切断した断面を示す。 本発明の実施形態に係る半導体装置で個別的に分離された半導体チップの平面図を示す。 本発明の実施形態に係る半導体チップを含む半導体パッケージの断面図である。
以下、図面を参照して本発明の実施形態に係る半導体装置及びその製造方法に対して説明する。
図１は本発明の実施形態に係る半導体装置が集積された基板を示す図面である。図２は図１のＡ部分を拡大した図面である。
図１及び図２を参照すれば、半導体基板１００は半導体集積回路が形成されるチップ領域１０及びチップ領域１０の間のスクライブライン（ｓｃｒｉｂｅ ｌｉｎｅ）領域２０を含む。
基板１００は半導体特性を有する物質（例えば、シリコンウエハー）、絶縁性物質（例えば、ガラス）、絶縁性物質によって覆われた半導体又は導電体の中の１つである。例えば、半導体基板１００は第１導電型を有するシリコンウエハーである。
チップ領域１０は第１方向Ｄ１及び第１方向Ｄ１と垂直である第２方向Ｄ２に沿って２次元的に配列される。各々のチップ領域１０はスクライブライン領域２０によって囲まれる。
スクライブライン領域２０は第１方向Ｄ１に延在される複数の第１スクライブライン領域及び第１スクライブライン領域と交差し、第２方向Ｄ２に延在される複数の第２スクライブライン領域を含む。スクライブライン領域２０はソーイング又はダイシングマシン（ｓａｗｉｎｇ ｏｒ ｃｕｔｔｉｎｇ ｍａｃｈｉｎｅ）によって切断されるカッティング領域２１（ｃｕｔｔｉｎｇ ｒｅｇｉｏｎ）と、カッティング領域２１とチップ領域１０との間のエッジ領域２３（ｅｄｇｅ ｒｅｇｉｏｎ）を含む。エッジ領域２３はチップ領域１０を各々囲む。
半導体基板１００のチップ領域１０にＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＮＡＮＤフラッシュメモリ（Ｆｌａｓｈ Ｍｅｍｏｒｙ）、及びＲＲＡＭ（登録商標（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ））等のような半導体メモリ素子が提供される。これと異なり、チップ領域１０にＭＥＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓ）素子、光電子（ｏｐｔｏｅｌｅｃｔｒｏｎｉｃ）素子、ＣＰＵ、又はＤＳＰ等のプロセッサが提供されてもよい。その他の例として、半導体基板１００のチップ領域１０に論理和ゲート又は論理積ゲート等のような半導体素子を含む標準セルが形成されることができる。これに加えて、半導体集積回路にデータ又は信号を入出力するためのチップパッド１２３ａ及び再配線チップパッド１４１ａが半導体基板１００のチップ領域１０に配置されることができる。チップパッド１２３ａはチップ領域１０の各々の縁に配置されるか、或いは中心に配置され、再配線チップパッド１４１ａはチップパッド１２３ａと異なる位置に配置されることができる。
半導体基板１００のスクライブライン領域２０に工程モニターリング構造体３０及びテスト構造体４０が配置される。ここで、工程モニターリング構造体３０というのは、多様な半導体素子製造工程を遂行する時、アライメント基準として使用される多様な形態のアライメントパターン、上下部パターンの間の重畳状態を確認するためのオーバーレイ（ｏｖｅｒｌａｙ）パターン、及びパターンの厚さ及び線幅を測定する測定用パターンのように半導体素子製造工程をモニターリングするためのモニターリングパターンである。テスト構造体４０というのは、チップ領域１０に形成された半導体集積回路の電気的特性を評価するために半導体集積回路と実質的に同一な構造を有するテスト素子グループ（ＴＥＧ）を含む。テスト素子グループは、例えばＮＭＯＳ ＦＥＴ、ＰＭＯＳ ＦＥＴ、又は抵抗（ｒｅｓｉｓｔｏｒ）等を含む。
図３は本発明の実施形態に係る半導体装置の製造方法を示す順序図である。図３を参照すれば、先に図１及び図２を参照して説明したように、複数のチップ領域及びスクライブライン領域を含む半導体基板を準備する（Ｓ１０）。
半導体基板上に多様な半導体素子の製造工程を遂行して半導体集積回路、工程モニターリング構造体、及びテスト素子グループが形成される（Ｓ２０）。実施形態で、工程モニターリング構造体は半導体素子製造工程の基準として提供するために形成されるので、工程モニターリング構造体が先に形成された後に半導体集積回路及びテスト素子グループが形成されることができる。即ち、スクライブライン領域でテスト素子グループは工程モニターリング構造体が形成された後、残る空間に形成される。
半導体集積回路及びテスト素子グループを形成した後、テスト素子グループに対するテスト工程が遂行される（Ｓ３０）。テスト工程の時に、テストパッドを通じてテスト構造体に電気的信号が提供され、テスト素子グループを通じて半導体集積回路の電気的特性を評価することができる。
テスト工程を遂行した後、スクライブライン領域のカッティング領域に沿ってソーイング（ｓａｗｉｎｇ）又はダイシング（ｄｉｃｉｎｇ）工程が遂行される。したがって、半導体集積回路が形成された半導体基板のチップ領域が個別的に分離される（Ｓ４０）。
続いて、個別的に分離された半導体チップの各々に対するパッケージング工程が遂行される（Ｓ５０）。
図４Ａ及び図４Ｂは本発明の実施形態に係る半導体装置の一部分を拡大した平面図であって、半導体チップを分離する前後を示す。図５Ａ乃至図５Ｈは本発明の実施形態に係る半導体装置の製造方法を示す断面図であって、図４Ａ及び図４ＢのＩ−Ｉ’線及びＩＩ−ＩＩ’線に沿って切断した断面を示す。
図４Ａ及び図５Ａを参照すれば、半導体基板１００は複数のチップ領域１０及びスクライブライン領域２０を含み、スクライブライン領域２０は中心部分のカッティング領域２１及びカッティング領域２１とチップ領域１０との間のエッジ領域２３を含む。スクライブライン領域２０は第１方向Ｄ１又は第２方向Ｄ２に延在される。
半導体集積回路１０１がチップ領域１０の半導体基板１００上に形成される。半導体集積回路１０１はスイッチング素子及びデータ格納要素を含むメモリセルアレイとＭＯＳＦＥＴ、キャパシター、及び抵抗を含むロジック素子を含む。半導体集積回路１０１は層間絶縁膜１０３によってカバーされ、層間絶縁膜１０３は半導体基板１００の全体を覆う。層間絶縁膜１０３はシリコン酸化膜、シリコン窒化膜、及びシリコン酸窒化膜を含む。
半導体集積回路１０１を形成する時、スクライブライン領域２０の一部に複数のテスト素子グループ（図２の４０参照）が同時に形成される。テスト素子グループ（図２の４０参照）は半導体集積回路１０１をテストするために多様なテスト回路を含む。テスト素子グループは半導体集積回路１０１と実質的に同一な構造を含む。
下部絶縁膜１１０が半導体基板１００の全体を覆うように形成され、積層された複数の絶縁膜を含む。実施形態によれば、下部絶縁膜１１０はシリコン酸化膜より誘電率が低い低誘電物質で形成される。下部絶縁膜１１０は約１．０乃至３．０の誘電率を有し、有機、無機、及び有機−無機ハイブリッド物質の中で少なくとも１つを含む。他の例として、下部絶縁膜１１０は多孔性（ｐｏｒｏｕｓ）又は非多孔性であってもよい。下部絶縁膜１１０は、例えば不純物がドープされたシリコン酸化膜系物質又は低誘電率（Ｌｏｗ−ｋ）を有する有機ポリマーで形成される。不純物がドープされた酸化膜系物質は、例えば弗素がドーピングされた酸化膜（ｆｌｕｏｒｉｎｅ−ｄｏｐｅｄ ｏｘｉｄｅ又はＦＳＧ）、炭素がドーピングされた酸化膜、シリコン酸化膜、ＨＳＱ（ｈｙｄｒｏｇｅｎ ｓｉｌｓｅｓｑｕｉｏｘａｎｅ；ＳｉＯ：Ｈ）、ＭＳＱ（ｍｅｔｈｙｌ ｓｉｌｓｅｓｑｕｉｏｘａｎｅ；ＳｉＯ：ＣＨ３）又はａ−ＳｉＯＣ（ＳｉＯＣ：Ｈ）等である。低誘電率を有する有機ポリマーは、例えばポリアリルエーテル系樹脂、環状弗素樹脂、シロキサン共重合体、ブッ化ポリアリルエーテル系樹脂、ポリペンタフルオロスチレン（ｐｏｌｙｐｅｎｔａｆｌｕｏｒｏｓｔｙｌｅｎｅ）、ポリテトラフルオロスチレン系樹脂、フッ化ポリイミド樹脂、フッ化ポリナフタレン（ｐｏｌｙｎａｐｈｔｈａｌｅｎｅ ｆｌｕｒｉｄｅ）、又はポリサイド（ｐｏｌｙｃｉｄｅ）樹脂等である。これに加えて、下部絶縁膜１１０は縦方向に積層された絶縁膜の間に各々バリアー膜（図示せず）が形成されることができ、バリアー膜はＳｉＮ、ＳｉＯＮ、ＳｉＣ、ＳｉＣＮ膜、ＳｉＯＣＨ膜、ＳｉＯＣ膜、及びＳｉＯＦ膜のような絶縁物質を含むことができる。
内部配線構造体１２１ａ、１２２ａがチップ領域１０の下部絶縁膜１１０内に形成される。内部配線構造体１２１ａ、１２２ａは半導体集積回路１０１と電気的に連結される。内部配線構造体１２１ａ、１２２ａは金属配線１２１ａ及び下部絶縁膜１１０を貫通して互いに異なるレベルの金属配線１２１ａを連結する金属ビア１２２ａを含む。金属配線１２１ａ及び金属ビア１２２ａは第１金属物質を含むことができ、例えば、Ｗ、Ａｌ、Ｔｉ、Ｔａ、Ｃｏ、及びＣｕの中から選択されることができる。一例として、金属配線１２１ａ及び金属ビア１２２ａは銅（Ｃｕ）である。金属配線１２１ａ及び金属ビア１２２ａはバリアー金属膜としてＴｉＮ、ＷＮ、ＴａＮ、又はＴａＳｉＮのような金属窒化物を含む。
チップパッド１２３ａが最上層の下部絶縁膜１１０上に配置され、チップパッド１２３ａは内部配線構造体１２１ａ、１２２ａを通じて半導体集積回路１０１と電気的に連結される。チップパッド１２３ａはデータ信号を送受信するデータパッド、コマンド／アドレス信号を送受信するコマンド／アドレスパッド、接地又は電源電圧が印加される電源パッド、又は半導体集積回路１０１をテストするためのパッドである。このような、チップパッド１２３ａは第１金属物質と異なる第２金属物質を含むことができ、例えば、Ｗ、Ａｌ、Ｔｉ、Ｔａ、Ｃｏ、及びＣｕの中から選択されることができる。一例として、チップパッド１２３ａはアルミニウム（Ａｌ）を含むことができる。チップパッド１２３ａはバリアー金属膜としてＴｉＮ、ＷＮ、ＴａＮ、又はＴａＳｉＮのような金属窒化物を含むことができる。
エッジ領域２３の半導体基板１００上にダム（ｄａｍ）構造体１２０が形成される。ダム構造体１２０は、平面視で各々のチップ領域１０を囲むように形成される。ダム構造体１２０は、平面視でリング形状又は閉曲線形状を有する。ダム構造体１２０はチップ領域１０の内部配線構造体１２１ａ、１２２ａと共に形成され、下部絶縁膜１１０を貫通する金属ビア及び金属ビア上の金属配線を含む。
実施形態によれば、スクライブライン領域２０の一部にダミー金属構造体１２０ｄ及びダミー金属パターン１２３ｂを含む工程モニターリング構造体が形成されることができる。詳細に、ダミー金属構造体１２０ｄがスクライブライン領域２０の下部絶縁膜１１０内に形成され、ダミー金属パターン１２３ｂが下部絶縁膜上に形成される。
ダミー金属構造体１２０ｄは交互に積層されたダミー金属配線１２１ｂ及びダミー金属ビア１２２ｂを含む。ダミー金属配線１２１ｂはスクライブライン領域２０の延在方向と平行であるライン形状を有する。即ち、第１方向Ｄ１に延在される第１スクライブライン領域でダミー金属配線１２１ｂは第１方向Ｄ１に延在され、第２方向Ｄ２に延在される第２スクライブライン領域でダミー金属配線１２１ｂは第２方向Ｄ２に延在される。ダミー金属ビア１２２ｂは互いに異なるレベルのダミー金属配線１２１ｂを連結する。ダミー金属構造体１２０ｄはチップ領域１０の内部配線構造体１２１ａ、１２１ｂと同時に形成され、第１金属物質、例えば銅（Ｃｕ）を含む。
ダミー金属パターン１２３ｂはダミー金属構造体１２０ｄを覆う。即ち、ダミー金属パターン１２３ｂは、平面視で複数のダミー金属配線１２１ｂと重畳される。ダミー金属パターン１２３ｂはチップ領域１０のチップパッド１２３ａと同時に形成されることができ、第２金属物質、例えばアルミニウム（Ａｌ）を含むことができる。
上部絶縁膜１３０が半導体基板１００の全面に形成され、最上層下部絶縁膜１１０上でチップパッド１２３ａ及びダミー金属パターン１２３ｂを覆う。実施形態で、上部絶縁膜１３０は下部絶縁膜１１０に比べて強度が大きい絶縁物質を含む。上部絶縁膜１３０は下部絶縁膜１１０より誘電率が大きい絶縁物質を含む。上部絶縁膜１３０はシリコン酸化膜、シリコン窒化膜、又はシリコン酸窒化膜を含む。上部絶縁膜１３０は、例えばシリコン窒化膜（ＳｉＮ）、シリコン酸窒化膜（ＳｉＯＮ）、ＳｉＣＮ、高密度プラズマ（ＨＤＰ）酸化膜、ＴＥＯＳ（Ｔｅｔｒａ
Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）、ＰＥ−ＴＥＯＳ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）、Ｏ３−ＴＥＯＳ（Ｏ３−Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）、ＵＳＧ（Ｕｎｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＰＳＧ（ＰｈｏｓｐｈｏＳｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＢＳＧ（Ｂｏｒｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＢＰＳＧ（ＢｏｒｏＰｈｏｓｐｈｏＳｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＦＳＧ（Ｆｌｕｏｒｉｄｅ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）、ＴＯＳＺ（Ｔｏｎｅｎ ＳｉｌａＺｅｎｅ）、又はこれらの組み合わせからなされる。
実施形態によれば、上部絶縁膜１３０は複数の絶縁膜を含む。一例として、下部絶縁膜１１０上に順に積層された第１上部絶縁膜１３１、第２上部絶縁膜１３３、及び第３上部絶縁膜１３５を含む。ここで、第２上部絶縁膜１３３は第１及び第３上部絶縁膜１３１、１３５に対してエッチング選択性を有する絶縁物質でなされ、第１及び第３上部絶縁膜１３１、１３５より薄い。第１及び第３上部絶縁膜１３１、１３５は互いに異なる絶縁物質で形成され、第３上部絶縁膜１３５が第１上部絶縁膜１３１より厚い。一例として、第１上部絶縁膜１３１は高密度プラズマＨＤＰ酸化膜であり、第２上部絶縁膜１３３はシリコン窒化膜であり、第３上部絶縁膜１３５はＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）膜である。
図４Ａ及び図５Ｂを参照すれば、上部絶縁膜１３０をパターニングしてチップパッド１２３ａを露出させる第１オープニングＯＰ１、ダミー金属パターン１２３ｂの一部分を露出させる第２オープニングＯＰ２、及びスクライブライン領域２０の一部で下部絶縁膜１１０を露出させる第３オープニングＯＰ３が形成される。
第１乃至第３オープニングＯＰ１、ＯＰ２、ＯＰ３を形成することは、上部絶縁膜１３０上に開口部を有する第１マスクパターンＭＰ１を形成すること、及び第１マスクパターンＭＰ１をエッチングマスクとして利用して上部絶縁膜１３０の一部分を異方性エッチングすることを含む。第１乃至第３オープニングＯＰ１、ＯＰ２、ＯＰ３を形成した後、第１マスクパターンＭＰ１は除去される。
第１オープニングＯＰ１は各チップ領域１０で実質的に同一なサイズ及び均一な間隔に形成される。第２オープニングＯＰ２はダミー金属パターン１２３ｂの幅より小さい幅を有し、互いに離隔されて形成される。一例で、第２オープニングＯＰ２は方形状を有することと図示したが、円形又は多角形状を有してもよい。
第１乃至第３オープニングＯＰ１、ＯＰ２、ＯＰ３は同時に形成されるが、第３オープニングＯＰ３でのエッチング深さは第１及び第２オープニングＯＰ１、ＯＰ２でのエッチング深さより大きい。即ち、第３オープニングＯＰ３の底面は第１及び第２オープニングＯＰ１、ＯＰ２の底面より下に位置する。第３オープニングＯＰ３の幅は第１及び第２オープニングＯＰ１、ＯＰ２の幅と異なる。
実施形態で、第３オープニングＯＰ３を形成することによって、スクライブライン領域２０の一部で下部及び上部絶縁膜１１０、１３０の厚さが減少される。即ち、スクライブライン領域２０の一部で下部絶縁膜１１０は第１厚さＴ１を有する第１部分と第１厚さＴ１より小さい第２厚さＴ２を有する第２部分を含む。ここで、第１部分の第１厚さはチップ領域１０で下部絶縁膜１１０の厚さと実質的に同一である。
図４Ａ及び図５Ｃを参照すれば、再配線層１４０が第１乃至第３オープニングＯＰ１、ＯＰ２、ＯＰ３を有する上部絶縁膜１３０上に形成される。再配線層１４０を形成することは、第１乃至第３オープニングＯＰ１、ＯＰ２、ＯＰ３を有する上部絶縁膜１３０をコンフォーマルに覆う金属シード膜を形成すること及び金属シード膜上に金属膜を形成することを含む。金属シード膜及び金属膜は電解めっき法、無電解めっき法、スパッタリング法のような薄膜蒸着法で形成されることができる。再配線層１４０は、例えば銅（Ｃｕ）、アルミニウム（Ａｌ）、ニッケル（Ｎｉ）、は（Ａｇ）、金（Ａｕ）、白金（Ｐｔ）、錫（Ｓｎ）、鉛（Ｐｂ）、チタニウム（Ｔｉ）、クロム（Ｃｒ）、パラジウム（Ｐｄ）、インジウム（Ｉｎ）、亜鉛（Ｚｎ）及び炭素（Ｃ）から成るグループから選択された少なくとも１つの金属又は金属合金からなされる。一例として、再配線層１４０はアルミニウム（Ａｌ）を含むことができる。
再配線層１４０は第１乃至第３オープニングＯＰ１、ＯＰ２、ＯＰ３の一部分を満たし、第１及び第２オープニングＯＰ１、ＯＰ２内でチップパッド１２３ａ及びダミー金属パターン１２３ｂと接触する。
再配線層１４０を形成した後、再配線層１４０上に第２マスクパターンＭＰ２が形成される。第２マスクパターンＭＰ２はチップパッド１２３ａの上部を覆う。続いて、第２マスクパターンＭＰ２をエッチングマスクとして利用して再配線層１４０がエッチングされる。
したがって、図４Ａ及び図５Ｄに図示されたように、チップ領域１０の第１オープニングＯＰ１内に再配線チップパッド１４１ａが形成されることができる。再配線チップパッド１４１ａを形成する間に、スクライブライン領域２０の上部絶縁膜１３０の上面が露出され、スクライブライン領域２０の第２オープニングＯＰ２内に再配線アライメントパターン１４１ｂが形成される。
再配線アライメントパターン１４１ｂは第２オープニングＯＰ２内に各々形成され、ダミー金属パターン１２３ｂと接触する底部及び第２オープニングＯＰ２の内壁を覆う側壁部を含む。再配線アライメントパターン１４１ｂの上面は上部絶縁膜１３０の上面より低いレベルに位置する。
このように再配線アライメントパターン１４１ｂを形成することによって、スクライブライン領域２０の一部に工程モニターリング構造体３０が形成される。工程モニターリング構造体３０はダミー金属構造体１２０ｄ、ダミー金属パターン１２３ｂ、及び再配線アライメントパターン１４１ｂを含む。再配線アライメントパターン１４１ｂは後続する半導体工程を遂行する時、アライメント基準として使用される。
さらに、再配線チップパッド１４１ａ及び再配線アライメントパターン１４１ｂを形成する間に、第３オープニングＯＰ３の底面で再配線層１４０は除去され、第３オープニングＯＰ３の内側壁上に再配線スペーサー１４１ｃが残留する。即ち、再配線スペーサー１４１ｃは再配線チップパッド１４１ａ及び再配線アライメントパターン１４１ｂと同一な金属物質を含む。他の例として、第３オープニングＯＰ３内で再配線層１４０が完全に除去されて第３オープニングＯＰ３の内側壁が露出されてもよい。
図４Ａ及び図５Ｅを参照すれば、チップ領域１０の上部絶縁膜１３０上に再配線チップパッド１４１の一部を露出させるパッシベーション層１５３が形成される。パッシベーション層１５３を形成する前に、半導体基板１００の全面に均一な厚さに保護膜１５１が形成される。
保護膜１５１は、例えばシリコン窒化膜又はシリコン酸窒化物である。パッシベーション層１５３は、例えば感光性ポリイミド（ｐｈｏｔｏ ｓｅｎｓｉｔｉｖｅ ｐｏｌｙｉｍｉｄｅ、ＰＳＰＩ）のようなポリイミド系物質である。このようなパッシベーション層１５３はスピンコーティング（ｓｐｉｎ ｃｏａｔｉｎｇ）工程によって保護膜１５１上に堆積されることができ、別のフォトレジスト層の形成無しで、露光工程によって再配線チップパッド１４１ａ上の保護膜１５１の一部及びスクライブライン領域２０の保護膜１５１の一部を露出させるパターニング工程が遂行されることができる。
図４Ａ及び図５Ｆを参照すれば、パッシベーション層１５３に露出された保護膜１５１をエッチングして再配線チップパッド１４１ａを露出させる。スクライブライン領域２０で上部絶縁膜１３０の上面の一部及び第３オープニングＯＰ３の底面で保護膜１５１が除去される。したがって、スクライブライン領域２０の一部で下部絶縁膜１１０が露出される。
再配線チップパッド１４１ａを露出させた後、先に図３を参照して説明したように、テスト工程が遂行される。テスト工程を遂行した後、スクライブライン領域２０に沿って半導体基板１００をカッティングするカッティング工程が遂行される。
詳細に、図５Ｇを参照すれば、レーザー（ｌａｓｅｒ）が半導体基板１００の裏面にスクライブライン領域２０のカッティング領域２１に沿って照射される。したがって、レーザーが照射されたレーザースポット（ｓｐｏｔ）領域ＳＰで半導体基板１００の一部の物理的特性が変化されることができる。一例として、レーザーが照射されたレーザースポット領域ＳＰで半導体基板１００の物理的強度が弱化されることができる。
続いて、図４Ａ及び図５Ｈを参照すれば、半導体基板１００を薄膜テープ（図示せず）上に位置させた後、薄膜テープを水平的に伸ばすように力を提供することによって、半導体基板１００がスクライブライン領域２０のカッティング領域２１に沿ってカッティングされる。これと異なり、スクライブライン領域２０のカッティング領域２１に沿ってソーイング（ｓａｗｉｎｇ）工程を遂行してチップ領域１０を個別的に分離させることができる。ここで、ソーイング工程はソーイングホィール（ｓａｗｉｎｇ ｗｈｅｅｌ）又はレーザーが利用されることができる。
半導体基板１００に対するカッティング工程を遂行することによって、個別的に分離された半導体チップが形成される。半導体チップの各々はチップ領域１０及びチップ領域１０周辺のエッジ領域２３を有する。
実施形態によれば、半導体基板１００のチップ領域１０を個別的に分離する時、工程モニターリング構造体３０が配置される部分を除外し、下部絶縁膜１１０より強度が大きい上部絶縁膜１３０がカッティング領域２１に存在しないとし得る。したがって、カッティング工程の時、下部絶縁膜１１０と上部絶縁膜１３０との間の特性差異によって半導体基板１００が完全にカッティングされないか、或いは薄膜が剥離される現象（ｐｅｅｌｉｎｇ）は防止されることができる。言い換えれば、下部絶縁膜１１０と上部絶縁膜１３０との間の界面に沿って水平的に剥離される現象は防止されることができる。また、カッティング領域２１での下部絶縁膜１１０の厚さがエッジ領域２３での下部絶縁膜１１０の厚さより薄いので、半導体基板１００に対するカッティング工程が容易である。
実施形態によれば、カッティング工程の時、工程モニターリング構造体３０がカッティングされることができる。上部絶縁膜１３０が存在するスクライブライン領域２０で再配線アライメントパターン１４１ｂの下にダミー金属構造体１２０ｄが配置されるので、カッティング工程を遂行する時、ダミー金属構造体１２０ｄがチップ領域１０に向かってクラック（ｃｒａｃｋ）が伝播されることを遮断することができる。したがって、半導体チップの信頼性及び歩留まりが向上されることができる。
半導体基板１００に対するカッティングの後、チップ領域１０の周辺のエッジ領域２３の一部で残余工程モニターリング構造体３０Ｒが残留することができ、エッジ領域２３の他の一部で下部絶縁膜１１０は段差を有することができる。言い換えれば、エッジ領域２３で下部絶縁膜１１０は第１厚さＴ１を有する第１部分と第１厚さＴ１より小さい第２厚さＴ２を有する第２部分を含む。さらに、上部絶縁膜１３０は下部絶縁膜１１０の第１部分を覆い、下部絶縁膜１１０の第２部分上に再配線スペーサー１４１ｃが残留する。
図６Ａ、図６Ｂ、及び図６Ｃは本発明の多様な実施形態に係る半導体装置の工程モニターリング構造体を示す平面図である。説明を簡易にするために、先に図４Ａ、図４Ｂ、及び図５Ａ乃至図５Ｈを参照して説明された実施形態と同一な技術的特徴に対する説明は省略される。
図６Ａを参照すれば、スクライブライン領域２０の一部に工程モニターリング構造体３０が配置される。工程モニターリング構造体３０は、先に説明したように、ダミー金属構造体１２０ｄ、ダミー金属パターン１２３ｂ、及び再配線アライメントパターン１４１ｂを含む。ここで、ダミー金属構造体１２０ｄはスクライブライン領域２０の延在方向と平行に第１方向Ｄ１又は第２方向Ｄ２に長軸を有するバー（ｂａｒ）形状を有する。即ち、ダミー金属構造体１２０ｄはバー形状のダミー金属配線１２１ｂ及び互いに異なるレベルのダミー金属配線１２１ｂを連結するダミー金属ビア１２２ｂを含む。ダミー金属配線１２１ｂは第１方向Ｄ１に沿って一定間隔に離隔され、第２方向Ｄ２に沿って一定間隔に離隔される。
図６Ｂを参照すれば、ダミー金属配線１２１ｂはバー形状を有し、第１方向Ｄ１に沿ってジグザグ形状に離隔されて配列され、第２方向Ｄ２に沿って所定間隔離隔されて配置される。
図６Ｃを参照すれば、ダミー金属パターン１２３ｂ上の再配線アライメントパターン１４１ｂは第１方向Ｄ１に延在される第１パターン及び第２方向Ｄ２に延在される第２パターンを含み、第１パターンが第２パターンと交差する。これと異なり、再配線アライメントパターン１４１ｂは第１パターンを含む第１グループと、第２パターンを含み、第１グループと離隔される第２グループとを含んでもよい。
以下、本発明の多様な実施形態に係る半導体装置に対して説明し、先に図４Ａ、図４Ｂ、及び図５Ａ乃至図５Ｈを参照して説明された実施形態と同一な技術的特徴に対する説明は省略される。
図７Ａ及び図７Ｂは本発明の多様な実施形態に係る半導体装置の一部分を示す平面図であって、半導体チップを分離する前後を示す。図８Ａ及び図８Ｂは本発明の多様な実施形態に係る半導体装置の一部分を示す断面図であって、図７Ａ及び図７ＢのＩＩＩ−ＩＩＩ’線及びＩＶ−ＩＶ’線に沿って切断した断面を示す。
図７Ａ及び図８Ａを参照すれば、スクライブライン領域２０で工程モニターリング構造体３０は下部絶縁膜１１０内のダミー金属構造体１２０ｄ及びダミー金属構造体１２０ｄ上のダミー金属パターン１２３ｂを含む。ここで、ダミー金属パターン１２３ｂは互いに離隔されるアライメントホール１２３ｈを含む。アライメントホール１２３ｈは方形状を有するか、或いは第１方向Ｄ１又は第２方向Ｄ２に延在されるバー形状を有する。アライメントホール１２３ｈの形状及び配置は多様に変形されることができる。実施形態で、ダミー金属パターン１２３ｂのアライメントホール１２３ｈは上下部パターンの間のアライメントを確認するためのアライメント基準として使用されることができる。このような場合、ダミー金属構造体１２０ｄはダミー金属パターン１２３ｂに形成されたアライメントホール１２３ｈとオーバーラップされないように配置される。
図７Ｂ及び図８Ｂを参照すれば、先に図５Ｇ及び図５Ｈを参照して説明したように、半導体基板１００の裏面にレーザーを照射した後、スクライブライン領域２０に沿って半導体基板１００をカッティングすることによって、半導体基板１００が複数の半導体チップに分離される。
半導体チップの各々のエッジ領域２３に残余工程モニターリング構造体３０Ｒが残留する。ここで、残余工程モニターリング構造体３０Ｒはアライメントホール１２３ｈを有するダミー金属パターン１２３ｂの一部を含む。
図９Ａ及び図９Ｂは本発明の多様な実施形態に係る半導体装置の一部分を示す平面図であって、半導体チップを分離する前後を示す。図１０Ａ及び図１０Ｂは本発明の多様な実施形態に係る半導体装置の一部分を示す断面図であって、図９Ａ及び図９ＢのＶ−Ｖ’線及びＶＩ−ＶＩ’線に沿って切断した断面を示す。
図９Ａ及び図１０Ａを参照すれば、スクライブライン領域２０で工程モニターリング構造体３０は下部絶縁膜１１０内のダミー金属構造体１２０ｄ及びダミー金属構造体１２０ｄ上のダミー金属パターン１２３ｂを含む。実施形態で、ダミー金属パターン１２３ｂはチップ領域１０に形成されるパターンの線幅及び厚さを測定するための測定パターンである。上部絶縁膜１３０はダミー金属パターン１２３ｂの全面上で実質的に均一な厚さを有する。
図９Ｂ及び図１０Ｂを参照すれば、先に図５Ｇ及び図５Ｈを参照して説明したように、半導体基板１００の裏面にレーザーを照射した後、スクライブライン領域２０に沿って半導体基板１００をカッティングすることによって、半導体基板１００が複数の半導体チップに分離される。カッティング工程の時、工程モニターリング構造体３０もまた共にカッティングされ、エッジ領域２３の一部に残余工程モニターリング構造体３０Ｒが残留する。
図１１Ａ及び図１１Ｂは本発明の多様な実施形態に係る半導体装置の一部分を示す平面図であって、半導体装置を分離する前後を示す。図１２Ａ及び図１２Ｂは本発明の多様な実施形態に係る半導体装置の一部分を示す断面図であって、図１１Ａ及び図１１ＢのＶＩＩ−ＶＩＩ’線及びＶＩＩＩ−ＶＩＩＩ’線に沿って切断した断面を示す。
図１１Ａ及び図１２Ａを参照すれば、工程モニターリングパターン１４３ｃがスクライブライン領域２０の上部絶縁膜１３０上に配置される。工程モニターリングパターン１４３ｃは後続する上下パターンの間の重畳を確認するためのオーバーレイ（ｏｖｅｒｌａｙ）パターンである。ここで、工程モニターリングパターン１４３ｃは先に図５Ｃ及び図５Ｄを参照して説明されたチップ領域１０の再配線チップパッド１４１ａを形成する時、スクライブライン領域２０上の再配線層１４０の一部をパターニングして形成されることができる。即ち、工程モニターリングパターン１４３ｃは再配線チップパッド１４１ａと同一な金属物質を含む。
工程モニターリングパターン１４３ｃの周囲に上部絶縁膜１３０及び下部絶縁膜１１０を貫通する第１ダミーオープニングＯＰ２ａが形成され、工程モニターリングパターン１４３ｃと第１ダミーオープニングＯＰ２ａとの間に上部絶縁膜１３０を貫通する第２ダミーオープニングＯＰ２ｂが形成される。
第１及び第２ダミーオープニングＯＰ２ａ、ＯＰ２ｂは、先に図５Ｂを参照して説明したように、チップ領域１０の第１オープニングＯＰ１と同時に形成されることができる。第１ダミーオープニングＯＰ２ａの幅が第２ダミーオープニングＯＰ２ｂの幅より大きく、第１ダミーオープニングＯＰ２ａの底面が第２ダミーオープニングＯＰ２ｂの底面より低いレベルに位置する。一例として、第１ダミーオープニングＯＰ２ａは下部絶縁膜１１０又は層間絶縁膜１０３を露出させ、第２ダミーオープニングＯＰ２ｂは下部絶縁膜１１０を露出させる。第１ダミーオープニングＯＰ２ａは、平面視で工程モニターリングパターン１４３ｃを囲む閉曲線形状を有する。第２ダミーオープニングＯＰ２ｂは第１方向Ｄ１及び第２方向Ｄ２に長軸を有するバー形状を有する。
第１ダミーオープニングＯＰ２ａ内に第１ダミー再配線パターン１４３ａが形成され、第２ダミーオープニングＯＰ２ｂ内に第２ダミー再配線パターン１４３ｂが形成される。ここで、第１及び第２ダミー再配線パターンは１４３ａ、１４３ｂは、先に図５Ｃ及び図５Ｄを参照して説明したように、チップ領域１０の再配線チップパッド１４１ａと同時に形成される。即ち、第１及び第２ダミー再配線パターン１４３ａ、１４３ｂは再配線チップパッド１４１ａと同一な金属物質を含む。
第１ダミー再配線パターン１４３ａは層間絶縁膜１０３と接触する底部及び底部から第１ダミーオープニングＯＰ２ａの内壁に延在される側壁部を含む。第２ダミー再配線パターン１４３ｂは下部絶縁膜１１０と接触する底部及び底部から第２ダミーオープニングＯＰ２ｂの内壁に延在される側壁部を含む。第１及び第２ダミー再配線パターンは１４３ａ、１４３ｂの上面は上部絶縁膜１３０の上面より低いレベルに位置する。
第１及び第２ダミー再配線パターン１４３ａ、１４３ｂは第１及び第２ダミーオープニングＯＰ２ａ、ＯＰ２ｂの一部を満たす。第１及び第２ダミー再配線パターン１４３ａ、１４３ｂの底部及び側壁部によって定義されたギャップ領域はパッシベーション層１５３で満たされる。
図１１Ｂ及び図１２Ｂを参照すれば、先に図５Ｇ及び図５Ｈを参照して説明したように、半導体基板１００の裏面にレーザーを照射した後、スクライブライン領域２０に沿って半導体基板１００がカッティングされる。
半導体基板１００に対するカッティング工程の時、下部及び上部絶縁膜１１０、１３０が存在する部分で第１ダミー再配線パターン１４３ａの内側にカッティング領域２１が曲がることもあり得る。即ち、隣接する半導体チップが非対称にカッティングされることもあり得り、半導体チップのエッジ領域２３の一部で幅が変わることがあり得る。
実施形態によれば、オーバーレイパターンとして使用される工程モニターリングパターン１４３ｃの周囲に上部絶縁膜１３０を貫通する第１及び第２ダミー再配線パターン１４３ａ、１４３ｂが形成されているので、カッティング領域２１に沿って半導体基板１００をカッティングする時、第１及び第２ダミー再配線パターン１４３ａ、１４３ｂはチップ領域１０に伝播されるクラックを遮断することができる。
図１３Ａ及び図１３Ｂは本発明の多様な実施形態に係る半導体装置の一部分を示す平面図であって、半導体装置を分離する前後を示す。図１４Ａ及び図１４Ｂは本発明の多様な実施形態に係る半導体装置の一部分を示す断面図であって、図１３Ａ及び図１３ＢのＩＸ−ＩＸ’線及びＸ−Ｘ’線に沿って切断した断面を示す。
図１３Ａ及び図１４Ａを参照すれば、下部工程モニターリングパターン１２３ｃが下部絶縁膜１１０上に形成され、上部絶縁膜１３０が下部工程モニターリングパターン１２３ｃを覆う。下部工程モニターリングパターン１２３ｃは後続する上下パターンの間の重畳を確認するためのオーバーレイ（ｏｖｅｒｌａｙ）パターンである。ここで、下部工程モニターリングパターン１２３ｃは図５Ａを参照して説明したチップパッド１２３ａを形成する時、共に形成されることができる。即ち、下部工程モニターリングパターン１２３ｃはチップパッド１２３ａと同一な金属物質を含む。一例として、下部工程モニターリングパターン１２３ｃは第１方向Ｄ１及び第２方向Ｄ２に延在されるバー形状を有する。
下部工程モニターリングパターン１２３ｃの周囲に上部絶縁膜１３０及び下部絶縁膜１１０を貫通する第１ダミーオープニングＯＰ２ａが形成される。下部工程モニターリングパターン１２３ｃの間に上部絶縁膜１３０を貫通する第２ダミーオープニングＯＰ２ｂが形成される。ここで、第１ダミーオープニングＯＰ２ａの幅が第２ダミーオープニングＯＰ２ｂの幅より大きい。第１及び第２ダミーオープニングＯＰ２ａ、ＯＰ２ｂは、先に図５Ｂを参照して説明したように、チップ領域１０の第１オープニングＯＰ１と同時に形成される。
第１ダミーオープニングＯＰ２ａ内に第１ダミー再配線パターン１４３ａが形成され、第２ダミーオープニングＯＰ２ｂ内に第２ダミー再配線パターン１４３ｂが形成される。ここで、第１及び第２ダミー再配線パターン１４３ａ、１４３ｂは、先に図５Ｃ及び図５Ｄを参照して説明したように、チップ領域１０の再配線チップパッド１４１ａと同時に形成されることができる。即ち、第１及び第２ダミー再配線パターン１４３ａ、１４３ｂは再配線チップパッド１４１ａと同一な金属物質を含む。第１及び第２ダミー再配線パターン１４３ａ、１４３ｂが形成された第１及び第２ダミーオープニングＯＰ２ａ、ＯＰ２ｂはパッシベーション層１５３で満たされる。
図１３Ｂ及び図１４Ｂを参照すれば、先に図５Ｇ及び図５Ｈを参照して説明したように、半導体基板１００の裏面にレーザーを照射した後、スクライブライン領域２０のカッティング領域２１に沿って半導体基板１００をカッティングすることによって、半導体基板１００が複数の半導体チップに分離される。
半導体基板１００をカッティングする時、第１ダミー再配線パターン１４３ａはチップ領域１０に伝播されるクラックを遮断することができ、上部絶縁膜１３０と下部絶縁膜１１０との間の割れがチップ領域１０に伝播されることを遮断することができる。
図１５Ａは本発明の実施形態に係る半導体装置で個別的に分離された半導体チップの平面図を示す。図１５Ｂは本発明の実施形態に係る半導体チップを含む半導体パッケージの断面図である。
図１５Ａを参照すれば、個別的に分離された半導体チップ２００はチップ領域１０及びチップ領域１０の周辺のエッジ領域２３を含む。エッジ領域２３の一部で残余工程モニターリング構造体３０Ｒが残留し、エッジ領域２３の他の一部で上部及び下部絶縁膜１１０、１３０に形成された第３オープニングＯＰ３の一部が残留する。即ち、半導体チップ２００のエッジ領域２３で下部絶縁膜１１０は段差を有する。残余工程モニターリング構造体３０Ｒは先に説明したように、第１方向Ｄ１又は第２方向Ｄ２に延在されるダミー金属構造体の一部を含む。
図１５Ｂを参照すれば、半導体パッケージ１０００は半導体装置２００、パッケージ基板５００、外部接続端子５５０、及びモールディング膜５７０を含む。実施形態によれば、先に説明された製造方法によって形成された半導体チップ２００がパッケージ基板５００上に実装されることができる。
半導体装置２００は、先に説明したようにパッシベーション層１５３によって露出された再配線チップパッド１４１ａを含む。再配線チップパッド１４１はデータ信号を入出力するデータパッド、コマンド信号、及びアドレス信号を入出力するコマンド／アドレスパッド、及び接地及び電源電圧が印加される電源パッド及び接地パッドを含む。
パッケージ基板５００は、例えば印刷回路基板、フレキシブル基板、又はテープ基板等である。パッケージ基板５００はその内部に内部配線が形成された軟性印刷回路基板（ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｂｏａｒｄ）、硬性印刷回路基板（ｒｉｇｉｄ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｂｏａｒｄ）、又はこれらの組み合わせである。
パッケージ基板５００は互いに対向する上面及び下面を有し、ボンディングパッド５１０、内部配線ＩＣＬ、及び外部接続パッド５２０を含む。ボンディングパッド５１０はパッケージ基板５００の上面に配列され、外部接続パッド５２０はパッケージ基板５００の下面に配列される。パッケージ基板５００の上面中心に半導体チップ２００が配置され、半導体チップ２００とパッケージ基板５００との間に接着層５１５が提供される。
ボンディングパッド５１０はワイヤＷを通じて半導体装置２００の再配線チップパッド１４１ａと連結される。外部接続パッド５２０は内部配線ＩＣＬを通じてボンディングパッド５１０と連結される。
モールディング膜５７０はパッケージ基板５００の上面で半導体装置２００を覆う。モールディング膜５７０はエポキシモールディングコンパウンド（Ｅｐｏｘｙ ｍｏｌｄｉｎｇ ｃｏｍｐｏｕｎｄ）を含む。
外部接続端子５５０はパッケージ基板５００の下面の外部接続パッド５２０に付着される。このような半導体パッケージ１０００は外部接続端子５５０を通じて外部電子装置と連結される。
以上、添付された図面を参照して本発明の実施形態を説明したが、本発明が属する技術分野で通常の知識を有する者は、本発明がその技術的思想や必須的な特徴を変形することなく、他の具体的な形態に実施できることを理解するはずである。したがって、以上で記述した実施形態はすべての面で例示的なものであり、限定的なものではないものとして理解しなければならない。
１０ チップ領域
２０ スクライブライン領域
３０ 工程モニターリング構造体
１００ 半導体基板
１０１ 半導体集積回路
１０３ 層間絶縁膜
１１０ 下部絶縁膜
１２０ ダム構造体
１２０ｄ ダミー金属構造体
１２１ａ 金属配線
１２１ｂ ダミー金属配線
１２２ａ 金属ビア
１２２ｂ ダミー金属ビア
１２３ａ チップパッド
１２３ｂ ダミー金属パターン
１３０ 上部絶縁膜
１４０ 再配線層

Claims (25)

  1. チップ領域及び前記チップ領域周辺のエッジ領域を含む半導体基板と、
    前記半導体基板上に配置された下部絶縁膜及び上部絶縁膜と、
    前記チップ領域で前記上部絶縁膜を貫通し、チップパッドと連結された再配線チップパッドと、
    前記エッジ領域の一部に提供される工程モニターリング構造体と、
    前記エッジ領域に配置され、前記上部絶縁膜の上面より低い上面を有するダミー要素と、を含む半導体装置。
  2. 前記ダミー要素は、前記工程モニターリング構造体の一部であり、前記ダミー要素は、
    前記下部絶縁膜内で互いに離隔されて配置されるダミー金属構造体と、
    前記ダミー金属構造体を覆うダミー金属パターンと、を含み、
    前記上部絶縁膜は、前記ダミー金属パターンを覆う請求項１に記載の半導体装置。
  3. 前記ダミー要素は、前記エッジ領域で前記上部絶縁膜を貫通する複数のダミー再配線パターンを含む請求項１に記載の半導体装置。
  4. 平面視で、前記ダミー再配線パターンは、前記工程モニターリング構造体の周囲に位置する請求項３に記載の半導体装置。
  5. 前記工程モニターリング構造体は、前記上部絶縁膜内に配置されて前記ダミー金属パターンと接触する再配線アライメントパターンを含む請求項２に記載の半導体装置。
  6. 前記ダミー金属構造体の各々は、一方向に沿って延在され、積層されたダミー金属配線及び前記ダミー金属配線の間に連結されたダミー金属ビアを含む請求項２に記載の半導体装置。
  7. 前記ダミー金属パターンは、平面視で前記ダミー金属構造体と重畳される請求項２に記載の半導体装置。
  8. 前記ダミー金属パターンは、互いに離隔されるアライメントホールを有し、前記アライメントホールは、前記上部絶縁膜で満たされる請求項２に記載の半導体装置。
  9. 前記上部絶縁膜は、前記工程モニターリング構造体と離隔されて前記エッジ領域で前記下部絶縁膜の一部分を露出させるオープニングを有する請求項１に記載の半導体装置。
  10. 前記チップ領域で前記下部絶縁膜は、第１厚さを有し、前記オープニングによって露出された前記下部絶縁膜の前記一部分は、前記第１厚さより小さい第２厚さを有する請求項９に記載の半導体装置。
  11. 前記下部絶縁膜は、前記上部絶縁膜より低い誘電率を有する誘電物質を含む請求項１に記載の半導体装置。
  12. 前記ダミー金属構造体は、第１金属物質を含み、前記ダミー金属パターンは、前記第１金属物質と異なる第２金属物質を含む請求項２に記載の半導体装置。
  13. 前記上部絶縁膜は、前記チップパッドを覆う第１上部絶縁膜、前記第１上部絶縁膜上に積層された第２上部絶縁膜及び第３上部絶縁膜を含み、前記第２上部絶縁膜は、前記第１上部絶縁膜及び前記第３上部絶縁膜と異なる絶縁物質を含む請求項１に記載の半導体装置。
  14. 前記チップ領域の前記半導体基板上に提供された半導体集積回路と、
    前記チップ領域の前記下部絶縁膜内に配置され、前記半導体集積回路と前記チップパッドを連結する金属配線及び金属ビアと、をさらに含む請求項１に記載の半導体装置。
  15. 前記チップ領域の前記上部絶縁膜上に配置されて、前記再配線チップパッドの一部を露出させるパッシベーション層をさらに含み、前記パッシベーション層は、前記エッジ領域に延長されて前記工程モニターリング構造体を覆う請求項１に記載の半導体装置。
  16. チップ領域及び前記チップ領域周辺のエッジ領域を含む半導体基板と、
    前記半導体基板上に配置された下部絶縁膜及び上部絶縁膜と、
    前記チップ領域で前記上部絶縁膜を貫通してチップパッドと連結される再配線チップパッドと、
    前記エッジ領域に配置された工程モニターリングパターンと、
    前記エッジ領域で前記上部絶縁膜を貫通するダミー再配線パターンを含み、前記ダミー再配線パターンは、平面視で前記工程モニターリングパターンの周囲に配置される半導体装置。
  17. 前記ダミー再配線パターンは、
    第１幅を有し、平面視で前記工程モニターリングパターンを囲む第１ダミー再配線パターンと、
    前記第１ダミー再配線パターンと前記工程モニターリングパターンとの間に配置され、前記第１幅より小さい第２幅を有する第２ダミー再配線パターンと、を含む請求項１６に記載の半導体装置。
  18. 前記第１ダミー再配線パターンの底面は、前記第２ダミー再配線パターンの底面より低いレベルに位置する請求項１７に記載の半導体装置。
  19. 前記ダミー再配線パターンは、前記下部絶縁膜と接触する底部及び前記底部から延在される側壁部を含む請求項１６に記載の半導体装置。
  20. 前記チップ領域の前記上部絶縁膜上に配置されて、前記再配線チップパッドの一部を露出させるパッシベーション層をさらに含み、
    前記パッシベーション層は、前記エッジ領域に延長されて前記ダミー再配線パターンの前記底部及び前記側壁部によって定義されたギャップ領域を満たす請求項１９に記載の半導体装置。
  21. 前記工程モニターリングパターンは、前記上部絶縁膜上に配置され、前記再配線チップパッドと同一な金属物質を含む請求項１６に記載の半導体装置。
  22. 前記工程モニターリングパターンは、前記下部絶縁膜上に配置され、前記チップパッドと同一な金属物質を含む請求項１６に記載の半導体装置。
  23. 前記下部絶縁膜は、前記上部絶縁膜より低い誘電率を有する誘電物質を含む請求項１６に記載の半導体装置。
  24. 前記上部絶縁膜は、前記工程モニターリングパターンと離隔されて前記エッジ領域で前記下部絶縁膜の一部分を露出させるオープニングを有する請求項１６に記載の半導体装置。
  25. 前記チップ領域の前記半導体基板上に提供された半導体集積回路と、
    前記チップ領域の前記下部絶縁膜内に配置され、前記半導体集積回路と前記チップパッドを連結する金属配線及び金属ビアと、をさらに含む請求項１６に記載の半導体装置。
JP2019145522A 2018-08-17 2019-08-07 半導体装置 Active JP7225056B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020180096274A KR102542621B1 (ko) 2018-08-17 2018-08-17 반도체 장치
KR10-2018-0096274 2018-08-17

Publications (2)

Publication Number Publication Date
JP2020027944A true JP2020027944A (ja) 2020-02-20
JP7225056B2 JP7225056B2 (ja) 2023-02-20

Family

ID=69320615

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019145522A Active JP7225056B2 (ja) 2018-08-17 2019-08-07 半導体装置

Country Status (5)

Country Link
US (1) US11139199B2 (ja)
JP (1) JP7225056B2 (ja)
KR (1) KR102542621B1 (ja)
CN (1) CN110838478A (ja)
DE (1) DE102019117792B4 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102557402B1 (ko) * 2018-10-19 2023-07-18 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP7370182B2 (ja) * 2019-07-08 2023-10-27 エイブリック株式会社 半導体装置およびその検査方法
US11309243B2 (en) * 2019-08-28 2022-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Package having different metal densities in different regions and manufacturing method thereof
US20230369145A1 (en) * 2022-05-10 2023-11-16 Winbond Electronics Corp. Semiconductor structure and manufacturing method therefor

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05152433A (ja) * 1991-11-27 1993-06-18 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2004134640A (ja) * 2002-10-11 2004-04-30 Renesas Technology Corp 半導体集積回路装置およびその製造方法
JP2011134963A (ja) * 2009-12-25 2011-07-07 Fujitsu Semiconductor Ltd 半導体装置及びその製造方法
JP2013105919A (ja) * 2011-11-14 2013-05-30 Fujitsu Semiconductor Ltd 半導体ウェハ及び半導体装置の製造方法
US20140232001A1 (en) * 2013-02-19 2014-08-21 Infineon Technologies Ag Device Bond Pads Over Process Control Monitor Structures in a Semiconductor Die
JP2017034185A (ja) * 2015-08-05 2017-02-09 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100695876B1 (ko) 2005-06-24 2007-03-19 삼성전자주식회사 오버레이 키 및 그 형성 방법, 오버레이 키를 이용하여형성된 반도체 장치 및 그 제조 방법.
KR20080070215A (ko) 2007-01-25 2008-07-30 삼성전자주식회사 정렬 마크 및 이의 제조 방법
KR20090043112A (ko) 2007-10-29 2009-05-06 삼성전자주식회사 반도체 장치
KR20090046993A (ko) 2007-11-07 2009-05-12 주식회사 동부하이텍 반도체 소자 및 그 제조 방법
JP2010074106A (ja) * 2008-09-22 2010-04-02 Nec Electronics Corp 半導体チップ、半導体ウェーハおよびそのダイシング方法
DE102008053956A1 (de) * 2008-10-31 2010-05-12 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauelement mit einer aufgeteilten intern verbundenen Sensorstruktur für chipinterne Überwachungszwecke
KR20100069456A (ko) 2008-12-16 2010-06-24 주식회사 동부하이텍 반도체 소자 및 그 제조 방법
JP5568969B2 (ja) 2009-11-30 2014-08-13 ソニー株式会社 固体撮像装置とその製造方法、及び電子機器
JP2012089668A (ja) * 2010-10-19 2012-05-10 Fujitsu Semiconductor Ltd 半導体装置及びその製造方法
US8173539B1 (en) 2011-04-12 2012-05-08 Nanya Technology Corporation Method for fabricating metal redistribution layer
JP5953974B2 (ja) 2011-09-15 2016-07-20 富士通セミコンダクター株式会社 半導体装置及び半導体装置の製造方法
US9099420B2 (en) 2012-11-30 2015-08-04 Taiwan Semiconductor Manufacturing Company, Ltd. Test structures for post-passivation interconnect
JP6061726B2 (ja) * 2013-02-26 2017-01-18 ルネサスエレクトロニクス株式会社 半導体装置および半導体ウェハ
US20150076665A1 (en) 2013-09-18 2015-03-19 United Microelectronics Corp. Alignment mark structure
US10163831B2 (en) * 2017-04-26 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with post passivation structure and fabrication method therefor
US10699973B2 (en) * 2017-11-06 2020-06-30 GLOBALFOUNDERS Inc. Semiconductor test structure and method for forming the same

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05152433A (ja) * 1991-11-27 1993-06-18 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2004134640A (ja) * 2002-10-11 2004-04-30 Renesas Technology Corp 半導体集積回路装置およびその製造方法
JP2011134963A (ja) * 2009-12-25 2011-07-07 Fujitsu Semiconductor Ltd 半導体装置及びその製造方法
JP2013105919A (ja) * 2011-11-14 2013-05-30 Fujitsu Semiconductor Ltd 半導体ウェハ及び半導体装置の製造方法
US20140232001A1 (en) * 2013-02-19 2014-08-21 Infineon Technologies Ag Device Bond Pads Over Process Control Monitor Structures in a Semiconductor Die
JP2017034185A (ja) * 2015-08-05 2017-02-09 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置

Also Published As

Publication number Publication date
KR20200020500A (ko) 2020-02-26
DE102019117792A1 (de) 2020-02-20
DE102019117792B4 (de) 2023-06-29
KR102542621B1 (ko) 2023-06-15
JP7225056B2 (ja) 2023-02-20
US11139199B2 (en) 2021-10-05
US20200058543A1 (en) 2020-02-20
US20220005730A1 (en) 2022-01-06
CN110838478A (zh) 2020-02-25

Similar Documents

Publication Publication Date Title
KR102428328B1 (ko) 반도체 장치
JP7225056B2 (ja) 半導体装置
JP7300939B2 (ja) 半導体装置
KR102497570B1 (ko) 반도체 장치
KR102593562B1 (ko) 재배선 기판, 이의 제조 방법, 및 이를 포함하는 반도체 패키지
KR20230037727A (ko) 단차진 측벽을 가지는 반도체 칩, 이 칩을 포함하는 반도체 패키지 및 이 칩의 제조 방법
US11158589B2 (en) Semiconductor device and semiconductor package comprising the same
US11670559B2 (en) Semiconductor device
US11984349B2 (en) Semiconductor device
US11244911B2 (en) Chip including a scribe lane
US20230096434A1 (en) Semiconductor chips having recessed regions
KR20210122032A (ko) 반도체 장치
KR20230103160A (ko) 리세스 영역을 갖는 반도체 칩 및 이를 포함하는 반도체 패키지
KR100783277B1 (ko) 반도체소자 및 그 제조방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210607

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20220426

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220607

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220907

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230110

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230208

R150 Certificate of patent or registration of utility model

Ref document number: 7225056

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150