KR20210122032A - 반도체 장치 - Google Patents

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KR20210122032A
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layer
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최민정
한정훈
김지호
변영용
이연진
장지훈
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    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Abstract

반도체 장치가 제공된다. 반도체 장치는 칩 영역 및 상기 칩 영역 둘레의 에지 영역을 포함하는 기판; 상기 칩 영역 상의 집적 회로 소자들; 상기 집적 회로 소자들을 덮는 층간 절연막; 상기 층간 절연막 상의 배선 구조체로서, 상기 배선 구조체는 상기 에지 영역 상의 측면을 갖는 것; 상기 배선 구조체 상에 배치되어 상기 배선 구조체 내의 내부 배선들과 전기적으로 연결되는 제1 및 제2 도전 패턴들; 상기 배선 구조체의 상기 측면 및 상기 제1 및 제2 도전 패턴들을 덮는 제1 패시베이션 층; 상기 제1 패시베이션 층 상에 배치되며 상기 제1 패시베이션 층과 다른 절연 물질을 포함하는 제2 패시베이션 층을 포함하되, 상기 제1 및 제2 도전 패턴들의 사이에서, 상기 제2 패시베이션 층은 상기 제1 도전 패턴의 상면에 비해 낮은 수직적 레벨에 위치하는 하면을 가질 수 있다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것으로서, 보다 상세하게는 재배선 패드를 포함하는 반도체 장치에 관한 것이다.
반도체 패키지는 방대한 데이터를 저장하고, 저장된 방대한 데이터를 짧은 시간 내에 처리하는 것이 가능한 반도체 칩을 포함한다. 반도체 칩은 데이터를 저장 및/또는 처리하기 위한 내부 집적 회로 및 외부로부터 내부 집적 회로로 데이터를 입력 또는 내부 집적 회로로부터 외부로 데이터를 출력하기 위한 칩 패드들을 포함한다.
전자 산업의 발전에 따라 반도체 소자의 고속화에 대한 요구도 점점 심화되고 있다. 이러한 반도체 소자의 고집적화 및/또는 고속화에 대한 요구들을 충족시키기 위하여 다양한 연구들이 수행되고 있다. 이의 하나로서, 반도체 칩들의 일부는, 반도체 칩의 지정된 위치에 배치된 패드들의 위치를 변경하기 위해, 칩 패드들과 연결되는 재배선층들을 포함한다.
본원 발명이 해결하고자 하는 과제는 적층된 복수의 패시베이션 막들을 포함하는 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 장치는 칩 영역 및 상기 칩 영역 둘레의 에지 영역을 포함하는 기판; 상기 칩 영역 상의 집적 회로 소자들; 상기 집적 회로 소자들을 덮는 층간 절연막; 상기 층간 절연막 상의 배선 구조체로서, 상기 배선 구조체는 상기 에지 영역 상의 측면을 갖는 것; 상기 배선 구조체 상에 배치되어 상기 배선 구조체 내의 내부 배선들과 전기적으로 연결되는 제1 및 제2 도전 패턴들; 상기 배선 구조체의 상기 측면 및 상기 제1 및 제2 도전 패턴들을 덮는 제1 패시베이션 층; 상기 제1 패시베이션 층 상에 배치되며 상기 제1 패시베이션 층과 다른 절연 물질을 포함하는 제2 패시베이션 층을 포함하되, 상기 제1 및 제2 도전 패턴들의 사이에서, 상기 제2 패시베이션 층은 상기 제1 도전 패턴의 상면에 비해 낮은 수직적 레벨에 위치하는 하면을 가질 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 장치는 기판 상의 집적 회로 소자들; 상기 집적 회로 소자들을 덮는 층간 절연막; 상기 층간 절연막 상에 배치되며, 상기 집적 회로 소자들과 연결되는 내부 배선들을 갖는 배선 구조체; 상기 배선 구조체 상에 배치되어, 상기 배선들과 전기적으로 연결되는 도전 패턴들; 상기 배선 구조체의 측면 및 상기 도전 패턴들을 덮는 제1 패시베이션 층; 상기 제1 패시베이션 층 상에 배치되며 상기 제1 패시베이션 층과 다른 절연 물질을 포함하는 제2 패시베이션 층을 포함하되, 상기 도전 패턴들의 사이에서, 상기 제1 패시베이션 층은 상기 제2 패시베이션 층에 비해 작은 두께를 갖고, 상기 도전 패턴들 각각의 상면 상에서, 상기 제1 패시베이션 층은 상기 제2 패시베이션 층에 비해 큰 두께를 가질 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 장치는 칩 영역 및 상기 칩 영역 둘레의 에지 영역을 포함하는 기판; 상기 기판의 칩 영역 상의 집적 회로 소자들; 상기 집적 회로 소자들을 덮는 하부 절연층; 상기 하부 절연층 상의 배선 구조체로서, 상기 배선 구조체는 상기 기판의 에지 영역 상의 측면을 갖는 것; 상기 배선 구조체의 상면 상에 배치되어 상기 배선 구조체 내의 배선들과 전기적으로 연결되는 도전 패턴들; 상기 도전 패턴들을 덮는 보호층; 상기 보호층 상에 배치되며, 상기 도전 패턴들의 상면의 일부를 노출하는 개구부를 갖는 패시베이션 층들, 상기 패시베이션 층들은: 상기 보호층 상에 배치되며, 상기 배선 구조체의 상기 측면의 적어도 일부를 덮는 제1 패시베이션 층; 상기 제1 패시베이션 층 상에 배치되며 상기 제1 패시베이션 층과 다른 절연 물질을 포함하는 제2 패시베이션 층; 상기 제2 패시베이션 층 상에 배치되며, 상기 제1 패시베이션 층 및 상기 제1 패시베이션 층과 다른 절연 물질을 포함하는 제3 패시베이션 층을 포함하고, 상기 도전 패턴들은 상기 제1 내지 제3 패시베이션 층들의 각각에 비해 큰 두께를 가질 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 반도체 칩의 칩 영역에서 최상부 METAL 배선 및 패드들을 덮는 패시베이션 층이 다층 구조로 구성됨에 따라, 칩의 크랙이 방지될수 있고, 칩의 강도가 향상될 수 있으며, 공정 불량이 방지될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치들이 집적된 기판을 나타내는 도면이다.
도 2는 도 1의 AA 부분을 확대한 도면이다.
도 3 내지 도 6은 본 발명의 실시예들에 따른 반도체 장치들의 제조 방법을 나타내는 단면도들로서, 도 2의 I-I' 선을 따라 자른 단면들을 나타낸다.
도 7a 내지 도 7c는 본 발명의 실시예들에 따른 반도체 장치들의 제조 방법을 나타내는 확대 단면도들로서, 도 6의 BB 부분에 대응된다.
도 8 내지 도 11은 본 발명의 실시예들에 따른 반도체 장치들의 제조 방법을 나타내는 단면도들로서, 도 2의 I-I' 선을 따라 자른 단면들을 나타낸다
도 12a 및 도 12b는 도 11의 CC 부분을 확대한 도면이다.
도 13a 및 도 13b는 는 본 발명의 실시예들에 따른 반도체 장치의 일부분을 나타내는 확대 단면도들로, 도 11의 CC 부분에 대응된다.
도 14 및 도 15는 본 발명의 실시예들에 따른 반도체 장치의 단면도들로서 도 2의 I-I' 선을 따라 자른 단면을 나타낸다.
도 16는 본 발명의 실시예들에 따른 반도체 장치에서 개별적으로 분리된 반도체 칩의 평면도를 나타낸다.
도 17은 본 발명의 실시예들에 따른 반도체 칩을 포함하는 반도체 패키지의 단면도이다.
도 18은 본 발명의 실시예들에 따른 반도체 장치를 나타내는 단면도로, 도 2의 I-I' 선에 대응된다.
도 19는 본 발명의 실시예들에 따른 반도체 칩을 포함하는 반도체 패키지의 단면도이다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 장치 및 그 제조 방법에 대해 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 장치들이 집적된 반도체 기판을 나타내는 도면이다. 도 2는 도 1의 AA 부분을 확대한 도면이다.
도 1 및 도 2를 참조하면, 기판(100)은 반도체 집적 회로들이 형성되는 칩 영역들(10) 및 칩 영역들(10) 사이의 스크라이브 라인(scribe line) 영역(20)을 포함할 수 있다.
기판(100)은 반도체 특성을 갖는 물질(예컨대, 실리콘), 절연성 물질(예컨대, 유리) 및 절연성 물질에 의해 덮인 반도체 물질 중의 하나를 포함할 수 있다. 예컨대, 기판(100)은 실리콘 웨이퍼일 수 있다.
칩 영역들(10)은 제1 방향(D1) 및 제1 방향(D1)에 수직하는 제2 방향(D2)을 따라 2차원적으로 배열될 수 있다. 각각의 칩 영역들(10)은 스크라이브 라인 영역(20)에 의해 둘러싸일 수 있다.
스크라이브 라인 영역(20)이 칩 영역들(10)의 사이에서 제1 방향(D1) 및 제2 방향(D2)으로 연장될 수 있다. 스크라이브 라인 영역(20)은 쏘잉 또는 다이싱 머신(sawing or cutting machine)에 의해 절단되는 컷팅 영역(22, cutting region)과 컷팅 영역(22)과 칩 영역들(10) 사이의 에지 영역들(24; edge regions)을 포함할 수 있다. 에지 영역들(24)은 칩 영역들(10)을 각각 둘러쌀 수 있다.
일 예에 따르면, 기판(100)의 칩 영역들(10)에 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), NAND 플래시 메모리(Flash Memory), 및 RRAM(Resistive Random Access Memory) 등과 같은 반도체 메모리 소자들이 제공될 수 있다. 이와 달리, 칩 영역들(10)에 MEMS(Micro Electro Mechanical Systems) 소자, 광전자(optoelectronic) 소자, CPU, 또는 DSP 등의 프로세서가 제공될 수도 있다. 다른 예에 따르면, 기판(100)의 칩 영역들(10)에 논리합 게이트 또는 논리곱 게이트 등과 같은 반도체 소자들을 포함하는 표준 셀들이 형성될 수 있다.
집적 회로 소자들에 데이터 또는 신호를 입출력하기 칩 패드들(150)이 기판(100)의 칩 영역들(10)에 배치될 수 있다. 칩 패드들(150) 중 일부는 칩 영역들(10) 각각의 가장자리에 배치될 수 있다. 칩 패드들(150)의 다른 일부는 칩 영역들(10)의 중심에 배치될 수 있다.
도 3 내지 도 6은 본 발명의 실시예들에 따른 반도체 장치들의 제조 방법을 나타내는 단면도들로서, 도 2의 I-I' 선을 따라 자른 단면들을 나타낸다. 도 7a 내지 도 7c는 본 발명의 실시예들에 따른 반도체 장치들의 제조 방법을 나타내는 확대 단면도들로서, 도 6의 BB 부분에 대응된다. 도 8 내지 도 11은 본 발명의 실시예들에 따른 반도체 장치들의 제조 방법을 나타내는 단면도들로서, 도 2의 I-I' 선을 따라 자른 단면들을 나타낸다. 도 12a 및 도 12b는 도 11의 CC 부분을 확대한 도면이다.
도 2 및 도 3을 참조하면, 기판(100)은 복수 개의 칩 영역들(10) 및 스크라이브 라인 영역(20)을 포함할 수 있다. 스크라이브 라인 영역(20)은 중심 부분에 컷팅 영역(22) 및 컷팅 영역(22)과 칩 영역들(10) 사이의 에지 영역들(24)을 포함할 수 있다. 스크라이브 라인 영역(20)은 제1 방향(D1) 및 제2 방향(D2)으로 연장될 수 있다.
집적 회로 소자(101)가 기판(100)의 칩 영역(10) 상에 형성될 수 있다. 집적 회로 소자(101)는 스위칭 소자들 및 데이터 저장 요소들을 포함하는 메모리 셀 어레이와, MOS FET, 커패시터, 및 저항을 포함하는 로직 소자들을 포함할 수 있다. 집적 회로 소자(101)는 층간 절연막(103)에 의해 커버될 수 있으며, 층간 절연막(103)은 기판(100)의 상면의 전체를 덮을 수 있다. 층간 절연막(103)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산질화막을 포함할 수 있다. 층간 절연막(103)의 내부에 하부 배선들(105a)이 제공될 수 있다. 하부 배선들(105a)은 칩 영역(10) 상에 배치되어, 집적 회로 소자(101)와 연결될 수 있다. 더미 하부 배선들(105b)이 층간 절연막(103)의 내부에 제공될 수 있다. 더미 하부 배선들(105b)은 에지 영역(24) 내에 배치될 수 있고, 집적 회로 소자(101)와 전기적으로 절연될 수 있다. 하부 배선들(105a) 및 더미 하부 배선들(105b)은 W, Ti, Ta, TiN, WN, 및 TaN와 같은 금속 물질을 포함할 수 있다.
층간 절연막(103) 상에 배선 구조체(110)가 형성될 수 있다. 배선 구조체(110)는 하부 절연막들(112) 및 하부 절연막들(112) 내의 내부 배선들(114)을 포함할 수 있다.
하부 절연막(112)은 층간 절연막(103) 상에서 기판(100)의 전체를 덮도록 형성될 수 있다. 하부 절연막(112)은 적층된 복수 개의 절연막들을 포함할 수 있다. 실시예들에 따르면, 하부 절연막(112)은 실리콘 산화막보다 유전 상수가 낮은 저유전 물질로 형성될 수 있다. 하부 절연막(112)은 약 1.0 내지 3.0의 유전 상수를 가질 수 있으며, 유기, 무기 및 유기-무기 하이브리드 물질 중 적어도 하나를 포함할 수 있다. 다른 예로, 하부 절연막(112)은 다공성(porous) 또는 비다공성일 수 있다. 하부 절연막(112)은 예컨대, 불순물이 도우프된 실리콘 산화막 계열 물질 또는 저유전율(Low-k)을 갖는 유기폴리머로 형성될 수 있다. 불순물이 도우프된 산화막 계열 물질은 예컨대, 불소가 도핑된 산화막(fluorine-doped oxide 또는 FSG), 탄소가 도핑된 산화막, 실리콘 산화막, HSQ(hydrogen silsesquioxane; SiO:H), MSQ(methyl silsesquioxane; SiO:CH3) 또는 a-SiOC(SiOC:H) 등일 수 있다. 저유전율을 갖는 유기폴리머는, 예컨대, 폴리알릴에테르계 수지, 환상 불소 수지, 실록산 공중합체, 불화 폴리알릴에테르계 수지, 폴리펜타플루오르스티렌(polypentafluorostylene), 폴리테트라플루오르스티렌계 수지, 불화 폴리이미드 수지, 불화 폴리나프탈렌(polynaphthalene fluride), 또는 폴리사이드(polycide) 수지 등일 수 있다. 이에 더하여, 하부 절연막(112)은 수직적으로 적층된 절연막들 사이에 각각 배리어막(미도시)이 형성될 수 있으며, 배리어막은 SiN, SiON, SiC, SiCN막, SiOCH막, SiOC막 및 SiOF막과 같은 절연 물질을 포함할 수 있다.
실시예들에 따르면, 하부 절연막(112) 내의 복수의 절연막들 중 최상부에 위치한 절연막은 그의 아래에 위치한 절연막들과 다른 물질을 포함할 수 있다. 하부 절연막(112) 내의 최상부 절연막은, 예컨대, 실리콘 산화막, 실리콘 질화막, 및 실리콘 산질화막을 포함할 수 있다.
내부 배선들(114)이 칩 영역(10)의 하부 절연막(112) 내에 형성될 수 있다. 칩 영역(10) 상의 내부 배선들(114)은 집적 회로 소자(101)와 전기적으로 연결될 수 있다. 내부 배선들(114)은 기판(100)의 상면과 평행하게 연장된 금속 배선들 및 하부 절연막(112)의 일부를 수직적으로 관통하여 서로 다른 레벨의 금속 배선들을 연결하는 금속 비아들을 포함할 수 있다. 금속 배선들 및 금속 비아들은 제1 금속 물질을 포함할 수 있으며, 예컨대, W, Al, Ti, Ta, Co, 및 Cu 중에서 선택될 수 있다. 일 예로, 금속 배선들 및 금속 비아들은 구리(Cu)일 수 있다. 금속 배선들 및 금속 비아들은 배리어 금속막으로서 TiN, WN, TaN, 또는 TaSiN와 같은 금속 질화물을 더 포함할 수 있다.
내부 칩 패드(124)가 하부 절연막(112)의 상면 상에 배치될 수 있다. 내부 칩 패드(124)는 칩 영역(10) 상에 배치되어, 배선 구조체(110)의 내부 배선들(112)과 전기적으로 연결될 수 있다. 내부 칩 패드(124)는 내부 배선들(112)를 통해 집적 회로 소자(101)와 전기적으로 연결될 수 있다. 내부 칩 패드(124)는 데이터 신호를 송수신하는 데이터 패드들, 커맨드/어드레스 신호를 송수신하는 커맨드/어드레스 패드들, 접지 또는 전원 전압이 인가되는 전원 패드들, 또는 집적 회로 소자(101)를 테스트하기 위한 패드들일 수 있다. 내부 칩 패드(124)는 제1 금속 물질과 다른 제2 금속 물질을 포함할 수 있다. 내부 칩 패드(124)는, 예컨대, W, Al, Ti, Ta, Co, 및 Cu 중에서 선택될 수 있다. 일 예에 따르면, 내부 칩 패드(124)는 알루미늄(Al)을 포함할 수 있다. 내부 칩 패드(124)는 배리어 금속막으로서 TiN, WN, TaN, 또는 TaSiN와 같은 금속 질화물을 포함할 수 있다.
에지 영역(24)의 기판(100) 상에 댐(dam) 구조체(116)가 형성될 수 있다. 댐 구조체(116)는 평면적 관점에서, 각각의 칩 영역들(10)을 둘러싸도록 형성될 수 있다. 댐 구조체(116)는 평면적 관점에서, 링 형상 또는 폐곡선 형상을 가질 수 있다. 댐 구조체(116)는 칩 영역(10)의 내부 배선들(114)과 함께 형성될 수 있다. 댐 구조체(116)는 하부 절연막(112)을 기판(100)의 상면과 평행하게 연장된 더미 금속 배선들 및 하부 절연막(112)의 일부를 수직적으로 관통하여 서로 다른 레벨의 더미 금속 배선들을 연결하는 더미 금속 비아들을 포함할 수 있다.
더미 내부 칩 패드(128)가 하부 절연막(112)의 상면 상에 배치될 수 있다. 더미 내부 칩 패드(128)는 에지 영역(10) 상에 배치되어, 댐 구조체(116)와 연결될 수 있다. 더미 내부 칩 패드(128)는, 평면적 관점에서, 각각의 칩 영역(10)을 둘러싸도록 형성될 수 있다.
상부 절연막(130)이 기판(100) 전면에 형성될 수 있다. 상부 절연막(130)은 최상층 하부 절연막(112) 상에서 내부 칩 패드(124), 및 더미 내부 칩 패드(128)를 덮을 수 있다. 실시예들에 따르면, 상부 절연막(130)은 하부 절연막(112)에 비해 강도가 큰 절연물질을 포함할 수 있다. 상부 절연막(130)은 하부 절연막(112)보다 유전상수가 큰 절연 물질을 포함할 수 있다. 상부 절연막(130)은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산질화막을 포함할 수 있다. 상부 절연막(130)은 예컨대, 실리콘 질화막(SiN), 실리콘 산질화막(SiON), SiCN, 고밀도플라즈마 산화막(HDP), TEOS(TetraEthylOrthoSilicate), PE-TEOS(Plasma Enhanced TetraEthylOrthoSilicate), O3-TEOS(O3-Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG(BoroPhosphoSilicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass), TOSZ(Tonen SilaZene) 또는 이들의 조합으로 이루어질 수 있다.
실시예들에 따르면, 상부 절연막(130)은 복수 개의 절연막들을 포함할 수 있다. 예컨대, 상부 절연막(130)은 하부 절연막(112) 상에 차례로 적층된 제1 상부 절연막(132), 제2 상부 절연막(134) 및 제3 상부 절연막(135)을 포함할 수 있다. 제2 상부 절연막(134)은 제1 및 제3 상부 절연막들(132, 136)에 대해 식각 선택성을 갖는 절연 물질로 이루어질 수 있으며, 제1 및 제3 상부 절연막들(132, 136)보다 얇을 수 있다. 제1 및 제3 상부 절연막들(132, 136)은 서로 다른 절연 물질로 형성될 수 있다. 일 예로, 제1 상부 절연막(131)은 고밀도플라즈마(HDP) 산화막일 수 있으며, 제2 상부 절연막(133)은 실리콘 질화막일 수 있으며, 제3 상부 절연막(135)은 TEOS(TetraEthylOrthoSilicate)막일 수 있다.
도 2 및 도 4를 참조하면, 배선 구조체(110) 상에 도전 패턴들(150)이 형성될 수 있다. 도전 패턴들(150)을 형성하는 것은 배선 구조체(110)를 덮는 금속 막을 형성하는 것 및 금속 막을 패터닝하여 배선 구조체(110) 내의 내부 배선들(114)과 전기적으로 연결되는 도전 패턴들(150)을 형성하는 것을 포함할 수 있다.
도전 패턴들(150)은 기판(110)의 상면과 평행한 방향으로 서로 이격되어 배치될 수 있다. 일 예에 따르면, 도전 패턴들(150) 중 일부는 집적 회로 소자들(101)을 외부와 전기적으로 연결하기 위한 패드들일 수 있다. 도전 패턴들(150) 중 다른 일부는 패드 간의 전기적인 연결, 또는, 패드들과 내부 배선들(114) 간의 전기적인 연결을 위한 배선들일 수 있다. 도전 패턴들(150)은 제1 금속 물질을 포함할 수 있으며, 예컨대, W, Al, Ti, Ta, Co, 및 Cu 중에서 선택될 수 있다. 도전 패턴들(150)은, 예컨대, 구리(Cu)를 포함할 수 있다.
도전 패턴들(150)과 내부 칩 패드들(124)을 연결하는 상부 비아(126)가 형성될 수 있다. 상부 비아(126)는 도전 패턴들(150)을 형성하기에 앞서 형성될 수 있다. 상부 비아(126)는 제1 상부 절연막(132), 제2 상부 절연막(134) 및 제3 상부 절연막(135)을 관통할 수 있다. 상부 비아(126)는 내부 칩 패드들(124)과 가까워질수록 좁은 폭을 갖도록 형성될 수 있다. 상부 비아(126)는, 예컨대, 도전 패턴들(150)과 동일한 물질을 포함할 수 있다.
도 2 및 도 5를 참조하면, 배선 구조체(110) 및 도전 패턴들(150) 상에 보호층(162)을 형성하고, 기판(100)의 컷팅 영역(22) 상에 트랜치(164)를 형성할 수 있다
보호층(162)은 배선 구조체(110)의 상면을 덮을 수 있고, 도전 패턴들(150)의 측면들 및 상면들을 덮을 수 있다. 보호층(162)의 두께는 도전 패턴들(150)의 두께에 비해 얇을 수 있다. 보호층(162)의 두께는, 예컨대, 도전 패턴(150)의 두께의 0.1배 내지 0.3배의 범위를 가질 수 있다. 보호층(162)은 실리콘 산화물을 포함할 수 있다. 보호층(162)은, 예컨대, PE-TEOS(Plasma Enhanced TetraEthylOrthoSilicate) 막일 수 있다.
하부 절연막(112)의 일부, 상부 절연막(130)의 일부 및 보호층(162)의 일부를 제거하여 트랜치(164)를 형성할 수 있다. 실시예들에 따르면, 트랜치(164)를 형성하는 것은 보호층(162) 상에 컷팅 영역(22)을 노출하는 식각 마스크를 형성하는 것 및 식각 마스크를 이용하여 식각 공정을 수행하는 것을 포함할 수 있다. 트랜치(164)는 층간 절연막(103)의 상면의 적어도 일부를 노출할 수 있다. 트랜치(164)가 형성됨에 따라, 하부 절연층(112) 및 상부 절연층(130)의 측벽들(100s, 130s)이 에지 영역(24) 상에 형성될 수 있다. 하부 절연층(112)의 및 상부 절연층(130)의 측벽들(100s, 130s)은 기판(100)의 상면에 대해 비스듬하게 경사질 수 있다. 트랜치(164)는 컷팅 영역(22)을 따라 형성될 수 있으며, 제1 방향(D1) 및 제2 방향(D2)으로 연장되어 칩 영역(10)을 둘러쌀 수 있다. 트랜치(164)는 기판(100)의 상면과 가까워질수록 좁은 폭을 가질 수 있다.
도 2 및 도 6을 참조하면, 도전 패턴들(150)을 덮는 제1 패시베이션 층(172)이 형성될 수 있다. 제1 패시베이션 층(172)과 도전 패턴들(150)의 사이에 는 보호층(162)이 개재될 수 있다. 제1 패시베이션 층(172)은 칩 영역(10) 상에서 보호층(162)의 상면을 덮을 수 있으며, 일정하지 않은 두께를 가질 수 있다. 예컨대, 도전 패턴들(150)의 측면과 인접한 제1 패시베이션 층(172)의 일부분은 제1 패시베이션 층(172)의 다른 부분들에 비해 얇은 두께를 가질 수 있다. 또한, 칩 영역(10) 상에서, 제1 패시베이션 층(172)은 상면의 일부는 도전 패턴들(150) 각각의 상면에 비해 낮은 수직적 레벨에 위치하도록 형성될 수 있다. 에지 영역(24) 상에서, 제1 패시베이션 층(172)은 트랜치(164)의 내측벽들 및 층간 절연층(103)의 상면의 일부를 덮을 수 있다.
구체적으로, 도 7a 를 참조하면, 제1 증착 공정을 수행하여 보호층(162) 상에 예비 패시베이션 층(171)을 형성할 수 있다. 제1 증착 공정은 고밀도 플라즈마 화학기상 증착법(high density plasma chemical vapor deposition; HDP-CVD)을 이용하여 수행될 수 있다. 예비 패시베이션 층(171)은 제1 및 제2 도전 패턴(150a, 150b) 상에 형성된 보호층(162)을 컨포멀하게 덮도록 형성될 수 있다. 예비 패시베이션 층(171)은 제1 및 제2 도전 패턴(150a, 150b)의 사이에 형성된 내측벽들(171s)을 가질 수 있으며, 내측벽들(171s)은 서로를 향하여 돌출될 수 있다. 예비 패시베이션 층(171)의 내측벽들(171s) 사이의 간격은 상부 절연막(130)의 상면과 가까워질수록 커질 수 있다. 실시예들에 따르면, 예비 패시베이션 층(171)의 내측벽들(171s)은 서로 맞닿아 연결될 수 있으며, 패시베이션 층(171)의 내부에는 보이드가 형성될 수도 있다.
이어서, 도 7b를 참조하면, 예비 패시베이션 층(171) 상에 식각 공정을 수행하여, 예비 패시베이션 층(171)의 일부를 제거할 수 있다. 식각 공정이 수행되는 동안, 서로를 향하여 돌출된 예비 패시베이션 층(171)의 내측벽들(171s)의 일부가 제거될 수 있다. 식각 공정이 수행된 이후, 예비 패시베이션 층(171)의 내측벽들(171s) 사이의 간격은 상부 절연층(130)과 가까워질수록 좁아질 수 있다. 제1 및 제2 도전 패턴(150a, 150b)의 측벽들과 인접한 예비 패시베이션 층(171)의 일부분은 제1 및 제2 도전 패턴(150a, 150b)의 상면 상에 위치한 예비 패시베이션 층(171)의 다른 부분 및 제1 및 제2 도전 패턴(150a, 150b) 사이에 위치한 예비 패시베이션 층(171)의 또 다른 부분에 비해 얇은 두께를 가질 수 있다.
이어서, 도 7c를 참조하면, 제2 증착 공정을 수행하여 예비 패시베이션 층(171)의 두께를 증가시켜 제1 패시베이션 층(172)을 형성할 수 있다. 제2 증착 공정은 고밀도 플라즈마 화학기상 증착법(high density plasma chemical vapor deposition; HDP-CVD)을 이용하여 수행될 수 있다.
도 2 및 도 8을 참조하면, 제1 패시베이션 층(172) 상에 제2 패시베이션 층(182)을 형성할 수 있다. 제2 패시베이션 층(182)은 제1 패시베이션 층(172)의 상면을 덮완전히 덮을 수 있다. 칩 영역(10) 상에서 제1 패시베이션 층(182)은 서로 인접한 두 도전 패턴들(150) 사이의 공간을 적어도 부분적으로 채울 수 있다. 스크라이브라인 영역(20) 상에서 제2 패시베이션 층(182)은 트랜치(164)의 일부를 채울 수 있다. 제2 패시베이션 층(182)은 TEOS(TetraEthylOrthoSilicate)를 소스로 하는 증착 공정을 이용하여 형성된 산화막일 수 있다.
도 2 및 도 9를 참조하면, 제2 패시베이션 층(182)을 덮는 제3 패시베이션 층(192)을 형성할 수 있다. 제3 패시베이션 층(192)을 형성하기에 앞서, 제2 패시베이션 층(182)의 상부 표면을 평탄화할 수 있다. 제2 패시베이션 층(182) 의 상부 표면을 평탄화하는 것은 화학 기계 연마(CMP, Chemical Mechanical polishing) 공정을 이용하여 수행될 수 있다. 이어서, 평탄화된 제2 패시베이션 층(182)의 상면 상에 증착 공정을 수행하여 제3 패시베이션 층(192)을 형성할 수 있다. 제3 패시베이션 층(192)은 스크라이브 라인 영역(20) 상에서 트랜치(164)의 일부를 채울 수 있다. 제3 패시베이션 층(192)은 실리콘 질화막, 또는 실리콘 산질화막을 포함할 수 있다.
도 2 및 도 10을 참조하면, 도전 패턴들(150) 중 적어도 하나의 상면(150t)을 노출하는 오프닝(OP)을 형성할 수 있다. 오프닝(OP)은 도전 패턴들(150)과 멀어질수록 큰 폭을 가질 수 있다. 오프닝(OP)을 형성하는 것은 제3 패시베이션 층(192) 상에 마스크 패턴을 형성하고, 상기 마스크 패턴을 식각 마스크로 이용하여 제1 내지 제3 패시베이션 층들(172, 182, 192)을 이방성 식각하는 것을 포함할 수 있다. 오프닝(OP)에 의해 노출된 도전 패턴들(150)의 일부분들은 집적 회로 소자(101)를 외부 소자와 연결하기 위한 패드부로 기능할 수 있다. 오프닝(OP)은 사각형 원형 또는 다각형의 형상을 가질 수 있다. 도 2에 도시된 바와 같이, 오프닝(OP)이 사각형의 형상을 갖는 경우 반도체 장치의 패드부는 사각형의 형상을 가질 수 있다.
도 2 및 도 11을 참조하면, 스크라이브 라인 영역(20)의 컷팅 영역(22)을 따라 쏘잉(sawing) 공정을 수행하여 칩 영역들(10)을 개별적으로 분리시킬 수 있다. 쏘잉 공정에 의해 컷팅 영역(22)의 적어도 일부가 제거될 수 있다. 기판(100)에 대한 컷팅 공정을 수행함으로써, 개별적으로 분리된 반도체 칩들이 형성될 수 있다. 반도체 칩들 각각은 칩 영역(10), 칩 영역(10) 둘레의 에지 영역(24)을 가질 수 있다. 일 예에 따르면, 컷팅 영역(22)의 일부는 에지 영역(24) 가까이에 잔존될 수 있다. 쏘잉 공정이 수행되기 전에 스크라이브 라인 영역(20)에서 하부 및 상부 절연막들(110, 130)이 부분적으로 제거되어 있으므로, 기판(100)에 대한 컷팅 공정시 기판(100)이 완전히 컷팅되지 않거나 박막들이 뜯겨지거나, 칩 영역을 향해 크랙(crack)이 발생하는 것이 방지될 수 있다.
구체적으로, 도 11 및 도 12a를 참조하면, 도전 패턴들(150)은 기판(100)의 상면과 평행한 방향으로 서로 이격된 제1 도전 패턴(150a) 및 제2 도전 패턴(150b)을 포함할 수 있다. 제1 도전 패턴(150a)은 오프닝(OP)에 의해 상면의 일부가 노출된 패드부일 수 있고, 제2 도전 패턴(150b)은 패드부와 동일한 수직적 레벨에 위치한 배선일 수 있다. 보호층(162)이 도전 패턴들(150a, 150b) 및 제3 상부 절연막(136)을 덮을 수 있으며, 일정한 두께를 가질 수 있다. 제1 패시베이션 층(172)의 두께(t1)와 제2 패시베이션 층(182)의 두께(t2) 보호층(162)의 두께와 달리 일정하지 않을 수 있다. 예컨대, 제1 및 제2 도전 패턴들(150a, 150b)의 상면 상에서, 제1 패시베이션 층(172)의 두께(t1)는 제2 패시베이션 층(182)의 두께(t2)에 비해 클 수 있다. 제1 및 제2 도전 패턴들(150a, 150b)의 사이에서, 제1 패시베이션 층(172)의 두께(t1)는 제2 패시베이션 층(182)의 두께(t2)에 비해 작을 수 있다. 제1 및 제2 도전 패턴들(150a, 150b)은 제1 패시베이션 층(172) 및 제2 패시베이션 층(182)에 비해 두꺼운 두께(t3)를 가질 수 있다.
제1 및 제2 도전 패턴들(150a, 150b)의 사이에서, 제2 패시베이션 층(182)은 상기 제1 및 제2 도전 패턴들(150a, 150b)의 상면들에 비해 낮은 수직적 레벨에 위치하는 하면(182b)을 가질 수 있다.
도 11 및 도 12b를 참조하면, 제1 및 제2 도전 패턴들(150a, 150b)은 서로 마주하는 내측벽들(150s)을 가질 수 있다. 도전 패턴들(150a, 150b)의 내측벽들(150s)은 기판(100)의 상면에 대해 비스듬하게 기울어질 수 있다. 도전 패턴들(150a, 150b)의 내측벽들(150s)은 기판(100)의 상면에 대해 제1 경사각(θ1)을 가질 수 있다. 제1 패시베이션 층(172)은 도전 패턴들(150a, 150b)의 사이에 위치한 내측벽들(172s)을 가질 수 있다. 제1 패시베이션 층(172)의 내측벽들(172s)은 기판(100)의 상면에 대해 제2 경사각(θ2)을 가질 수 있다. 이때, 제2 경사각(θ2)은 제1 경사각(θ1)에 비해 작을 수 있다.
이하 본 발명의 다양한 실시예들에 따른 반도체 장치들에 대해 설명하며, 앞서 도 2 내지 도 12b를 참조하여 설명된 실시예들과 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 13a 및 도 13b는 는 본 발명의 실시예들에 따른 반도체 장치의 일부분을 나타내는 확대 단면도들로, 도 11의 CC 부분에 대응된다.
도 13a를 참조하면, 제1 및 제2 도전 패턴들(150a, 150b)의 상면(150t) 상에서, 제2 패시베이션 층(182)의 두께(t2)는 제1 패시베이션 층(172)의 두께(t1)에 비해 클 수 있다.
도 13b를 참조하면, 제1 패시베이션 층(172)의 내측벽들(172s) 서로 접할 수 있다. 제1 및 제2 도전 패턴들(150a, 150b)의 사이에 위치한 제2 패시베이션 층(182)의 최하부 표면(182b)은 뾰족한 형상을 가질 수 있다.
도 14 및 도 15는 본 발명의 실시예들에 따른 반도체 장치의 단면도들로서 도 2의 I-I' 선을 따라 자른 단면을 나타낸다.
도 14를 참조하면, 도전 패턴들(150)의 상면 상에서, 제1 패시베이션 층(172)은 제3 패시베이션 층(192)과 접할 수 있다. 즉, 도 9를 참조하여 설명한 제2 패시베이션 층(182)에 대한 평탄화 공정은 제1 패시베이션 층(172)의 상면이 노출될 때까지 수행될 수 있다. 제2 패시베이션 층(182)은 오프닝(OP)의 내측벽 상에 노출되지 않을 수 있다.
도 15를 참조하면, 층간 절연막(103)의 상면(103t)은 칩 영역(10) 및 에지 영역(24)에 비해 컷팅 영역(22)에서 낮을 수 있다. 따라서, 컷팅 영역(22)에 위치한 제1 패시베이션 층(130)의 최하부 표면(130b)은 층간 절연막(103)의 최상부 표면에 비해 낮은 수직적 레벨에 위치할 수 있다.
도 16는 본 발명의 실시예들에 따른 반도체 장치에서 개별적으로 분리된 반도체 칩의 평면도를 나타낸다. 도 17은 본 발명의 실시예들에 따른 반도체 칩을 포함하는 반도체 패키지의 단면도이다.
도 16을 참조하면, 개별적으로 분리된 반도체 칩(200)은 칩 영역(10) 및 칩 영역(10) 둘레의 에지 영역(24)을 포함할 수 있다. 에지 영역(24)의 일측에는 컷팅 영역(22)의 일부가 잔존될 수 있다. 컷팅 영역(22)은 에지 영역(24)을 둘러쌀 수 있으며, 컷팅 영역(22)과 함께 스크라이브 라인 영역(20)을 구성할 수 있다. 도전 패턴들(150)이 칩 영역(10)의 외곽에 배치될 수 있다. 댐 구조체(116)가 에지 영역(116)에 형성되어 칩 영역(10)을 둘러쌀 수 있다.
도 17을 참조하면, 반도체 패키지(1000)는 반도체 칩(200), 패키지 기판(500), 외부 접속 단자들(550), 및 몰딩막(570)을 포함할 수 있다. 실시예들에 따르면, 앞서 설명된 제조 방법들에 의해 형성된 반도체 칩(200)이 패키지 기판(500) 상에 실장될 수 있다.
반도체 칩(200)은, 패시베이션층(153)에 의해 노출된 칩 패드들(150)을 포함할 수 있다. 패시베이션층(153)은 앞서 설명된 제1 내지 제3 패시베이션 층들(172, 182, 192)을 포함할 수 있다. 칩 패드들(150)은 데이터 신호들을 입출력하는 데이터 패드들, 커맨드 신호들 및 어드레스 신호들을 입출력하는 커맨드/어드레스 패드들, 및 접지 및 전원 전압이 인가되는 전원 패드 및 접지 패드를 포함할 수 있다.
패키지 기판(500)은 예컨대, 인쇄회로기판, 플렉서블 기판, 또는 테이프 기판 등일 수 있다. 패키지 기판(500)은 그 내부에 내부 배선들이 형성된 연성인쇄회로기판(flexible printed circuit board), 경성인쇄회로기판(rigid printed circuit board), 또는 이들의 조합일 수 있다.
패키지 기판(500)은 서로 대향하는 상면 및 하면을 가지며, 본딩 패드들(510), 및 외부 접속 패드들(520)을 포함한다. 본딩 패드들(510)은 패키지 기판(500)의 상면에 배열될 수 있으며, 외부 접속 패드들(520)은 패키지 기판(500)의 하면에 배열될 수 있다. 본딜 패드들(510)과 외부 접속 패드들(520)은 내부 배선들을 통해 연결될 수 있다. 패키지 기판(500)의 상면 중심에 반도체 칩(200)이 배치될 수 있으며, 반도체 칩(200)과 패키지 기판(500) 사이에 접착층(515)이 제공될 수 있다.
본딩 패드들(510)은 와이어(W)를 통해 반도체 칩(200)의 칩 패드들(150)과 연결될 수 있다. 외부 접속 패드들(520)은 내부 배선들(ICL)을 통해 본딩 패드들(510)과 연결될 수 있다.
몰딩막(570)은 패키지 기판(500)의 상면에서 반도체 칩(200)을 덮을 수 있다. 몰딩막(570)은 에폭시 몰딩 컴파운드(Epoxy molding compound)를 포함할 수 있다.
외부 접속 단자들(550)은 패키지 기판(500) 하면의 외부 접속 패드들(520)에 부착될 수 있다. 이러한 반도체 패키지(1000)는 외부 접속 단자들(550)을 통해 외부 전자 장치들과 연결될 수 있다.
도 18은 본 발명의 실시예들에 따른 반도체 장치를 나타내는 단면도로, 도 2의 I-I' 선에 대응된다. 도 19는 본 발명의 실시예들에 따른 반도체 칩을 포함하는 반도체 패키지의 단면도이다. 앞서 설명된 구성들과 동일/유사한 구성들에 대한 설명은 생략될 수 있다.
도 18을 참조하면, 본 발명의 실시예들에 따른 반도체 칩은 관통 배선 구조체(210) 및 하부 패드(222)를 포함할 수 있다. 관통 배선 구조체(210)는 기판(100) 및 층간 절연층(103)을 관통하여 내부 배선(114)과 연결될 수 있다. 관통 배선 구조체(210)는 도전층(212) 및 비아 절연막(214)을 포함할 수 있다. 도전층(212)은 금속 물질을 포함할 수 있으며, 예컨대, W, Al, Ti, Ta, Co, 및 Cu 중에서 선택될 수 있다. 비아 절연막(214)은 도전층(212)과 기판(100) 및 도전층(212)과 층간 절연막(103)의 사이에 개재될 수 있다. 비아 절연막(214)은, 예컨대, 실리콘 산화물을 포함할 수 있다. 하부 패드(222)는 관통 배선 구조체(210)의 도전층(212)을 통하여 내부 배선들(114)과 전기적으로 연결될 수 있다. 하부 패드(222)는 기판(100)의 하면(100b)을 덮는 하부 패시베이션 층(224)에 의해 측면들이 덮일 수 있다.
도 19를 참조하면, 본 발명의 실시예들에 따른 반도체 패키지는 고 대역폭 메모리(High Bandwidth Memory: HBM) 패키지일 수 있다. 반도체 패키지(1000)는 패키지 기판(500), 인터포저(400), 반도체 칩들(200) 및 프로세스 칩(300)을 포함할 수 있다.
앞서 설명된 제조 방법들에 의해 형성된 반도체 칩들(200)이 패키지 기판(500) 상에 실장될 수 있다. 반도체 칩들(200)은 메모리 칩 및/또는 로직 칩을 포함할 수 있다. 실시예들에 따르면, 반도체 칩들(200) 중 최하부 반도체 칩(200)은 로직 칩일 수 있다. 로직 칩은, 예컨대, 마이크로 프로세서, 아날로그 소자, 또는 디지털 시그널 프로세서(digital signal processor)일 수 있다. 최하부 반도체 칩(200)을 제외한 반도체 칩들(200)은, 메모리 칩일 수 있다. 메모리 칩은, 예컨대, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 칩이거나, PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 칩일 수 있다.
반도체 칩들(200)은 그의 상면 및 하면 상에 배치된 패드들(200p)을 포함할 수 있다. 패드들(200p)은 도 18에 도시된 하부 패드(222) 및 칩 패드(150) 중 하나일 수 있다. 일 예로, 반도체 칩들(200)의 상면 상의 패드는 하부 패드(222)일 수 있고, 반도체 칩들(200)의 하면 상의 패드는 칩 패드(150) 일 수 있다. 다른 예로, 반도체 칩들(200)의 상면 상의 패드는 칩 패드(150) 일 수 있고, 반도체 칩들(200)의 하면 상의 패드는 하부 패드(222)일 수 있다. 패드들(200p)은 반도체 칩(200)들은 접속 단자들(202)을 통하여 인터포저(400)와 전기적으로 연결될 수 있다.
인터포저(400)는 반도체 칩들(200)과 패키지 기판(500)의 사이에 배치될 수 있다. 인터포저(400)는 그의 상면 및 하면 상의 패드들(400p)을 포함할 수 있다. 인터포저(400)는 접속 단자들(402, 302)을 통하여 프로세스 칩(300) 및 반도체 칩들(200)을 패키지 기판(500)과 전기적으로 연결할 수 있다. 프로세스 칩(300)은, 예컨대, MPU(Micro Processor Unit) 또는 GPU(Graphic Processor Unit)일 수 있다.
외부 접속 단자들(550)은 패키지 기판(500) 하면의 외부 접속 패드들(520)에 부착될 수 있다. 반도체 패키지(1000)는 외부 접속 단자들(550)을 통해 외부 전자 장치들과 연결될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 칩 영역 및 상기 칩 영역 둘레의 에지 영역을 포함하는 기판;
    상기 칩 영역 상의 집적 회로 소자들;
    상기 집적 회로 소자들을 덮는 층간 절연막;
    상기 층간 절연막 상의 배선 구조체로서, 상기 배선 구조체는 상기 에지 영역 상의 측면을 갖는 것;
    상기 배선 구조체 상에 배치되어 상기 배선 구조체 내의 내부 배선들과 전기적으로 연결되는 제1 및 제2 도전 패턴들;
    상기 배선 구조체의 상기 측면 및 상기 제1 및 제2 도전 패턴들을 덮는 제1 패시베이션 층;
    상기 제1 패시베이션 층 상에 배치되며 상기 제1 패시베이션 층과 다른 절연 물질을 포함하는 제2 패시베이션 층을 포함하되,
    상기 제1 및 제2 도전 패턴들의 사이에서, 상기 제2 패시베이션 층은 상기 제1 도전 패턴의 상면에 비해 낮은 수직적 레벨에 위치하는 하면을 갖는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 도전 패턴의 상면 상에서, 상기 제1 패시베이션 층은 상기 제1 도전 패턴에 비해 얇은 두께를 갖는 반도체 장치.
  3. 제2 항에 있어서,
    상기 제1 도전 패턴은 제1 두께를 갖고, 상기 제1 도전 패턴의 상면 상의 제1 패시베이션 층은 제2 두께를 갖고,
    상기 제1 두께는 상기 제2 두께의 1.1배 내지 1.9배의 크기를 갖는 반도체 장치.
  4. 제1 항에 있어서,
    상기 제1 패시베이션 층은 상기 제1 및 제2 도전 패턴들 사이의 내측벽을 갖고,
    상기 내측벽은 상기 제2 도전 패턴과 마주하는 제1 도전 패턴의 측벽에 비해 작은 경사각을 갖는 반도체 장치.
  5. 제1 항에 있어서,
    상기 제1 패시베이션 층 및 상기 제2 패시베이션 층의 각각은 상기 제1 도전 패턴들 중 적어도 하나의 상면을 노출하는 오프닝를 갖는 반도체 장치.
  6. 제1 항에 있어서,
    상기 제1 및 제2 도전 패턴들과 상기 제1 패시베이션 층의 사이의 보호층을 더 포함하고,
    상기 보호층은 상기 제1 패시베이션 층에 비해 얇은 두께를 갖는 반도체 장치.
  7. 제1 항에 있어서,
    상기 제2 패시베이션 층 상의 제3 패시베이션 층을 더 포함하고,
    상기 제3 패시베이션 층은 상기 제1 패시베이션 층 및 상기 제2 패시베이션 층에 비해 작은 두께를 갖는 반도체 장치.
  8. 제7 항에 있어서,
    상기 제2 패시베이션 층의 상면은 상기 제3 패시베이션 층의 하면과 접촉하는 반도체 장치.
  9. 제1 항에 있어서,
    상기 기판 및 층간 절연층 관통하여 상기 내부 배선들과 연결되는 관통 배선 구조체를 더 포함하는 반도체 장치.
  10. 기판 상의 집적 회로 소자들;
    상기 집적 회로 소자들을 덮는 층간 절연막;
    상기 층간 절연막 상에 배치되며, 상기 집적 회로 소자들과 연결되는 내부 배선들을 갖는 배선 구조체;
    상기 배선 구조체 상에 배치되어, 상기 배선들과 전기적으로 연결되는 도전 패턴들;
    상기 배선 구조체의 측면 및 상기 도전 패턴들을 덮는 제1 패시베이션 층;
    상기 제1 패시베이션 층 상에 배치되며 상기 제1 패시베이션 층과 다른 절연 물질을 포함하는 제2 패시베이션 층을 포함하되,
    상기 도전 패턴들의 사이에서, 상기 제1 패시베이션 층은 상기 제2 패시베이션 층에 비해 작은 두께를 갖고,
    상기 도전 패턴들 각각의 상면 상에서, 상기 제1 패시베이션 층은 상기 제2 패시베이션 층에 비해 큰 두께를 갖는 반도체 장치.
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