KR20230005732A - Tsv를 둘러싸는 더미 스택형 구조 및 그 형성 방법 - Google Patents

Tsv를 둘러싸는 더미 스택형 구조 및 그 형성 방법 Download PDF

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윤-친 초우
칭-징 우
시오우-판 첸
밍-이 왕
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Abstract

방법은 반도체 기판 위에 복수의 로우-k 유전체층을 형성하는 단계; 복수의 로우-k 유전체층 중 적어도 하나로 연장되는 제1 복수의 더미 스택형 구조를 형성하는 단계; 복수의 로우-k 유전체층 위에 넌(non) 로우-k 유전체층을 형성하는 단계; 복수의 넌 로우-k 유전체층으로 연장되는 제2 복수의 더미 스택형 구조를 형성하는 단계를 포함한다. 제2 복수의 더미 스택형 구조는 제1 복수의 더미 스택형 구조 중 대응하는 더미 스택형 구조 위에 있고 대응하는 더미 스택형 구조에 접속된다. 방법은 복수의 넌 로우-k 유전체층, 복수의 로우-k 유전체층, 및 반도체 기판을 에칭하여 비아 개구부를 형성하는 단계를 더 포함한다. 비아 개구부는 제1 복수의 더미 스택형 구조 및 제2 복수의 더미 스택형 구조에 의해 둘러싸인다. 그런 다음 비아 개구부는 충전되어 관통 비아를 형성한다.

Description

TSV를 둘러싸는 더미 스택형 구조 및 그 형성 방법{DUMMY STACKED STRUCTURES SURROUNDING TSVS AND METHOD FORMING THE SAME}
[우선권 주장 및 교차 참조]
본 출원은 2021년 7월 1일에 출원한 다음의 미국 임시 특허출원: 출원 일련 번호 63/217,341[발명의 명칭: Stacked metallic Structures Surrounding TSV]에 대해 우선권을 주장하며, 이 우선권 출원은 여기에서의 인용에 의해 참조로 본 명세서에 포함된다.
실리콘 관통 비아(Through-Silicon Vias, TSV)가 디바이스 다이에서 전기 경로로서 사용되고, 그래서 디바이스의 양 측면에 있는 전도성 피처들이 상호 접속될 수 있다. TSV의 형성 공정은 개구부를 형성하도록 반도체 기판을 에칭하는 것, 전도성 재료로 개구부를 충전하여 TSV를 형성하는 것, 배면으로부터 반도체 기판의 일부를 제거하기 위해 배면 그라인딩 공정을 수행하는 것, 그리고 반도체 기판 상에 전기 커넥터를 형성하여 TSV에 접속시키는 것을 포함한다.
본 개시내용의 양태들은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준 관행에 따라, 다양한 피처를 비율에 따라 도시하지는 않는다. 사실상, 다양한 피처의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1 내지 도 15는 일부 실시형태에 따른 관통 비아 및 더미 스택형 구조(dummy stacked structure)를 포함한 다이의 형성에 있어서 중간 단계의 단면도를 도시한다.
도 16은 일부 실시형태에 따른 다이를 포함한 패키지를 도시한다.
도 17은 일부 실시형태에 따른 다이를 포함한 패키지의 일부를 도시한다.
도 18 내지 도 27은 일부 실시형태에 따른 관통 비아 및 더미 스택형 구조의 상면도를 도시한다.
도 28은 일부 실시형태에 따른 관통 비아 및 더미 스택형 구조를 포함한 다이를 형성하기 위한 공정 흐름을 도시한다.
이하의 개시내용은 본 발명의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 실시형태를 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트 및 구성의 특정 실시형태에 대해 후술한다. 물론 이들은 예시일 뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피처 위(over) 또는 상(on)의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉으로 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 피처가 직접 접촉하지 않도록 제1 및 제2 피처 사이에 추가 피처가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 또한, 본 개시내용은 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명하는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하지 않는다.
또한, "아래에 있는(underlying)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등의 공간 관련 용어는 도면에 나타내는 바와 같이 한 엘리먼트 또는 피처와 다른 엘리먼트(들) 또는 피처(들)와의 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 이용될 수 있다. 공간 관련 용어는 도면에 나타내는 방향 외에, 사용 또는 동작 시의 디바이스의 상이한 방향도 포함하는 것을 의도한다. 장치는 다른 식으로 지향(90도 또는 다른 방향으로 회전)될 수 있고 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다.
일부 실시형태에 따른, 관통 비아를 포함한 다이, 더미 스택형 구조, 및 그 형성 방법이 제공된다. 관통 비아는 기판 및 기판 위의 복수의 유전체층을 관통한다. 더미 스택형 구조는 기판 관통 비아를 둘러싸도록 형성될 수 있다. 더미 스택형 구조는 유전체층에 형성되고 베이킹 공정 동안 관통 비아 개구부로부터의 수분을 배출시키기 위한 터널로서 기능한다. 일부 실시형태에 따른 다이의 중간 형성 단계가 예시된다. 일부 실시형태의 일부 변형예에 대해 설명한다. 다양한 도면 및 예시적인 실시형태 전반에 걸쳐, 같은 참조 번호는 같은 엘리먼트를 지정하기 위해 사용된다.
도 1 내지 도 15는 본 개시내용의 일부 실시형태에 따른 관통 비아 및 더미 스택형 구조를 포함한 다이의 형성에 있어서 중간 단계의 단면도를 도시한다. 대응하는 공정은 도 28에 도시한 공정 흐름(200)으로도 개략적으로 반영된다.
도 1은 웨이퍼(20)의 단면도를 도시하고 있다. 본 개시내용의 일부 실시형태에 따르면, 웨이퍼(20)는 집적 회로 디바이스(26)로서 대표되는 능동 디바이스 및 가능하다면 수동 디바이스를 포함한 디바이스 웨이퍼이거나 이를 포함한다. 웨이퍼(20)는 내부에 복수의 칩/다이(22)를 포함할 수 있으며, 하나의 다이(22)가 예시된다. 본 개시내용의 대안의 실시형태에 따르면, 웨이퍼(20)는 능등 디바이스가 없는 인터포저 웨이퍼이며, 수동 디바이스는 포함할 수도 포함하지 않을 수도 있다.
본 개시내용의 일부 실시형태에 따르면, 웨이퍼(20)는 반도체 기판(24)과, 그 반도체 기판(24)의 상면(top surface) 또는 활성면에 형성된 피처를 포함한다. 반도체 기판(24)은 결정질 실리콘, 결정질 게르마늄, 실리콘 게르마늄, 탄소 도핑 실리콘, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP 등과 같은 III-V족의 화합물 반도체로 형성되거나 이들을 포함할 수 있다. 반도체 기판(24) 내의 활성 영역들을 격리시키기 위해 STI(Shallow Trench Isolation) 영역들이 반도체 기판(24) 내에 형성될 수 있다.
일부 실시형태에 따르면 집적 회로 디바이스(26)는 트랜지스터, 저항기, 커패시터, 다이오드 등을 포함할 수 있다. 대안의 실시형태에 따르면, 웨이퍼(20)는 (능동 디바이스가 없는)인터포저를 형성하는 데에 사용되며, 기판(24)은 반도체 기판 또는 유전체 기판일 수 있다.
집적 회로 디바이스(26)의 일부인 트랜지스터(28)가 집적 회로 디바이스(26)를 대표하여 예시된다. 일부 실시형태에 따르면, 트랜지스터(28)는 게이트 스택(30), 게이트 스택(30) 옆의 소스/드레인 영역(32), 소스/드레인 규화물 영역(34A), 및 소스/드레인 콘택 플러그(36A)를 포함한다. 트랜지스터(28)는 평면형 트랜지스터, FinFET(Fin Field-Effect) 트랜지스터, 나노시트 트랜지스터, 나노와이어 트랜지스터 등일 수 있다. 더미 규화물 영역(34B) 및 더미 컨택 플러그(36B)도 반도체 기판(24) 상에 형성된다. 일부 실시형태에 따르면, 더미 규화물 영역(34B)과 소스/드레인 규화물 영역(34A)은 공통 형성 공정에서 형성된다. 소스/드레인 컨택 플러그(36A)와 더미 컨택 플러그(36B)도 공통 형성 공정에서 형성될 수 있다. 각각의 공정은 도 28에 도시한 공정 흐름(200) 중의 공정(202)으로서 예시된다. 본 설명 전체에서, 소스/드레인 컨택 플러그(36A)와 더미 컨택 플러그(36B)를 합쳐서 컨택 플러그(36)라고 한다.
트랜지스터의 게이트 스택(예컨대, 게이트 스택(30)) 및 소스/드레인 컨택 플러그(예컨대, 36A)가 집적 회로 디바이스(26)에 형성되면서, 층간 유전체(ILD, Inter-Layer Dielectric)(38)가 반도체 기판(24) 위에 형성된다. 일부 실시형태에 따르면, ILD(38)는 PSG(Phospho-Silicate glass), BSG(Boro-Silicate Glass), BPSG(Boron-doped Phospho-Silicate Glass), FSG(Fluorine-doped Silicate Glass) 등으로 형성될 수 있다. ILD(38)의 유전 상수(k) 값은 약 3.0보다 클 수 있다. ILD(38)은 스핀 코팅, FCVD(Flowable Chemical Vapor Deposition) 등을 이용해 형성될 수 있다. 본 개시내용의 일부 실시형태에 따르면, ILD(38)은 또한 플라즈마 강화 화학적 기상 퇴적(PECVD, Plasma Enhanced Chemical Vapor Deposition), 저압 화학적 기상 퇴적(LPCVD, Low Pressure Chemical Vapor Deposition) 등의 퇴적 방법을 사용하여 형성될 수 있다.
본 개시내용의 일부 실시형태에 따르면, 소스/드레인 컨택 플러그(36A)(활성 컨택 플러그라고도 함)와 더미 컨택 플러그(36B)는 텅스텐, 코발트, 알루미늄, 구리, 티탄, 탄탈, 티탄 질화물, 탄탈 질화물, 이들의 합금, 및/또는 이들의 다층에서 선택된 전도성 재료로 형성되거나 이들을 포함한다. 소스/드레인 컨택 플러그(36A)와 더미 컨택 플러그(36B)의 형성은, ILD(38)에 컨택 개구부를 형성하는 단계와, 컨택 개구부에 전도성 재료를 충전하는 단계와, 컨택 플러그(36A)와 더미 컨택 플러그(36B)의 상면을 ILD(38)의 상면과 같은 높이로 하도록 평탄화 공정(화학적 기계 연마(CMP) 공정 또는 기계식 그라인딩 공정)을 수행하는 단계를 포함할 수 있다.
도 2 내지 도 6은 복수의 유전체층 및 복수 층의 컨택 플러그, 금속 라인, 비아 등의 형성을 도시한다. 도시하는 구조는 예시이며, 상이한 층 스킴이 채택될 수도 있음이 이해될 것이다. 예를 들어, 전술한 실시형태와는 상이한 수의 컨택 플러그, 금속 라인, ILD층, 로우-k 유전체층, 넌(non) 로우-k 유전체층이 있을 수 있다.
도 2는 ILD(40), 활성 컨택 플러그(42A), 및 더미 컨택 플러그(42B)의 형성을 도시한다. 각각의 공정은 도 28에 도시한 공정 흐름(200) 중의 공정(204)으로서 예시된다. 본 설명 전체에서, "활성(active)"이란 용어는 집적 회로 디바이스에 전기적으로 결합되고 전기적 기능을 갖는 피처를 의미하며, "더미"라는 용어는 전기적 기능이 없고 전류를 도통시키는 데 사용되지 않는 피처를 의미한다. 본 설명 전체에서, 소스/드레인 컨택 플러그(42A)와 더미 컨택 플러그(42B)를 합쳐서 컨택 플러그(42)라고 한다. ILD(40)은 ILD(38)을 형성하기 위한 동일한 그룹의 후보 재료에서 선택된 유전체 재료로 형성될 수 있다. ILD(40)은 일부 실시형태에 따른 넌 로우-k 값을 가질 수 있지만, 약 3.0 내지 약 3.8 이상의 범위의 k 값을 가질 수도 있다. ILD(38)와 ILD(40) 사이에는 에칭 정지층(도시 생략)이 있을 수도 없을 수도 있다.
컨택 플러그(42)도 소스/드레인 컨택 플러그(86)와 동일한 재료 및 동일한 구조로 형성될 수 있다. 컨택 플러그(42)의 형성 공정은 또한, ILD(40) 내에 컨택 개구부를 형성하는 단계와, 컨택 개구부 내에 전도성 재료를 충전하는 단계와, 컨택 플러그(42)의 상면을 ILD(40)의 상면과 같은 높이로 하도록 평탄화 공정을 수행하는 단계를 포함할 수 있다. 컨택 플러그(42A)와 더미 컨택 플러그(42B)는 동시에 형성되고 공통 형성 공정을 공유한다.
도 3을 참조하면, 인터커넥트 구조(44)가 ILD(40) 및 컨택 플러그(42) 위에 형성된다. 각각의 공정은 도 28에 도시한 공정 흐름(200) 중의 공정(206)으로서 예시된다. 본 설명 전체에서, 인터커넥트 구조(44)는 로우-k 유전체층에 기반하여 형성되는 인터커넥트 구조를 칭한다. 인터커넥트 구조(44)는 에칭 정지층(46)과 유전체층(48), 그리고 에칭 정지층(46)과 유전체층(48) 내의 금속 라인(50)을 포함할 수 있다. 금속 라인(50)은 금속층(MO)이라고 총칭할 수 있다.
유전체층(48)과 에칭 정지층(46)에서의 금속 라인(50)의 형성은 단일 다마신 공정을 포함할 수 있다. 금속 라인(50)은 공통 공정에서 동시에 형성되는 금속 라인(50A)과 더미 금속 라인(50B)을 포함할 수 있다. 금속 라인을 형성하기 위한 단일 다마신 공정에서는, 먼저 유전체층(48)과 에칭 정지층(46)에 트렌치(금속 라인(50)이 차지함)를 형성한 다음, 등각 배리어층 및 금속성 재료를 포함할 수 있는 전도성 재료로 트렌치를 충전한다. 배리어층은 티탄, 티탄 질화물, 탄탈, 탄탈 질화물 등으로 형성될 수 있다. 금속성 재료는 구리 또는 구리 합금, 텅스텐, 코발트 등을 포함할 수 있다. 그런 다음, 유전체층의 상면보다 높은 전도성 재료의 과잉 부분을 제거하기 위해 CMP 공정과 같은 평탄 공정이 수행되고, 유전체층(48)과 에칭 정지층(46)에는 금속 라인(50)이 남는다. 금속 라인(50)은 활성 금속 라인(50A)과 더미 금속 라인(50B)을 포함한다.
그런 다음 퇴적을 통해 에칭 정지층(52)과 유전체층(54)이 형성된다. 비아(56)와 금속 라인(58)(합쳐서 이중 다마신 구조(60)라고 함)이 유전체층(54)과 에칭 정지층(52)에 형성된다. 비아(56)는 활성 비아(56A)와 더미 비아(56B)를 포함한다. 금속 라인(58)은 활성 금속 라인(58A)과 더미 금속 라인(58B)을 포함한다. 금속 라인(58)은 금속층(M1)이라고 총칭할 수 있다. 이중 다마신 구조(60)는 공통 공정에서 동시에 형성되는 활성 이중 다마신 구조(60A)와 더미 이중 다마신 구조(60B)를 포함할 수 있다.
그런 다음 퇴적을 통해 에칭 정지층(62)과 유전체층(64)이 유전체층(54) 위에 형성된다. 비아(70)와 금속 라인(72)(합쳐서 이중 다마신 구조(74)라고 함)이 유전체층(64)과 에칭 정지층(62)에 형성된다. 금속 라인(72)은 금속층(M2)이라고 총칭할 수 있다. 비아(70)는 활성 비아(70A)와 더미 비아(70B)를 포함한다. 금속 라인(72)은 활성 금속 라인(72A)과 더미 금속 라인(72B)을 포함한다. 이중 다마신 구조(74)는 공통 공정에서 동시에 형성되는 활성 이중 다마신 구조(74A)와 더미 이중 다마신 구조(74B)를 포함할 수 있다.
이중 다마신 구조(60)를 형성하기 위한 이중 다마신 공정에서는, 유전체층(54)에 트렌치와 비아 개구부 둘 다가 형성되는데, 비아 개구부가 트렌치 아래에서 트렌치에 접속된다. 예시적인 실시형태에서, 형성 공정은 유전체층(54) 위에 하드 마스크(도시 생략)를 형성하는 단계를 포함할 수 있는데, 하드 마스크에는 트렌치가 형성되어 있다. 이어서 비아 패턴을 가진 포토 레지스트가 형성된 다음 비아 개구부를 형성하기 위해 유전체층(54)을 에칭하는데, 비아 개구부는 유전체층(54)의 상면과 하면 사이에서 중간 높이까지 연장된다. 그리고 나서 포토 레지스트는 제거된다. 이어서 하드 마스크를 에칭 마스크로서 사용하여 유전체층(54)이 에칭된다. 이에 트렌치(금속 라인(58)이 차지함)가 유전체층(54)에 형성된다. 트렌치가 형성되는 동시에, 비아 개구부가 유전체층(54)의 바닥부 아래로 연장되어 하부 에칭 정지층(52)을 노출한다. 그런 다음 금속 라인(50)과 같은 하부 전도성 피처를 노출시키기 위해 에칭 정지층(52)이 에칭된다. 이어서 트렌치와 비아 개구부는 단일 다마신 공정에 채택된 것과 유사한 등각 배리어층 및 금속성 재료를 포함할 수 있는 전도성 재료로 충전된다. 그런 다음 금속 라인(58)과 비아(56)를 형성하기 위해 평탄화 공정이 수행된다. 이중 다마신 구조(60)의 형성과 유사한 공정 및 유사한 재료를 사용하여 이중 다마신 구조(74)가 형성될 수 있고 유사한 공정을 채택할 수 있다.
에칭 정지층(46, 52, 및 62)은 실리콘 질화물(SiN), 실리콘 탄화물(SiC), 실리콘 산질화물(SiON), 실리콘 산탄화물(SiOC), 실리콘 탄질화물(SiCN) 등을 포함할 수 있다. 에칭 정지층(46, 52, 및 62)도 금속 산화물, 금속 질화물 등을 포함할 수 있다. 에칭 정지층(46, 52, 및 62) 각각은 동종 재료로 형성된 단일 층, 또는 상이한 재료들로 형성된 복수의 유전체 서브층을 포함한 복합층일 수 있다. 본 개시내용의 일부 실시형태에 따르면, 층(46, 52, 및 62) 중 하나 이상은 알루미늄 질화물(AlN)층, 알루미늄 질화물층 위의 실리콘 산탄화물층, 및 실리콘 산탄화물층 위의 알루마늄 산화물층을 포함할 수 있다.
유전체층(48, 54, 및 64)은 금속간 유전체(ILD)라고도 칭해진다. 본 개시내용의 일부 실시형태에 따르면, 인터커넥트 구조(44) 내의 유전체층(48, 54 및 64를 포함함)은 로우-k 유전체 재료로 형성된다. 예컨대, 로우-k 유전체 재료의 유전 상수(k 값)는 약 3.2 미만일 수 있고, 약 2.6과 32 사이의 범위일 수 있다. 유전체층(48, 54, 및 64)은 탄소 함유 로우-k 유전체 재료, HSQ(Hydrogen SilsesQuioxane), MSQ(MethylSilsesQuioxane) 등을 포함할 수 있다. 본 개시내용의 일부 실시형태에 따르면, 유전체층(48, 54, 및 64)의 형성은, 유전체층에 포로겐 함유 유전체 재료를 퇴적하는 단계와, 이어서 포로겐을 방출시키는 경화 공정을 수행하는 단계를 포함하며, 그래서 잔여 유전체층(48, 54, 및 64)은 다공성이다. 예시로 3개의 IMD가 도시되지만, 인터커넥트 구조(44)는 더 많은 유전체층(로우-k 유전제 재료로 형성됨)을 포함할 수도 있다. 예를 들어, 인터커넥트 구조(44)는 4개 내지 8개의 유전체층 및 대응하는 금속층을 포함할 수 있다.
도 4는 에칭 정지층 및 대응하는 에칭 정지층 위의 유전체층, 및 다마신 구조(금속 라인 및 비아)를 또한 포함하는 인터커넥트 구조(76)의 형성을 도시한다. 각각의 공정은 도 28에 도시한 공정 흐름(200) 중의 공정(208)으로서 예시된다. 일부 실시형태에 따르면, 인터커넥트 구조(44)와 달리, 인터커넥트 구조(76) 내의 유전체층(예컨대, 유전체층(80 및 88)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물, 실리콘 산탄화물 등을 포함할 수 있는 넌 로우-k 유전체 재료로 형성된다. 대안의 실시형태에 따르면, 인터커넥트 구조(76)의 형성이 생략되고, 도 5에 도시하는 바와 같은 공정 및 후속 공정이 인터커넥트 구조(44)에 대해 바로 수행된다.
일부 실시형태에 따르면, 인터커넥트 구조(76)는 퇴적 공정을 통해 형성되는 에칭 정지층(78)과 유전체층(80)을 포함한다. 비아(82)(82A 및 82B를 포함) 및 금속 라인(84)(84A 및 84B를 포함)이 유전체층(80) 및 에칭 정지층(78)에 형성된다. 비아(82)와 금속 라인(84)을 합쳐서 이중 다마신 구조(85)라고 칭한다. 비아(82)는 활성 비아(82A)와 더미 비아(82B)를 포함한다. 금속 라인(84)은 활성 금속 라인(84A)과 더미 금속 라인(84B)을 포함한다. 에칭 정지층(86)과 유전체층(88)이 퇴적을 통해 유전체층(80) 위에 형성된다. 비아(90)와 금속 라인(92)(합쳐서 이중 다마신 구조(94)라고 함)이 유전체층(88)과 에칭 정지층(86)에 형성된다. 비아(90)는 활성 비아(90A)와 더미 비아(90B)를 포함한다. 금속 라인(92)은 활성 금속 라인(92A)과 더미 금속 라인(92B)을 포함한다. 인터커넥트 구조(76)는 더 많은 유전체층(넌 로우-k 유전체 재료에 기반하여 형성됨) 및 여기에는 도시하지 않는 금속 라인 및 비아를 포함할 수 있다. 예를 들어, 인터커넥트 구조(76)는 4개 내지 8개의 유전체층 및 대응하는 금속층을 포함할 수 있다.
도 5를 참조하면, 에칭 정지층(96)이 인터커넥트 구조(76) 위에 형성된다. 에칭 정지층(96)은 알루미늄 산화물, 알루미늄 질화물, 실리콘 산질화물, 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산탄화물 등, 또는 이들의 다층으로 형성되거나 이를 포함할 수 있다.
패시베이션층(98)(패시베이션-1 또는 패스-1이라고도 함)이 에칭 정지층(96) 위에 형성된다. 각각의 공정은 도 28에 도시한 공정 흐름(200) 중의 공정(210)으로서 예시된다. 일부 실시형태에 따르면, 패시베이션층(98)은 실리콘 산화물의 유전 상수와 같거나 더 큰 유전 상수를 가진 넌 로우-k 유전체 재료로 형성된다. 패시베이션층(98)은 무기 유전체 재료로 형성되거나 이것을 포함할 수 있으며, 이것은 무도핑 실리케이트 유리(USG), SiN, SiO2, SiON, SiOC, SiC 등, 이들의 조합, 및 이들의 다층에서 선택된 재료를 포함할 수 있으나 이들에 국한되지는 않는다.
도 6을 참조하면, 전도성 피처(110)(활성 전도성 피처(110A) 및 더미 전도성 피처(110B)를 포함함)가 형성되어 하부 활성 피처와 더미 피처에 각각 접속된다. 각각의 공정은 도 28에 도시한 공정 흐름(200) 중의 공정(212)으로서 예시된다. 일부 실시형태에 따르면, 전도성 피처(110)는 단일 다마신 공정을 통해 형성된다. 형성 공정은 패시베이션층(98) 및 하부 에칭 정지층(96)을 에칭하여 개구부를 형성하는 단계, 전도성 배리어(예컨대, 티탄, 티탄 질화물, 탄탈, 탄탈 질화물 등으로 형성됨)를 퇴적하는 단계와, 구리, 텅스텐 등과 같은 전도성 재료를 도금하는 단계를 포함할 수 있다. 그런 다음 과잉 전도성 재료 및 전도성 배리어를 제거하기 위해 CMP 공정이 수행될 수 있고 전도성 피처(110)는 남는다. 대안의 실시형태에 따르면, 이 단계에서 전도성 피처(110)를 형성하는 대신에, 도 9에 도시하는 바와 같이 관통 비아(122')의 형성 후에 전도성 피처(110)가 형성될 수 있다.
도 7을 참조하면, 패터닝된 에칭 마스크(도시 생략)이 패시베이션층(98) 위에 형성된다. 일부 실시형태에 따르면, 패터닝된 에칭 마스크는 포토 레지스트를 포함하고, TiN, BN 등으로 형성된 하드 마스크를 포함할 수도 포함하지 않을 수도 있다. 그런 다음 개구부(112)를 형성하기 위해 이방성 에칭 공정이 수행된다. 각각의 공정은 도 28에 도시한 공정 흐름(200) 중의 공정(214)으로서 예시된다. 그렇게 형성된 개구부(112)는 인터커넥트 구조(76 및 44) 내의 유전체층을 관통하고 ILD(40 및 38) 등을 관통한다. 반도체 기판(24)은 개구부(112)가 기판(24)의 중간 높이까지 연장되도록 추가 에칭되는데, 중간 높이는 반도체 기판(24)의 상면(24T)과 하면(24B) 사이에 있다. 개구부(112)는 반도체 관통 비아(TSV, 실리콘 관통 비아라고도 함)를 형성하는 데에 사용되므로, 이하에서는 TSV 개구부(112)라고 한다. 이방성 에칭 공정은 상이한 재료들로 형성되는 유전체층을 에칭하고 반도체 기판(24)을 에칭하기 위해 상이한 에칭 가스들을 채택하는 복수의 에칭 공정을 포함할 수 있다.
전술한 공정에 의해 전기 접속 구조(113), 및 더미 스택형 구조(114B 및 114C)가 형성된다. 더미 스택형 구조(114B 및 114C)를 합쳐서 더미 스택형 구조(114)라고 칭한다. 전기 접속 구조(113)는 집적 회로 디바이스(26)에 전기적으로 접속할 경우에 사용되고, 사용될 때에는 전압 및 전류가 거기에 흐른다. 더미 스택형 구조(114B 및 114C)는 전기적 기능은 없을 수 있고 집적 회로 디바이스(26)에 전기적으로 접속할 수 없다. 더미 스택형 구조(114B 및 114C) 각각은 복수의 유전체층에 분배되는 복수의 전도성 피처를 포함한다. 복수의 전도성 피처는 결합되어 패시베이션층(98)의 상단부로부터 인터커넥트 구조(44)의 높이 아래로 하향 연장될 수 있는 통합 피처를 형성한다. 더미 스택형 구조(114B 및 114C)의 상면도 형상(top-view shape)이 도 18 내지 도 27에 도시된다. 일부 실시형태에 따르면, 더미 스택형 구조(114B 및 114C)는 전기적으로 플로팅 상태이다. 대안의 실시형태에 따르면, 더미 스택형 구조(114B 및 114C)는 전기적으로 접지된다. 예를 들어, 반도체 기판(24)에 전기적으로 접속되는 더미 스택형 구조(114B)는 전기적으로 접지될 수 있다. 부분 더미 스택형 구조(114C)는 전기적으로 접지될 수도 전기적으로 플로팅 상태일 수도 있다.
더미 스택형 구조는 완전(full) 더미 스택형 구조(114B) 및 부분(partial) 더미 스택형 구조(114C)를 포함한다. 완전 더미 스택형 구조(114B)는 후속으로 형성되는 관통 비아가 연장되는 유전체층 모두로 연장된다. 예를 들어, 완전 더미 스택형 구조(114B)는 패시베이션층(98) 내지 ILD(68)에 이르는 유전체층 각각에 연장되고 ILD(38)과 반도체 기판(24) 사이의 임의의 유전체층으로 더욱 연장된다. 부분 더미 스택형 구조(114C)는 패시베이션층(98)으로부터 하향으로 연장되는 예시적인 부분 더미 스택형 구조이며, 부분 더미 스택형 구조(114C)의 바닥부는 반도체 기판(24)의 상면보다 더 높다. 따라서, 부분 더미 스택형 구조(114C)는 적어도 하나 이상의 유전체층을 두고 반도체 기판(24)으로부터 수직으로 이격된다.
일부 실시형태에서, 부분 더미 스택형 구조(114C)는 인터커넥트 구조(44)에서 적어도 하나의 로우-k 유전체층으로 연장되고 더 많은 로우-k 유전체층이 있을 수 있다. 예를 들어, 인터커넥트 구조(44) 내의 유전체층(48, 54, 및 64)이 로우-k 유전체층이고, 인터커넥트 구조(76) 내의 유전체층(예컨대 층(80 및 88))이 넌 로우-k 유전체층이라고 하면, 부분 더미 스택형 구조(114C)는 적어도, 인터커넥트 구조(76) 내의 넌 로우-k 유전체층 모두를 관통하며, 인터커넥트 구조(44) 내의 적어도 상단부 로우-k 유전체층으로 연장된다. 이것으로 말미암아 도 7에 도시하는 바와 같이 후속 베이킹 공정(116)에서 효과적인 수분 배출을 확보한다. 부분 더미 스택형 구조(114C)는 로우-k 유전체층(64, 54, 또는 48)과 같은 로우-k 유전체층 중 임의의 것으로 연장되고 거기에서 정지할 수 있거나 ILD(40) 또는 ILD(38)(ILD(38)과 반도체 기판(24) 사이에 적어도 하나의 유전체층이 있다고 상정함)로 연장되고 거기에서 정지할 수 있다. 예를 들어, 도 7에서, 금속 라인/패드(58B) 및 비아(70B)는 이들 피처가 형성될 수도 형성되지 않을 수도 있음을 나타내는 점선으로 표시된다. 또한, 완전 더미 스택형 구조(114B) 및 부분 더미 스택형 구조(114C)는 동일한 다이(22)에 형성될 수 있다. 동일한 다이(22)에는, 임의의 조합으로 상이한 로우-k 유전체층들 및 ILD층들로 연장되는 다수의 부분 더미 스택형 구조(114C)가 있을 수도 있다. 예를 들어, 하나의 다이에는, 로우-k 유전체층(48)으로 연장되고 거기에서 정지하는 부분 더미 스택형 구조(114C), 로우-k 유전체층(54)으로 연장되고 거기에서 정지하는 부분 더미 스택형 구조(114C), 로우-k 유전체층(64)으로 연장되고 거기에서 정지하는 부분 더미 스택형 구조(114C), 및 완전 더미 스택형 구조(114B)가 있을 수 있다.
유전체층, 특히 로우-k 유전체층은 선행 공정, 구체적으로 TSV 공정에서 수분을 흡수할 수 있다. TSV 사이즈 및 깊이가 상당히 크고 하부 금속층이 밀봉되기 때문에, 개구부 에칭 공정과 같은 TSV 공정 동안 발생하는 수분은 종래의 구조에서는 배출하기가 어렵다. 이에 유전체층이 흡수한 수분을 제거하기 위해 베이킹 공정이 수행된다. 각각의 공정은 도 28에 도시한 공정 흐름(200) 중의 공정(216)으로서 예시된다. 일부 실시형태에 따르면, 베이킹 공정은 약 300℃와 약 450℃ 사이의 범위의 온도에서 수행된다. 베이킹 지속시간은 약 30분과 약 120분 사이의 범위일 수 있다. 베이킹 공정 동안에 수분이 유전체층으로부터 제거된다. 일부 실시형태에 따르면, 더미 스택형 구조(114)는 수분을 외부 환경에 배출하기 위한 배출 터널로서 기능하다. 더미 스택형 구조(114)가 없다면, 베이킹 공정은 수분 제거에 있어서 덜 효과적이다. 또한, 더미 스택형 구조(114)는 수분이 SV 개구부(112)로부터 유전체층의 내부 부분으로 횡방향으로 퍼지는 것을 차단하는 기능도 할 수 있다. 더미 스택형 구조(114)가 수분을 배출하고 차단하기에 효과적으로 기능하게 하기 위해, 더미 스택형 구조(114)는 예컨대 1 ㎛ 이하 그리고 약 0.2 ㎛와 약 0.5 ㎛ 사이의 범위의 간격(S1)을 두고 TSV 개구부(12)에 밀접하게 형성된다. 더욱이, TSV 개구부(112)를 둘러싸는 모든 완전 더미 스택형 구조(114B)의 총 상면도 면적(TAFD)이 TSV 개구부의 상면도 면적(TATSV)과 동일하거나 더 크므로 배출 터널은 충분히 크다. 부분 더미 스택형 구조(114C)가 수분 배출 및 수분 차단에 있어서 덜 효과적이기 때문에, 더 많은 부분 더미 스택형 구조(114C)가 형성될 수 있다. 예를 들어, TSV 개구부(112)를 둘러싸는 모든 부분 더미 스택형 구조(114B)의 총 상면도 면적(TAPD)은 TSV 개구부(112)의 상면도 면적(TATSV)과 동일하거나 2배 더 클 수 있다.
일부 실시형태에 따르면, 도 7에 도시하는 바와 같이, TSV 개구부(112)의 형성 후에 그리고 TSV 개구부(112)의 충전 전에 베이킹 공정(116)이 수행된다. 대안의 실시형태에 따르면, 더미 스택형 구조(114B 및 114C)가 수직 배출 터널로서 기능하기 때문에, 예컨대 도 6에 도시한 구조에 대해, TSV 개구부(112)의 형성 전에 베이킹 공정이 수행될 수도 있다. 또 다른 실시형태에 따르면, TSV 개구부(112)가 충전되어 관통 비아를 형성하기 전에 베이킹 공정이 수행될 수도 있다. 예를 들어, 도 9에 도시하는 구조에 대해 베이킹 공정이 수행될 수 있다.
도 8을 참조하면, 유전체 라이너(120)가 퇴적된다. 각각의 공정은 도 28에 도시한 공정 흐름(200) 중의 공정(218)으로서 예시된다. 유전체 라이너(120)는 TSV 개구부(112) 외부의 수평 부분과 TSV 개구부(112) 내로 연장되는 수직 부분을 포함한다. 일부 실시형태에 따르면, 유전체 라이너(120)는 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물, 실리콘 산탄화물 등, 또는 이들의 조합으로 형성되거나 이들을 포함한다. 퇴적 방법은 PECVD, 원자층 퇴적(ALD), 물리적 기상 퇴적(PVD) 등을 포함할 수 있다. 일부 실시형태에 따르면, 유전체 라이너(120)는 절연 및 확산 방지에 대한 우수한 능력을 가지며 바람직하지 않은 물질이 그것을 관통하는 것을 막을 수 있다.
유전체 라이너(120)는 단층 유전체층 또는 복합층(2개 이상의 서브층을 포함함)일 수 있다. 예를 들어, 유전체 라이너(120) 내의 서브층들은 상이한 재료로 형성되거나 이를 포함할 수도 있고, 또는 상이한 조성을 가진 동일한 재료를 포함할 수도 있다. 예를 들어, 유전체 라이너(120)는 실리콘 산화물 라이너, 및 실리콘 산화물 라이너 위의 실리콘 질화물 라이너를 포함할 수 있거나 상이한 질소 원자 백분율을 가진 2개의 SiON층을 포함할 수도 있다.
도 8은 또한 전도성 재료(122)의 충전을 예시한다. 전도성 재료(122)는 PVD, CVD, 도금 등을 사용하여 형성될 수 있다. 각각의 공정은 도 28에 도시한 공정 흐름(200) 중의 공정(220)으로서 예시된다. 전도성 재료(122)는 단일층 재료일 수도 있거나, TiN, TaN 등으로 형성된 배리어, 구리, 텅스텐, 코발트 등으로 형성된 금속성 재료, 또는 이들의 조합을 포함할 수 있는 복수 층을 포함할 수도 있다.
도 9는 CMP 공정 또는 기계식 그라인딩 공정일 수 있는 평탄화 공정을 도시한다. 평탄화 공정에 의해 전도성 재료(122)의 상면들이 평탄화된다. 각각의 공정은 도 28에 도시한 공정 흐름(200) 중의 공정(222)으로서 예시된다. 전도성 재료(122)의 잔여부를 이하에서 관통 비아(122')라고 칭한다(또는 TSV(122')라고도 함).
도 10 내지 도 12는 일부 실시형태에 따른 상부 피처의 형성을 도시한다. 각각의 공정은 도 28에 도시한 공정 흐름(200) 중의 공정(224)으로서 예시된다. 이들 공정은 예시이며, 상이한 구조 및 층을 가진 기타 상부 피처들도 본 개시내용에서 고려되는 것이 이해될 것이다. 도 10을 참조하면, 일부 실시형태에 따르면, 격리층(124)이 퇴적된다. 격리층(124)의 재료는 실리콘 질화물, 실리콘 산화물, 실리콘 탄화물, USG 등과 같은 유전체에서 선택될 수 있다.
그런 다음 격리층(124)이 에칭되고, 전도성 피처(128)가 격리층(124) 내로 연장되며, 또한 일부 실시형태에 따라 격리층(124) 바로 위로 연장되는 일부 부분들을 가질 수도 있다. 전도성 피처(128)는 구리, 텅스텐, 알루미늄 등을 포함할 수 있다. 복수의 유전체층(130)이 형성되고, 전도성 피처(132)가 형성되어 전기적 인터커넥트 구조(113) 및 관통 비아(122')에 접속된다. 그런 다음 금속 패드(134)이 형성된다. 금속 패드(134)는 알루미늄 패드나 알루미늄-구리 패드일 수 있고, 다른 금속성 재료가 사용될 수도 있다. 형성 공정은 금속층을 퇴적한 다음, 금속 패드(134)를 남겨 두도록 금속층을 패터닝하는 단계를 포함할 수 있다.
다음으로, 도 11에서 또한 도시하는 바와 같이, 패시베이션층(136)이 퇴적되고, 패시베이션층(136)의 일부 부분이 금속 패드(134)의 에지 부분을 덮고, 금속 패드(134)의 일부 부분이 패시베이션층(136) 내의 개구부를 통해 노출되도록 패시베이션층(136)이 패터닝된다. 그런 다음 예컨대 실리콘 산화물, 실리콘 산질화물 등과 같은 실리콘 함유 유전체 재료를 사용하여 유전체층(138)이 형성된다. 구리를 포함할 수 있는 본드 패드(140)가 유전체층(138)에 형성되고, 그렇게 형성되는 구조가 도 12에 도시된다.
도 13 내지 도 15는 반도체 기판(24)의 배면 상에 피처를 형성하기 위한 공정을 도시한다. 각각의 공정은 도 28에 도시한 공정 흐름(200) 중의 공정(226)으로서 예시된다. 도 13을 참조하면, TSV(122')이 드러날 때까지 반도체 기판(24)의 일부를 제거하기 위해 반도체 기판(24)의 배면에 대해 배면 그라인딩 공정이 수행된다. 다음으로, 반도체 기판(24)이 약간 리세싱되어(예컨대 에칭을 통해), 도 14에 도시하는 바와 같이, TSV(122')가 반도체 기판(24)의 배면으로부터 돌출한다.
다음으로, 도 14에 또한 도시하는 바와 같이, 유전체층(142)이 퇴적된 다음, TSV(122')를 다시 노출시키기 위해 CMP 또는 기계식 그라인딩 공정이 수행된다. 그래서 TSV(122')가 유전체층(142)도 관통한다. 일부 실시형태에 따르면, 유전체층(142)은 실리콘 산화물, 실리콘 질화물 등으로 형성된다.
그런 다음, 도 15를 참조하면, TSV(122')와 접촉하는 패드부를 포함하는 RDL(144)이 형성될 수 있다. 일부 실시형태에 따르면 RDL(144)는 알루미늄, 구리, 니켈, 티탄 등으로 형성될 수 있다. 도 15는 유전체층(146) 및 전기 커넥터(148)의 형성을 도시한다. 일부 실시형태에 따르면, 전기 커넥터(148)는 RDL(144)의 패드 상에 솔더볼을 도금하고 솔더볼을 리플로잉함으로써 형성될 수 있는 솔더 영역을 포함한다. 대안의 실시형태에 따르면, 전기 커넥터(148)는 넌솔더 금속성 재료로 형성된다. 예를 들어, 전기 커넥터(148)는 구리 패드 또는 기둥부로서 형성될 수 있고, 각각 니켈 캐핑층을 포함할 수도 포함하지 않을 수도 있다. 전기 커넥터(148)는 둘러싸는 유전체층으로부터 돌출할 수 있고 솔더 본딩 또는 직접 금속-금속 본딩에 사용될 수 있다. 대안으로, 전기 커넥터(148)의 바닥면은 유전체층(146)의 바닥면과 동일 평면일 수 있고, 그래서 디바이스 다이(22)는 하이브리드 본딩에 사용될 수 있다. RDL(144)의 한 층이 도 15에 도시되지만, 일부 실시형태에서는 RDL(144)이 복수의 금속층을 포함할 수도 있다.
후속 공정에서, 웨이퍼(20)은 소잉 공정을 통해 스크라이브 라인(150)을 따라 개별화될 수 있고, 디바이스 다이들(22)은 서로 분리된다. 각각의 공정은 도 28에 도시한 공정 흐름(200) 중의 공정(228)으로서 예시된다.
도 16 및 도 17은 도 15에 도시한 바이(22)가 패키지에 사용되는 예시적인 실시형태를 도시한다. 도 16을 참조하면, 패키지(152)는 패키지 기판(151), 및 패키지 기판(154) 위에서 패키지 기판(154)에 본딩되는 인터포저(156)를 포함한다. 복수의 디바이스 다이 및/또는 패키지가 패키지 기판(151) 위에서 패키지 기판(151)에 본딩된다. 패키지/디바이스 다이는 예컨대 시스템-온-칩 다이(154A), 및 패키지(154B)를 더 포함할 수 있다. 또한 패키지(154B)는 일부 실시형태에서 Cu-Cu 본딩에 의해 함께 본딩된 디바이스 다이(22 및 22')를 포함할 수 있다.
도 17은 디바이스 다이(22 및 22')의 일부의 확대도를 도시한다. 디바이스 다이(22 및 22')는 하이브리드 본딩을 통해 본딩될 수 있다. 더미 스택형 구조(114B 또는 114C)가 디바이스 다이(22)에 형성된다. 더미 스택형 구조(114B 또는 114C)가 범프에 연결되는 금속층의 표면 상에 도시되지만, 일부 실시형태에서 더미 스택형 구조(114B 또는 114C)는 전기적으로 플로팅 상태일 수 있다.
도 18 내지 도 27은 일부 실시형태에 따른 더미 스택형 구조(114)의 상면도를 도시한다. 상이한 배열 유형의 더미 스택형 구조(114)가 상이한 도면에 도시되지만, 이들 더미 스택형 구조(114) 및 대응하는 관통 비아(122')는 임의의 조합으로 동일한 다이에 형성될 수 있음이 이해될 것이다. 더미 스택형 구조들(114) 중 이웃하는 것들은 서로 실질적으로 동일한 거리 또는 상이한 거리를 가질 수 있다.
도 18 내지 도 20은 일부 실시형태에 따른 완전 더미 스택형 구조(114B)일 수 있는 더미 스택형 구조(114)의 상면도를 도시한다. 복수의 더미 스택형 구조(114)는 반도체 기판(24)까지 연장될 수 있는 완전 더미 스택형 구조(114B)를 포함할 수 있다. 완전 더미 스택형 구조(114B)의 총 면적(TAFD) 대 대응하는 TSV(122')의 상면도 면적(TATSV)의 비율인 비 TAFD/TATSV는 약 1과 같거나 더 클 수 있고 약 1과 2 사이의 범위일 수 있다.
도 18을 참조하면, 복수의 더미 스택형 구조(114)가 관통 비아(122')를 둘러싸도록 배열된다. 복수의 더미 스택형 구조(114)는 세장형이고 관통 비아(122')를 둘러싸는 링으로 정렬되도록 배열된다. 예를 들면, 세장형 더미 스택 구조(114)는 길이 대 폭 비가 약 2보다 크거나 5보다 클 수 있다. 도 19는 복수의 더미 스택 구조(114)가 비세장형(non-elongaged)인 일부 실시형태에 따른 복수의 더미 스택 구조(114)를 도시한다. 더미 스택형 구조(114)는 정사각형의 상면도 형상, 원형의 상면도 형상, 또는 길이 대 폭 비가 약 2보다 작은 직사각형 형상을 가질 수 있다. 도 20는 복수의 더미 스택 구조(114)가 세장형 및 비세장형 더미 스택 구조들의 혼합을 포함한 일부 실시형태에 따른 복수의 더미 스택 구조(114)를 도시한다.
도 21과 도 22는 일부 실시형태에 따른 부분 더미 스택형 구조(114C)일 수 있는 더미 스택형 구조(114)의 상면도를 도시한다. 완전 더미 스택형 구조(114b)도 이들 구조를 채택할 수 있고, 따라서 "114B/114C/(114)"라는 표기가 표시된다. 관통 비아(122')를 둘러싸는 복수의 더미 스택형 구조(114)는 외부 링이 대응하는 내부 링을 둘러싸는 2개 이상의 링으로 정렬되어 레이아웃된다. 이들 실시형태가 완전 더미 스택형 구조(114b)에도 적용될 수 있지만, 이들 실시형태는 복수의 더미 스택형 구조(114c)가 사용될 경우에 적용될 수 있다. 부분 더미 스택형 구조(114C)가 수분 배출 및 수분 차단에 있어서 덜 효과적이기 때문에, 부분 더미 스택형 구조(114C)의 수를 늘려서 줄어든 효과를 보상할 수 있다. 일부 실시형태에 따르면, TSV(122')를 둘러싸는 부분 더미 스택형 구조(114C)의 총면적(TAPD) 대 TSV(122')의 상면도 면적(TATSV)의 비율인 비 TAPD/TATSV는 약 2보다 클 수 있고 약 2과 3 사이의 범위일 수 있다. 도 21과 도 22는 서로 유사하지만, 도 21은 더미 스택형 구조(114)가 원형 링으로 정렬되도록 배열되는 것을 도시하는 반면, 도 22는 더미 스택형 구조(114)가 직사각형 링으로 정렬되도록 배열되는 것을 도시한다.
도 23은 완전 더미 스택형 구조(114B)(114B1로 표시함)이 단일 관통 비아(122')를 둘러싸고 다른 완전 더미 스택형 구조(114B)(114B2로 표시함)가 복수의 관통 비아(122')를 둘러싸는 실시형태를 도시한다. 일부 실시형태에 따르면, 더미 스택형 구조(114B1)의 총면적 대 더미 스택형 구조(114B2)의 총면적의 비는 약 1과 같거나 그보다 작다.
도 24는 부분 더미 스택형 구조(114C)(114C1로 표시함)이 단일 관통 비아(122')를 둘러싸고 다른 완전 더미 스택형 구조(114B)(114B2로 표시함)가 복수의 관통 비아(122')를 둘러싸는 실시형태를 도시한다. 일부 실시형태에 따르면, 더미 스택형 구조(114C1)의 총면적 대 더미 스택형 구조(114B2)의 총면적의 비는 약 2보다 크고, 약 2와 약 3 사이의 범위일 수 있다.
도 25는 완전 더미 스택형 구조(114B)(114B1로 표시함)이 단일 관통 비아(122')를 둘러싸고 다른 부분 더미 스택형 구조(114C)(114C2로 표시함)가 복수의 관통 비아(122')를 둘러싸는 실시형태를 도시한다. 일부 실시형태에 따르면, 더미 스택형 구조(114C2)의 총면적 대 더미 스택형 구조(114B1)의 총면적의 비는 약 2보다 크고, 약 2와 약 3 사이의 범위일 수 있다.
도 26과 도 27은 더미 스택형 구조(114)(완전 더미 스택형 구조(114B) 또는 부분 더미 스택형 구조(114C)일 수 있음)가 밀폐된 링을 형성하는 것을 도시한다. 도 26에는, 직사각형 링이 도시된다. 도 27에는, 원형 링이 도시된다. 마찬가지로, 더미 스택형 구조(114)가 완전 더미 스택형 구조인 경우에는, 관통 비아(122')를 둘러싸는 단일 링이 있을 수 있다. 더미 스택형 구조(114)가 부분 더미 스택형 구조인 경우, 외부 링이 대응하는 내부 링을 둘러싸면서, 대응하는 관통 비아(122')를 둘러싸는 2개 이상의 링이 있을 수 있다.
본 개시내용의 실시형태는 몇몇 효과적인 특징을 갖는다. TSV 주위에 부분 더미 스택형 구조를 형성함으로써, 부분 더미 스택형 구조는 수분 배출 채널 및 수분 차단 피처로서 기능할 수 있다. 따라서, 유전체층에 수분이 적게 남을 수 있고, 수분으로 인한 유전체 열화가 감소된다.
본 개시내용의 일부 실시형태에 따르면, 방법은, 반도체 기판 위에 복수의 로우-k 유전체층을 형성하는 단계; 상기 복수의 로우-k 유전체층 중 적어도 하나로 연장되는 제1 복수의 더미 스택형 구조(dummy stacked structure)를 형성하는 단계; 상기 복수의 로우-k 유전체층 위에 복수의 넌(non) 로우-k 유전체층을 형성하는 단계; 상기 복수의 넌 로우-k 유전체층으로 연장되는 제2 복수의 더미 스택형 구조를 형성하는 단계로서, 상기 제2 복수의 더미 스택형 구조는 상기 제1 복수의 더미 스택형 구조 중 대응하는 더미 스택형 구조 위에 있고 상기 대응하는 더미 스택형 구조에 접속되는, 상기 제2 복수의 더미 스택형 구조 형성 단계; 상기 복수의 넌 로우-k 유전체층, 상기 복수의 로우-k 유전체층, 및 상기 반도체 기판을 에칭하여 비아 개구부를 형성하는 단계로서, 상기 비아 개구부는 상기 제1 복수의 더미 스택형 구조 및 상기 제2 복수의 더미 스택형 구조에 의해 둘러싸이는, 상기 비아 개구부 형성 단계; 및 상기 비아 개구부를 충전하여 관통 비아를 형성하는 단계를 포함한다. 일 실시형태에서, 상기 제1 복수의 더미 스택형 구조는 상기 복수의 로우-k 유전체층 중 하나의 로우-k 유전체층에 복수의 부분을 포함하고, 상기 복수의 부분은 서로 분리되어 있다. 일 실시형태에서, 방법은 상기 반도체 기판의 표면에 집적 회로를 형성하는 단계; 및 상기 집적 회로에 전기적으로 결합되는 복수의 전기 접속 구조를 형성하는 단계를 더 포함하고, 상기 복수의 전기 접속 구조는 상기 제1 복수의 더미 스택형 구조 및 상기 제2 복수의 더미 스택형 구조와 동일한 공정에서 형성된다. 일 실시형태에서, 상기 제1 복수의 더미 스택형 구조 및 상기 제2 복수의 더미 스택형 구조는 전기적으로 플로팅 상태이다. 일 실시형태에서, 상기 제1 복수의 더미 스택형 구조 및 상기 제2 복수의 더미 스택형 구조는 약 1 ㎛보다 작은 간격을 두고 상기 비아 개구부로부터 이격된다. 일 실시형태에서, 상기 제1 복수의 더미 스택형 구조는 상기 반도체 기판까지 연장된다. 일 실시형태에서, 상기 제1 복수의 더미 스택형 구조의 바닥부는 상기 반도체 기판보다 높고 상기 반도체 기판으로부터 이격된다. 일 실시형태에서, 상기 제1 복수의 더미 스택형 구조는, 각각 상기 비아 개구부를 완전히 둘러싸는 복수의 링을 형성한다. 일 실시형태에서, 방법은 상기 비아 개구부를 포함하는 각각의 웨이퍼에 대해 베이킹 공정을 수행하는 단계를 더 포함한다.
본 개시내용의 일부 실시형태에 따르면, 구조는, 반도체 기판; 상기 반도체 기판 위의 복수의 유전체층; 상기 반도체 기판 및 상기 복수의 유전체층을 관통하는 제1 관통 비아; 및 상기 복수의 유전체층 내의 제1 복수의 더미 스택형 구조를 포함하고, 상기 제1 복수의 더미 스택형 구조는 상기 제1 관통 비아에 인접하며 상기 제1 관통 비아를 둘러싼다. 일 실시형태에서, 상기 제1 복수의 더미 스택형 구조는 전기적으로 플로팅 상태이다. 일 실시형태에서, 상기 제1 복수의 더미 스택형 구조는 상기 제1 관통 비아를 둘러싸도록 분배되는데, 상기 제1 복수의 더미 스택형 구조 중 이웃하는 것들은 실질적으로 같은 거리를 갖는다. 일 실시형태에서, 상기 복수의 유전체층은 복수의 로우-k 유전체층; 및 상기 복수의 로우-k 유전체층 위의 복수의 넌 로우-k 유전체층을 포함하고, 상기 제1 복수의 더미 스택형 구조는 상기 복수의 넌 로우-k 유전체층을 관통하고, 상기 복수의 로우-k 유전체층 중 적어도 하나로 연장된다. 일 실시형태에서, 상기 제1 복수의 더미 스택형 구조는 상기 복수의 로우-k 유전체층 모두를 관통하고, 상기 반도체 기판까지 연장된다. 일 실시형태에서, 구조는 상기 반도체 기판 및 상기 복수의 유전체층을 관통하는 제2 관통 비아; 및 상기 복수의 유전체층 내의 제2 복수의 더미 스택형 구조를 더 포함하고, 상기 제2 복수의 더미 스택형 구조는 상기 제2 관통 비아에 인접하며 상기 제2 관통 비아를 둘러싸고, 상기 제2 복수의 더미 스택형 구조는 상기 복수의 로우-k 유전체층 중 하나에 바닥부를 갖고, 상기 바닥부는 상기 반도체 기판으로부터 수직으로 이격된다. 일 실시형태에서, 상기 제1 복수의 더미 스택형 구조는 상기 복수의 유전체층 중 하나에서 정지하고, 상기 반도체 기판으로부터 수직으로 이격된다. 일 실시형태에서, 상기 제1 복수의 더미 스택형 구조와 상기 제1 관통 비아 사이의 간격은 약 1 ㎛보다 작다.
본 개시내용의 일부 실시형태에 따르면, 구조는 반도체 기판; 상기 반도체 기판 위의 복수의 로우-k 유전체층; 상기 복수의 로우-k 유전체층 위의 복수의 넌 로우-k 유전체층; 상기 복수의 넌 로우-k 유전체층을 관통하고 상기 복수의 로우-k 유전체층 중 적어도 하나로 더욱 연장되며 전기적으로 플로팅 상태인 더미 스택형 구조; 및 상기 더미 스택형 구조에 인접한 관통 비아를 포함하고, 상기 관통 비아는 상기 복수의 넌 로우-k 유전체층; 상기 복수의 로우-k 유전체층; 및 상기 반도체 기판을 관통한다. 일 실시형태에서, 구조는 전기적으로 플로팅 상태인 복수의 더미 스택형 구조를 더 포함하고, 상기 복수의 더미 스택형 구조 및 상기 더미 스택형 구조는 상기 관통 비아를 둘러싸는 링으로 정렬된다. 일 실시형태에서, 상기 더미 스택형 구조는 상기 복수의 넌 로우-k 유전체층 모두를 관통한다.
이상은 당업자가 본 개시내용의 양태를 더 잘 이해할 수 있도록 여러 실시형태의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들의 동일한 효과를 달성하기 위한 기본으로서 본 개시내용을 용이하게 이용할 수 있다고 생각할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시내용의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시내용의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.
[부기]
1. 방법에 있어서,
반도체 기판 위에 복수의 로우-k 유전체층을 형성하는 단계;
상기 복수의 로우-k 유전체층 중 적어도 하나로 연장되는 제1 복수의 더미 스택형 구조(dummy stacked structure)를 형성하는 단계;
상기 복수의 로우-k 유전체층 위에 복수의 넌(non) 로우-k 유전체층을 형성하는 단계;
상기 복수의 넌 로우-k 유전체층으로 연장되는 제2 복수의 더미 스택형 구조를 형성하는 단계로서, 상기 제2 복수의 더미 스택형 구조는 상기 제1 복수의 더미 스택형 구조 중 대응하는 더미 스택형 구조 위에 있고 상기 대응하는 더미 스택형 구조에 접속되는, 상기 제2 복수의 더미 스택형 구조 형성 단계;
상기 복수의 넌 로우-k 유전체층, 상기 복수의 로우-k 유전체층, 및 상기 반도체 기판을 에칭하여 비아 개구부를 형성하는 단계로서, 상기 비아 개구부는 상기 제1 복수의 더미 스택형 구조 및 상기 제2 복수의 더미 스택형 구조에 의해 둘러싸이는, 상기 비아 개구부 형성 단계; 및
상기 비아 개구부를 충전하여 관통 비아를 형성하는 단계를 포함하는, 방법.
2. 제1항에 있어서, 상기 제1 복수의 더미 스택형 구조는 상기 복수의 로우-k 유전체층 중 하나의 로우-k 유전체층에 복수의 부분을 포함하고, 상기 복수의 부분은 서로 분리되어 있는, 방법.
3. 제1항에 있어서,
상기 반도체 기판의 표면에 집적 회로를 형성하는 단계; 및
상기 집적 회로에 전기적으로 결합되는 복수의 전기 접속 구조를 형성하는 단계를 더 포함하고,
상기 복수의 전기 접속 구조는 상기 제1 복수의 더미 스택형 구조 및 상기 제2 복수의 더미 스택형 구조와 동일한 공정에서 형성되는, 방법.
4. 제1항에 있어서, 상기 제1 복수의 더미 스택형 구조 및 상기 제2 복수의 더미 스택형 구조는 전기적으로 플로팅 상태인, 방법.
5. 제1항에 있어서, 상기 제1 복수의 더미 스택형 구조 및 상기 제2 복수의 더미 스택형 구조는 약 1 ㎛보다 작은 간격을 두고 상기 비아 개구부로부터 이격되는, 방법.
6. 제1항에 있어서, 상기 제1 복수의 더미 스택형 구조는 상기 반도체 기판까지 연장되는, 방법.
7. 제1항에 있어서, 상기 제1 복수의 더미 스택형 구조의 바닥부는 상기 반도체 기판보다 높고 상기 반도체 기판으로부터 이격되는, 방법.
8. 제1항에 있어서, 상기 제1 복수의 더미 스택형 구조는, 각각 상기 비아 개구부를 완전히 둘러싸는 복수의 링을 형성하는, 방법.
9. 제1항에 있어서, 상기 비아 개구부를 포함하는 각각의 웨이퍼에 대해 베이킹 공정을 수행하는 단계를 더 포함하는, 방법.
10. 구조에 있어서,
반도체 기판;
상기 반도체 기판 위의 복수의 유전체층;
상기 반도체 기판 및 상기 복수의 유전체층을 관통하는 제1 관통 비아; 및
상기 복수의 유전체층 내의 제1 복수의 더미 스택형 구조를 포함하고,
상기 제1 복수의 더미 스택형 구조는 상기 제1 관통 비아에 인접하며 상기 제1 관통 비아를 둘러싸는, 구조.
11. 제10항에 있어서, 상기 제1 복수의 더미 스택형 구조는 전기적으로 플로팅 상태인, 구조.
12. 제10항에 있어서, 상기 제1 복수의 더미 스택형 구조는 상기 제1 관통 비아를 둘러싸도록 분배되는데, 상기 제1 복수의 더미 스택형 구조 중 이웃하는 것들은 실질적으로 같은 거리를 갖는, 구조.
13. 제10항에 있어서, 상기 복수의 유전체층은:
복수의 로우-k 유전체층; 및
상기 복수의 로우-k 유전체층 위의 복수의 넌 로우-k 유전체층을 포함하고,
상기 제1 복수의 더미 스택형 구조는 상기 복수의 넌 로우-k 유전체층을 관통하고, 상기 복수의 로우-k 유전체층 중 적어도 하나로 연장되는, 구조.
14. 제13항에 있어서, 상기 제1 복수의 더미 스택형 구조는 상기 복수의 로우-k 유전체층 모두를 관통하고, 상기 반도체 기판까지 연장되는, 구조.
15. 제14항에 있어서,
상기 반도체 기판 및 상기 복수의 유전체층을 관통하는 제2 관통 비아; 및
상기 복수의 유전체층 내의 제2 복수의 더미 스택형 구조를 더 포함하고,
상기 제2 복수의 더미 스택형 구조는 상기 제2 관통 비아에 인접하며 상기 제2 관통 비아를 둘러싸고, 상기 제2 복수의 더미 스택형 구조는 상기 복수의 로우-k 유전체층 중 하나에 바닥부를 갖고, 상기 바닥부는 상기 반도체 기판으로부터 수직으로 이격되는, 구조.
16. 제10항에 있어서, 상기 제1 복수의 더미 스택형 구조는 상기 복수의 유전체층 중 하나에서 정지하고, 상기 반도체 기판으로부터 수직으로 이격되는, 구조.
17. 제10항에 있어서, 상기 제1 복수의 더미 스택형 구조와 상기 제1 관통 비아 사이의 간격은 약 1 ㎛보다 작은, 구조.
18. 구조에 있어서,
반도체 기판;
상기 반도체 기판 위의 복수의 로우-k 유전체층;
상기 복수의 로우-k 유전체층 위의 복수의 넌 로우-k 유전체층;
상기 복수의 넌 로우-k 유전체층을 관통하고 상기 복수의 로우-k 유전체층 중 적어도 하나로 더욱 연장되며 전기적으로 플로팅 상태인 더미 스택형 구조; 및
상기 더미 스택형 구조에 인접한 관통 비아를 포함하고,
상기 관통 비아는:
상기 복수의 넌 로우-k 유전체층;
상기 복수의 로우-k 유전체층; 및
상기 반도체 기판
을 관통하는, 구조.
19. 제18항에 있어서, 전기적으로 플로팅 상태인 복수의 더미 스택형 구조를 더 포함하고, 상기 복수의 더미 스택형 구조 및 상기 더미 스택형 구조는 상기 관통 비아를 둘러싸는 링으로 정렬되는, 구조.
20. 제18항에 있어서, 상기 더미 스택형 구조는 상기 복수의 넌 로우-k 유전체층 모두를 관통하는, 구조.

Claims (10)

  1. 방법에 있어서,
    반도체 기판 위에 복수의 로우-k 유전체층을 형성하는 단계;
    상기 복수의 로우-k 유전체층 중 적어도 하나로 연장되는 제1 복수의 더미 스택형 구조(dummy stacked structure)를 형성하는 단계;
    상기 복수의 로우-k 유전체층 위에 복수의 넌(non) 로우-k 유전체층을 형성하는 단계;
    상기 복수의 넌 로우-k 유전체층으로 연장되는 제2 복수의 더미 스택형 구조를 형성하는 단계로서, 상기 제2 복수의 더미 스택형 구조는 상기 제1 복수의 더미 스택형 구조 중 대응하는 더미 스택형 구조 위에 있고 상기 대응하는 더미 스택형 구조에 접속되는, 상기 제2 복수의 더미 스택형 구조 형성 단계;
    상기 복수의 넌 로우-k 유전체층, 상기 복수의 로우-k 유전체층, 및 상기 반도체 기판을 에칭하여 비아 개구부를 형성하는 단계로서, 상기 비아 개구부는 상기 제1 복수의 더미 스택형 구조 및 상기 제2 복수의 더미 스택형 구조에 의해 둘러싸이는, 상기 비아 개구부 형성 단계; 및
    상기 비아 개구부를 충전하여 관통 비아를 형성하는 단계
    를 포함하는, 방법.
  2. 구조에 있어서,
    반도체 기판;
    상기 반도체 기판 위의 복수의 유전체층;
    상기 반도체 기판 및 상기 복수의 유전체층을 관통하는 제1 관통 비아; 및
    상기 복수의 유전체층 내의 제1 복수의 더미 스택형 구조
    를 포함하고,
    상기 제1 복수의 더미 스택형 구조는 상기 제1 관통 비아에 인접하며 상기 제1 관통 비아를 둘러싸는, 구조.
  3. 제2항에 있어서, 상기 제1 복수의 더미 스택형 구조는 전기적으로 플로팅 상태인, 구조.
  4. 제2항에 있어서, 상기 제1 복수의 더미 스택형 구조는 상기 제1 관통 비아를 둘러싸도록 분배되는데, 상기 제1 복수의 더미 스택형 구조 중 이웃하는 더미 스택형 구조들은 같은 거리를 갖는, 구조.
  5. 제2항에 있어서, 상기 복수의 유전체층은:
    복수의 로우-k 유전체층; 및
    상기 복수의 로우-k 유전체층 위의 복수의 넌 로우-k 유전체층을 포함하고,
    상기 제1 복수의 더미 스택형 구조는 상기 복수의 넌 로우-k 유전체층을 관통하고, 상기 복수의 로우-k 유전체층 중 적어도 하나로 연장되는, 구조.
  6. 제5항에 있어서, 상기 제1 복수의 더미 스택형 구조는 상기 복수의 로우-k 유전체층 모두를 관통하고, 상기 반도체 기판까지 연장되는, 구조.
  7. 제6항에 있어서,
    상기 반도체 기판 및 상기 복수의 유전체층을 관통하는 제2 관통 비아; 및
    상기 복수의 유전체층 내의 제2 복수의 더미 스택형 구조를 더 포함하고,
    상기 제2 복수의 더미 스택형 구조는 상기 제2 관통 비아에 인접하며 상기 제2 관통 비아를 둘러싸고, 상기 제2 복수의 더미 스택형 구조는 상기 복수의 로우-k 유전체층 중 하나에 바닥부를 갖고, 상기 바닥부는 상기 반도체 기판으로부터 수직으로 이격되는, 구조.
  8. 제2항에 있어서, 상기 제1 복수의 더미 스택형 구조는 상기 복수의 유전체층 중 하나에서 정지하고, 상기 반도체 기판으로부터 수직으로 이격되는, 구조.
  9. 제2항에 있어서, 상기 제1 복수의 더미 스택형 구조와 상기 제1 관통 비아 사이의 간격은 1 ㎛보다 작은, 구조.
  10. 구조에 있어서,
    반도체 기판;
    상기 반도체 기판 위의 복수의 로우-k 유전체층;
    상기 복수의 로우-k 유전체층 위의 복수의 넌 로우-k 유전체층;
    상기 복수의 넌 로우-k 유전체층을 관통하고 상기 복수의 로우-k 유전체층 중 적어도 하나로 더욱 연장되며 전기적으로 플로팅 상태인 더미 스택형 구조; 및
    상기 더미 스택형 구조에 인접한 관통 비아
    를 포함하고,
    상기 관통 비아는:
    상기 복수의 넌 로우-k 유전체층;
    상기 복수의 로우-k 유전체층; 및
    상기 반도체 기판
    을 관통하는, 구조.
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