KR20220010412A - 다중 라이너 tsv 구조 및 그 제조 방법 - Google Patents

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KR20220010412A
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dielectric liner
semiconductor substrate
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low
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밍-파 첸
친-샤히 왕
차오-웬 시
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

방법은 기판을 에칭하여 개구부를 형성하는 단계와, 개구부 내로 연장되는 제1 유전체 라이너를 퇴적하는 단계와, 제1 유전체 라이너 위에 제2 유전체 라이너를 퇴적하는 단계를 포함한다. 제2 유전체 라이너는 개구부 내로 연장된다. 전도성 재료가 개구부에 충전된다. 방법은 개구부 내의 전도성 재료의 일부가 관통 비아를 형성하도록 전도성 재료를 평탄화하는 제1 평탄화 공정을 수행하는 단계와, 관통 비아가 기판의 배면으로부터 드러날 때까지 기판에 대해 배면 연삭 공정을 수행하는 단계와, 기판의 배면 상에 전도성 피처를 형성하는 단계를 더 포함한다. 전도성 피처는 관통 비아에 전기적으로 접속된다.

Description

다중 라이너 TSV 구조 및 그 제조 방법{MULTI-LINER TSV STRUCTURE AND METHOD FORMING SAME}
[우선권 주장 및 교차 참조]
본 출원은 2020년 7월 17일에 출원한 발명의 명칭이 "TSV Multi-layer Liner Structure"인 미국 임시 출원 번호 63/053,332에 대해 우선권을 주장하며, 이 우선권 출원은 여기에서의 인용에 의해 참조로 본 명세서에 포함된다.
실리콘 관통 비아(Through-Silicon Vias, TSV)가 디바이스 다이에서 전기 경로로서 사용되고, 그래서 디바이스의 양 측면에 있는 전도성 피처들이 상호 접속될 수 있다.
본 개시내용의 양태들은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준 관행에 따라, 다양한 피처를 비율에 따라 도시하지는 않는다. 사실상, 다양한 피처의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1 내지 도 16은 일부 예시적인 실시형태에 따른 관통 비아를 포함한 디바이스 다이의 형성에 있어서 중간 스테이지의 단면도를 도시한다.
도 17 내지 도 22는 일부 예시적인 실시형태에 따른 관통 비아를 포함한 인터포저의 형성에 있어서 중간 스테이지의 단면도를 도시한다.
도 23은 일부 실시형태에 따른 다중 라이너 관통 비아의 평면도를 도시한다.
도 24는 일부 실시형태에 따른 디바이스 다이를 포함한 3차원 집적 회로(IC)를 도시한다.
도 25는 일부 실시형태에 따른 다중 라이너 관통 비아를 포함한 디바이스 다이를 형성하는 공정 흐름을 도시한다.
이하의 개시내용은 본 발명의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트 및 구성의 특정 실시예에 대해 후술한다. 물론 이들은 예시일 뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피처 위(over) 또는 상(on)의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉으로 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 피처가 직접 접촉하지 않도록 제1 및 제2 피처 사이에 추가 피처가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 또한, 본 개시내용은 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명하는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하지 않는다.
또한, "아래에 있는(underlying)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등의 공간 관련 용어는 도면에 나타내는 바와 같이 한 엘리먼트 또는 피처와 다른 엘리먼트(들) 또는 피처(들)와의 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 이용될 수 있다. 공간 관련 용어는 도면에 나타내는 방향 외에, 사용 또는 동작 시의 디바이스의 상이한 방향도 포함하는 것을 의도한다. 장치는 다른 식으로 지향(90도 또는 다른 방향으로 회전)될 수 있으며 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다.
일부 실시형태에 따른 다중 라이너 관통 비아를 포함한 다이 및 그 형성 방법이 제공된다. 다이는 상이한 재료들로 형성되는 복수의 유전체 라이너를 포함한다. 예를 들어, 외부 라이너는 실리콘 질화물, 실리콘 탄화물, 또는 실리콘 산질화물로 형성될 수 있고, 내부 라이너는 실리콘 산화물로 형성될 수 있다. 다중 라이너는 상이한 기능들을 수행할 수 있다. 예를 들어, 외부 라이너는 수분이 로우-k 유전체층 및 금속 라인에 닿는 것을 막는 우수한 내습성을 지닐 수 있다. 내부 라이너는 저누설성을 지닐 수 있다. 일부 실시형태에 따른 디바이스 다이의 형성에 있어서 중간 스테이지가 예시된다. 일부 실시형태의 일부 변형예에 대해 설명한다. 다양한 도면 및 예시적인 실시형태 전체에 있어서, 같은 참조 번호는 같은 엘리먼트를 지정하는데 이용된다.
도 1 내지 도 16은 본 개시내용의 일부 예시적인 실시형태에 따른 관통 비아를 포함한 디바이스 다이의 형성에 있어서 중간 스테이지의 단면도를 도시한다. 대응하는 공정은 도 25에 도시한 공정 흐름(200)에도 개략적으로 반영된다.
도 1은 웨이퍼(20)의 단면도를 도시하고 있다. 본 개시내용의 일부 실시형태에 따르면, 웨이퍼(20)는 집적 회로 디바이스(26)로서 표시되는 능동 디바이스 및 가능하다면 수동 디바이스를 포함한 디바이스 웨이퍼이거나 이를 포함한다. 웨이퍼(20)는 내부에 복수의 칩/다이(22)를 포함할 수 있으며, 하나의 칩(22)이 예시된다. 본 개시내용의 대안의 실시형태에 따르면, 웨이퍼(20)는 능등 디바이스가 없는 인터포저 웨이퍼이며, 수동 디바이스는 포함할 수도 포함하지 않을 수도 있다.
본 개시내용의 일부 실시형태에 따르면, 웨이퍼(20)는 반도체 기판(24)과, 그 반도체 기판(24)의 상면에 형성된 피처를 포함한다. 반도체 기판(24)은 결정질 실리콘, 결정질 게르마늄, 실리콘 게르마늄, 탄소 도핑 실리콘, 또는 GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP 등과 같은 III-V족의 화합물 반도체로 형성되거나 이들을 포함할 수 있다. 반도체 기판(24)에서 활성 영역들을 격리시키기 위해 STI(Shallow Trench Isolation) 영역들(도시 생략)이 반도체 기판(24) 내에 형성될 수 있다.
본 개시내용의 일부 실시형태에 따르면, 웨이퍼(20)는 반도체 기판(24)의 상면 상에 형성되는 집적 회로 디바이스(26)를 포함한다. 일부 실시형태에 따르면 집적 회로 디바이스(26)는 CMOS(Complementary Metal-Oxide Semiconductor) 트랜지스터, 저항기, 커패시터, 다이오드 등을 포함할 수 있다. 집적 회로 디바이스(26)의 상세에 대해서는 여기에서 설명하지 않는다. 대안의 실시형태에 따르면, 웨이퍼(20)는 (능동 디바이스가 없는)인터포저를 형성하는 데에 사용되며, 기판(24)은 반도체 기판 또는 유전체 기판일 수 있다.
반도체 기판(24) 위에는 층간 유전체(ILD, Inter-Layer Dielectric)(28)가 형성되어 집적 회로 디바이스(26)에서 트랜지스터(도시 생략)의 게이트 스택들 사이의 공간을 충전한다. 일부 실시형태에 따르면, 또한 ILD(28)는 PSG(Phospho-Silicate glass), BSG(Boro-Silicate Glass), BPSG(Boron-doped Phospho-Silicate Glass), FSG(Fluorine-doped Silicate Glass) 등으로 형성될 수 있다. ILD(28)은 스핀 코팅, FCVD(Flowable Chemical Vapor Deposition) 등을 이용해 형성될 수 있다. 본 개시내용의 일부 실시형태에 따르면, ILD(28)은 또한 플라즈마 강화 화학적 기상 퇴적(PECVD, Plasma Enhanced Chemical Vapor Deposition), 저압 화학적 기상 퇴적(LPCVD, Low Pressure Chemical Vapor Deposition) 등의 퇴적 방법을 사용하여 형성될 수 있다.
컨택 플러그(30)가 ILD(28)에 형성되고, 집적 회로 디바이스(26)를 상부의 금속 라인 및 비아에 전기적으로 접속하는 데 사용된다. 본 개시내용의 일부 실시형태에 따르면, 컨택 플러그(30)는 텅스텐, 알루미늄, 구리, 티탄, 탄탈, 티탄 질화물, 탄탈 질화물, 이들의 합금, 및/또는 이들의 다층에서 선택된 전도성 재료로 형성되거나 이들을 포함한다. 컨택 플러그(30)의 형성은, ILD(28)에 컨택 개구부를 형성하는 단계와, 컨택 개구부에 전도성 재료를 충전하는 단계와, 컨택 플러그(30)의 상면을 ILD(28)의 상면과 같은 높이로 하도록 평탄화 공정(화학적 기계 연마(CMP) 공정 또는 기계식 연삭 공정)을 수행하는 단계를 포함할 수 있다.
ILD(28) 및 컨택 플러그(30) 위에는 인터커넥트 구조(32)가 있다. 인터커넥트 구조(32)는 유전체층(38)(금속간 유전체(IMD)라고도 칭함) 및 에칭 정지층(37)에 형성되는 금속 라인(34) 및 비아(36)를 포함한다. 같은 높이에 있는 금속 라인의 조합을 이후 금속층이라고 총칭한다. 본 개시내용의 일부 실시형태에 따르면, 인터커넥트 구조(32)는 비아(36)를 통해 상호 접속되는 금속 라인(34)을 포함한 복수의 금속층을 포함한다. 금속 라인(34) 및 비아(36)는 구리 또는 구리 합금으로 형성될 수 있고, 다른 금속으로도 형성될 수 있다. 본 개시내용의 일부 실시형태에 따르면, 유전체층(38)은 로우-k(low-k) 유전체 재료로 형성된다. 로우-k 유전체 재료의 유전 상수(k 값)는 예컨대 약 3.0 미만일 수 있다. 유전체층(38)은 탄소 함유 로우-k 유전체 재료, HSQ(Hydrogen SilsesQuioxane), MSQ(MethylSilsesQuioxane) 등을 포함할 수 있다. 본 개시내용의 일부 실시형태에 따르면, 유전체층(38)의 형성은, 유전체층(38)에 포로겐 함유 유전체 재료를 퇴적하는 단계와, 이어서 포로겐을 방출시키는 경화 공정을 수행하는 단계를 포함하고, 그래서 잔여 유전체층(38)이 다공성이다. 에칭 정지층(37)은 실리콘 질화물, 실리콘 탄화물, 실리콘 산탄화물, 실리콘 산질화물 등으로 형성되거나 이들을 포함할 수 있다.
유전체층(38)에서의 금속 라인(34) 및 비아(36)의 형성은 싱글 다마신 공정 및/또는 듀얼 다마신 공정을 포함할 수 있다. 금속 라인 또는 비아를 형성하기 위한 싱글 다마신 공정에서는, 먼저 하나의 유전체층(38)에 트렌치 또는 비아 개구부가 형성된 다음, 전도성 재료로 트렌치 또는 비아 개구부를 충전한다. 그런 다음, 유전체층의 상면보다 높은 전도성 재료의 과잉 부분을 제거하기 위해 CMP 공정과 같은 평탄 공정이 수행되고, 해당 트렌치 또는 비아 개구부에는 금속 라인 또는 비아가 남게 된다. 듀얼 다마신 공정에서는, 유전체층에 트렌치와 비아 개구부 둘 다가 형성되는데, 비아 개구부가 밑에 있고 트렌치에 접속된다. 이어서 전도성 재료가 트렌치와 비아 개구부에 충전되어 각각 금속 라인과 비아를 형성한다. 전도성 재료는 확산 배리어층과, 확산 배리어층 위의 구리 함유 금속성 재료를 포함할 수 있다. 확산 배리어층은 티탄, 티탄 질화물, 탄탈, 탄탈 질화물 등을 포함할 수 있다.
금속 라인(34)은 유전체층(38)의 상부층인 상부 유전체층(유전체층(38A)이라고 표기)에 금속 라인, 금속 패드, 또는 비아(도면부호 34A로 표기)와 같은 상부 전도성(금속) 피처를 포함한다. 일부 실시형태에 따르면, 유전체층(38A)은 유전체층(38)의 하부층의 재료와 유사한 로우-k 유전체 재료로 형성된다. 상부 유전체층(38A) 내의 금속 라인(34)도 구리 또는 구리 합금으로 형성될 수 있고, 듀얼 다마신 구조 또는 싱글 다마신 구조를 가질 수 있다.
일부 실시형태에 따르면, 에칭 정지층(40)은 상부 유전체층(38A) 및 상부 금속층 상에 퇴적된다. 에칭 정지층(40)은 실리콘 질화물, 실리콘 탄화물, 실리콘 산탄화물, 실리콘 산질화물 등으로 형성되거나 이들을 포함할 수 있다.
패시베이션층(42)(패시베이션-1 또는 패스-1이라고도 함)이 에칭 정지층(40) 위에 형성된다. 일부 실시형태에 따르면, 패시베이션층(42)은 실리콘 산화물의 유전 상수보다 큰 유전 상수를 가진 넌로우(non-low)-k 유전체 재료로 형성된다. 패시베이션층(42)은 무기 유전체 재료로 형성되거나 이것을 포함할 수 있으며, 이것은 무도핑 실리케이트 유리(USG), 실리콘 질화물(SiN), 실리콘 산화물(SiO2), 실리콘 산질화물(SiON), 실리코 산탄화물(SiOC), 실리콘 탄화물(SiC) 등, 이들의 조합, 및 이들의 다층에서 선택된 재료를 포함할 수 있으나 이들에 한정되지 않는다. 일부 실시형태에 따르면, 상부 유전체층(38A) 및 내부의 금속 라인(34)의 상면들은 동일 평면 내에 있다. 따라서, 패시배이션층(42)은 평면층일 수 있다.
일부 실시형태에 따르면, 유전체층(44)이 패시베이션층(42) 위에 퇴적된다. 각각의 공정은 도 25에 도시한 공정 흐름(200) 중의 공정(202)으로서 예시된다. 유전체층(44)은 패시베이션층(42)과는 상이한 재료로 형성되거나 이를 포함하며, SiC, SiN, SiON, SiOC 등으로 형성되거나 이들을 포함할 수 있다.
도 2를 참조하면, 에칭 마스크(46)가 형성된 다음 패터닝된다. 일부 실시형태에 따르면, 에칭 마스크(46)는 포토레지스트를 포함하고, TiN, BN 등으로 형성된 하드 마스크를 포함할 수도 포함하지 않을 수도 있다. 그런 다음 이방성 에칭 공정을 수행하여 유전체층(44), 패시베이션층(42), 에칭 정지층(40), IMD(38), 에칭 정지층(37), ILD(28) 등을 포함한 유전체층을 관통하는 개구부를 형성한다. 반도체 기판(24)은 개구부(48)가 기판(24)의 중간 높이까지 연장되도록 추가 에칭되는데, 중간 높이는 반도체 기판(24)의 상면과 바닥면 사이이다. 이렇게 개부구(48)가 형성된다. 각각의 공정은 도 25에 도시한 공정 흐름(200) 중의 공정(204)으로서 예시된다. 개구부(48)는 반도체 관통 비아(TSV, 실리콘 관통 비아라고도 함)를 형성하는 데에 사용되므로, 이하에서는 TSV 개구부(48)라고 한다. 이방성 에칭 공정은 상이한 재료들로 형성되는 유전체층을 에칭하고 반도체 기판(24)을 에칭하기 위해 상이한 에칭 가스들을 채택하는 복수의 에칭 공정을 포함한다.
일부 실시형태에 따르면, TSV 개구부(48)는 상부 폭(W1)과 상부 폭(W1)보다 작은 하부 폭(W2)을 갖는다. TSV 개구부(48)는 경사진 직선 에지(48E)를 가질 수 있으며, 직선 에지(48E)의 경사각(α)은 90도 미만이며, 예를 들면 약 80도 내지 약 90도의 범위이다. 일부 실시형태에 따르면, 개구부(48)의 종횡비(H1/W1)는 약 2 내지 약 10의 범위일 수 있다. 에칭 마스크(46)는 TSV 개구부(48)의 형성 후에, 예컨대 애싱 공정을 통해 제거된다.
도 3을 참조하면, 제1 유전체 라이너(50)가 퇴적된다. 각각의 공정은 도 25에 도시한 공정 흐름(200) 중의 공정(206)으로서 예시된다. 유전체 라이너(50)가 등각층 또는 실질적으로 등각층으로서 퇴적되어, 유전체 라이너(50)의 수평 부분 및 수직 부분은 서로 근접한 두께를 갖는데, 예를 들어 편차가 약 20 퍼센트 또는 10 퍼센트 미만이다. 퇴적 방법은 원자층 퇴적(ALD), 플라즈마 강화 화학적 기상 퇴적(PECVD) 등을 포함할 수 있다. 유전체 라이너(50)를 형성하기 위한 전구체는 예컨대 SiN이 형성될 예정이라면, SiCl4, SiH2Cl2, Si2Cl6, Si3Cl8 등과 같은 실리콘 함유 전구체, 및 NH3와 같은 질소 함유 전구체를 포함할 수 있다. 일부 실시형태에 따르면, 유전체 라이너(50)는 우수한 내습성을 지녀, 수분이 예컨대 개구부(48)를 통해 유전체 라이너(50)를 관통하고, 로우-k 유전체층(38)에 닿는 것이 어렵다. 로우-k 유전체층(38)은 다공성이고 용이하게 수분을 흡수할 수 있기 때문에, 수분이 금속 라인(34) 및 비아(36)에 닿아서 구리 결절 결함을 야기할 수 있다. 이에, 내습성 유전체 라이너(50)가 퇴적된다면, 개구부(48)가 외부 환경에 노출되더라도, 수분이 로우-k 유전체층(38), 금속 라인(34), 및 비아(36)에 닿는 것을 효과적으로 막을 수 있다. 일부 실시형태에 따르면, 유전체 라이너(50)는 실리콘 질화물, 실리콘 탄화물, 실리콘 산탄화물 등, 또는 이들의 조합으로 형성되거나 이들을 포함한다. 유전체 라이너(50)의 두께(T1)는 약 50 Å 내지 약 1,500 Å의 범위일 수 있다.
도 4를 참조하면, 제2 유전체 라이너(52)가 제1 유전체 라이너(50) 위에 퇴적된다. 각각의 공정은 도 25에 도시한 공정 흐름(200) 중의 공정(208)으로서 예시된다. 유전체 라이너(52)도 등각층으로서 퇴적되어, 유전체 라이너(52)의 수평 부분 및 수직 부분은 서로 근접한 두께를 갖는데, 예를 들어 편차가 약 20 퍼센트 또는 10 퍼센트 미만이다. 퇴적 방법은 원자층 퇴적(ALD), 화학적 기상 퇴적(CVD) 등을 포함할 수 있다. 일부 실시형태에 따르면, 유전체 라이너(52)는 유전체 라이너(50)의 재료와 상이한 재료로 형성될 수 있다. 예를 들어, 유전체 라이너(52)는 유전체 라이너(50)보다 (전류의) 누설이 적은 재료로 형성될 수 있다. 한편, 이미 유전체 라이너(50)가 내습성을 지니고 있기 때문에, 유전체 라이너(52)의 내습성은 유전체 라이너(50)의 내습성보다 낮을 수도 있다. 일부 실시형태에 따르면, 유전체 라이너(52)는 실리콘 산화물, 실리콘 산질화물 등으로 형성되거나 이들을 포함할 수 있다. 유전체 라이너(52)의 두께(T2)는 500 Å 내지 약 2,500 Å의 범위일 수 있다. 또한 유전체 라이너(50 및 52)는 다층 유전체 라이너로서 총칭된다.
일부 실시형태에 따르면, 유전체 라이너(52)는 N2, O2, N2O, 비스(터셔리-부틸아미노 실란)(BTBAS), 및/또는 이들의 조합을 포함하는 전구체를 사용하여 형성된다. 그렇게 형성된 유전체 라이너(52)는 실리콘 산화물 또는 실리콘 산질화물을 포함할 수 있다. 일부 실시형태에 따르면, 유전체 라이너(52) 및 유전체 라이너(50) 둘 다는 실리콘을 포함하고, 유전체 라이너(50)는 유전체 라이너(52)보다 더 높은 질소 원자 백분율을 갖고, 유전체 라이너(52)는 유전체 라이너(50)보다 더 높은 산소 원자 백분율을 갖는다. 예를 들어, 유전체 라이너(52) 및 유전체 라이너(50) 둘 다는 실리콘 산질화물을 포함할 수 있지만, 유전체 라이너(52)는 유전체 라이너(50)보다 (퇴적 시에) 더 높은 질소 원자 백분율을 갖고, 유전체 라이너(50)는 유전체 라이너(52)보다 (퇴적 시에) 더 높은 산소 원자 백분율을 갖는다. 이것은 산소 함유 공정 가스와 질소 함유 공정 가스 둘 다를 운용하는 것과 라이너 유전체(50 및 52)를 퇴적하기 위한 공정 가스의 상이한 유량을 채택하는 것에 의해 달성될 수 있다. 대안의 실시형태에 따르면, 유전체 라이너(50) 및 유전체 라이너(50)의 형성은 유전체 라이너(50)로서 실리콘 질화물층을 퇴적한 다음에, 유전체 라이너(52)로서 실리콘 산화물의 퇴적으로 점진적으로 천이된다. 천이 공정에서, 산소 함유 공정 가스의 유량은 점진적으로 증가하고, 질소 함유 공정 가스의 유량은 점진적으로 감소하는데, 유전체 라이너(50)로서 실리콘 산화물을 추가 퇴적하기 위해 질소 함유 공정 가스가 턴오프될 때까지이다. 이들 실시형태에 따르면 CVD 또는 PECVD와 같은 퇴적 방법이 사용될 수 있다. 일부 실시형태에 따르면, 유전체 라이너(52)는 유전체 라이너(50) 및 후속해서 형성되는 시드층(54)(도 5)과 물리적으로 접촉하는 동종의 재료로 형성된 단일층이다.
유전체 라이너(50 및 52)는 상이한 밀도를 가질 수 있다. 일부 실시형태에 따르면, 유전체 라이너(52)는 유전체 라이너(50)보다 밀도가 더 높다. 예를 들면, 유전체 라이너(50)는 약 2.5 g/cm3 내지 약 4.0 g/cm3의 범위의 밀도(DS50)를 가질 수 있다. 유전체 라이너(52)는 약 2.0 g/cm3 내지 약 3.0 g/cm3의 범위의 밀도(DS52)를 가질 수 있다. 밀도차(DS52 - DS50)는 약 0.5 g/cm3보다 클 수 있고, 약 0.5 g/cm3 내지 약 1.0 g/cm3의 범위일 수 있다.
유전체 라이너(50)가 형성되지 않는다면, 유전체 라이너(52)는 로우-k 유전체층(38)과 직접 접촉하도록 형성될 것이다. 유전체 라이너(52)(예컨대, 실리콘 산화물)의 형성으로 로우-k 유전체층(38) 내의 로우-k 유전체 재료를 공격할 수 있는 부산물이 생성될 수 있다. 먼저 유전체 라이너(50)를 형성함으로써, 존재한다면, 유전체 라이너(52)의 형성에서 생성된 부산물은 유전체 라이너(50)에 의해 로우-k 유전체층(38)으로부터 분리되고 더 이상 로우-k 유전체층(38)을 공격할 수 없다.
일부 실시형태에 있어서, 유전체 라이너(50 및 52)를 포함한 이중 라이너가 형성된다. 대안의 실시형태에 따르면, 2개보다 많은 유전체 라이너를 포함한 다층 라이너가 형성될 수도 있다. 예를 들어, 제3 유전체 라이너가 유전체 라이너(50 및 52) 사이에 퇴적될 수 있다. 일부 실시형태에 따르면, 제3 유전체 라이너는 유전체 라이너(50 및 52)의 특성들 사이의 특성을 갖기 때문에 유전체 라이너(50 및 52) 사이에서 버퍼층으로서 사용될 수 있다. 예를 들어, 유전체 라이너(50 및 52)가 각각 SiN 및 SiO2로 형성될 경우, 유전체 라이너(50 및 52) 사이의 추가 유전체 라이너는 실리콘 산질화물로 형성되거나 이것을 포함할 수 있다. 유전체 라이너(50 및 52) 사이의 추가 유전체 라이너는 또한 실리콘 탄화물로 형성되거나 이것을 포함할 수 있다. 상이한 전구체를 사용한 상이한 공정에서 3개 이상의 유전체 라이너가 퇴적될 수도 있다.
도 5는 금속 시드층(54)의 퇴적을 도시한다. 각각의 공정은 도 25에 도시한 공정 흐름(200) 중의 공정(210)으로서 예시된다. 일부 실시형태에 따르면, 금속 시드층(54)은 물리적 기상 퇴적(PVD)을 통해 형성된다. 금속 시드층(54)은 예컨대 구리로 형성된 단일층일 수도 있고, 예컨대 전도성 배리어층 및 전도성 배리어층 위의 구리층을 포함한 복수의 층을 포함할 수도 있다. 전도성 배리어층은 TiN, Ti 등으로 형성되거나 이들을 포함할 수 있다.
도 6은 구리 또는 구리 합금과 같은 금속성 재료일 수 있는 전도성 재료(56)의 퇴적을 도시한다. 각각의 공정은 도 25에 도시한 공정 흐름(200) 중의 공정(212)으로서 예시된다. 퇴적 공정은 전기화학 도금(ECP), 무전해 도금 등을 사용하여 수행될 수 있다. 도금은 도금되는 전도성 재료(56)의 상면이 유전체 라이너(50 또는 52)의 상면보다 더 높을 때까지 수행된다.
도 7은 전도성 재료(56)의 상면을 평탄화하기 위한 CMP 공정 또는 기계식 연삭 공정일 수 있는 평탄화 공정을 도시한다. 각각의 공정은 도 25에 도시한 공정 흐름(200) 중의 공정(214)으로서 예시된다. 일부 실시형태에 따르면, 제1 CMP 공정은 도 7에 도시하는 바와 같이, 유전체 라이너(52)의 수평 부분을 CMP 정지층으로서 사용하여 수행된다. 대안의 실시형태에 따르면, 제1 CMP 공정은 유전체 라이너(50)의 수평 부분을 CMP 정지층으로서 사용하여 수행된다. 따라서, 잔여 전도성 재료(56)의 상면은 유전체 라이너(50)의 수평 부분의 상면과 동일 평면에 있을 것이다. 또 대안의 실시형태에 따르면, 제1 CMP 공정은 유전체층(44)을 CMP 정지층으로서 사용하여 수행된다. 따라서, 잔여 전도성 재료(56)의 상면은 유전체 라이너(44)의 수평 부분의 상면과 동일 평면에 있을 것이다.
다음으로, 도 8에 도시하는 바와 같이, 어닐링 공정(58)이 수행된다. 각각의 공정은 도 25에 도시한 공정 흐름(200) 중의 공정(216)으로서 예시된다. 일부 실시형태에 따르면, 어닐링 공정은 퍼니스 어닐링(furnace annealing), 급속 열 어닐링, 플래시 어닐링 등을 사용하여 수행된다. 어닐링 온도는 약 250 ℃ 내지 약 450 ℃의 범위일 수 있다. 어닐링 기간은 사용되는 방법과 관련된다. 예를 들어, 퍼니스 어닐링을 사용할 경우, 어닐링 기간은 약 30분 내지 약 120분의 범위일 수 있다.
어닐링 공정(58)의 결과로서, 전도성 재료(56)은 도 8에 도시하는 바와 같이, 일부가 튀어나와 돌출부(58')를 형성할 수 있다. 후속 공정에서, 돌출부(58')를 제거하기 위해 제2 평탄화 공정이 수행되고, 그렇게 형성된 구조가 도 9에 도시된다. 각각의 공정은 도 25에 도시한 공정 흐름(200) 중의 공정(218)으로서 예시된다. 일부 실시형태에 따르면, 제2 평탄화 공정은 유전체 라이너(50 및 52)의 수평 부분을 추가 제거하고, 선행 공정에서 패시베이션층(42)을 보호하는 데 사용된 유전체층(44)을 제거할 수도 제거하지 않을 수도 있다. 제2 평탄화 공정은 CMP 공정일 수 있고, 패시베이션층(42)을 CMP 정지층으로서 사용하여 수행될 수도 있다. 따라서, 일부 실시형태에 따르면, 제2 CMP 공정 후에, 패시베이션층(42)이 드러난다. 전도성 재료(56) 및 시드층(54)의 잔여 부분을 총칭하여 TSV(61)라고 한다. 하나의 TSV(64)가 도시되지만, 복수의 TSV(61)가 동시에 형성된다.
대안의 실시형태에 따르면, 어닐링 공정을 사이에 개재하여 2개의 평탄화 공정을 수행하는 대신에, 어닐링 공정 전에는 평탄화 공정이 수행되지 않고, 어닐링 공정 후에 단일 평탄화 공정이 수행된다. 다르게 말하면, 도 7에 도시한 평탄화 공정은 생략되고, 도 8에 도시한 어닐링 공정과 도 9에 도시한 CMP 공정이 수행된다.
도 9에 도시한 예에서는, TSV(61)의 상면은 패시베이션층(420)과 같은 높이이다(또 더 높을 수도 있다). 대안의 실시형태에 따르면, TSV(61)의 상면은 반도체 기판(24)의 상면(24A)과 패시베이션층(42)의 상면 사이의(이들을 포함한) 임의의 높이일 수도 있다. 예를 들어, TSV(61)의 상면은 인터커넥트 구조(32) 내의 임의의 유전체층의 상면과 같은 높일 수 있다. 이들 실시형태에 따르면, 추가 유전체층은 TSV(61)의 형성 후에 형성될 것이며, 금속 라인, 비아, 재분배 라인 등은 후속하여 설명하겠지만 TSV를 상부의 전기 커넥터(예컨대, 전기 커넥터(70)(도 16))에 전기 접속시키기 위해 추가 유전체층에 형성될 것이다.
도 9를 더 참조하면, 상부 금속 라인/패드(34)에 접속하기 위해 비아(59)가 형성된다. 각각의 공정은 도 25에 도시한 공정 흐름(200) 중의 공정(220)으로서 예시된다. 일부 실시형태에 따르면, 비아(59)는 싱글 다마신 공정을 통해 형성된다. 형성 공정은 패시베이션층(42)을 에칭하여 개구부를 형성하는 단계, (예컨대, 티탄, 티탄 질화물, 탄탈, 탄탈 질화물 등으로 형성되는)전도성 배리어를 퇴적하는 단계와, 구리, 텅스텐 등과 같은 전도성 재료를 도금하는 단계를 포함할 수 있다. 그런 다음 CMP 공정이 과잉 재료를 제거하기 위해 수행될 수 있고 비아(59)는 남겨진다.
도 10을 참조하면, 일부 실시형태에 따르면, 유전체 격리층(60)이 퇴적된다. 각각의 공정은 도 25에 도시한 공정 흐름(200) 중의 공정(222)으로서 예시된다. 격리층(60)은 내습성 재료로 형성되거나 이것을 포함할 수 있어, 수분이 격리층을 관통하여 하부층에 도달하는 것을 막을 수 있다. 격리층(60)의 재료는 유전체 라이너(50)를 형성하기 위한 후보 재료의 동일한 그룹에서 선택될 수 있고, 유전체 라이너(50)의 재료와 동일하거나 상이할 수 있다. 예를 들어, 유전체 라이너(50)가 실리콘 질화물로 형성될 경우, 격리층(60)은 실리콘 질화물 또는 실리콘 탄화물로 형성될 수 있다.
도 1을 참조하면, 격리층(60)은 에칭되고, 금속 패드(62)가 패시베이션층(42) 위에 형성된다. 각각의 공정은 도 25에 도시한 공정 흐름(200) 중의 공정(224)으로서 예시된다. 금속 패드(62)는 알루미늄 패드나 알루미늄-구리 패드일 수 있고, 다른 금속성 재료가 이용될 수도 있다. 형성 공정은 금속층을 퇴적한 다음, 금속층을 패터닝하여 금속 패드(62)를 남겨 두는 것을 포함할 수 있다. 일부 실시형태에 따르면 금속 패드(62)는 일부 부분들이 격리층(60) 바로 위로 연장될 수도 있다. 그런 다음 패시베이션층(64)(패시베이션-2라고도 함)이 형성된다. 패시베이션층(64)은 단일층 또는 복합층일 수 있고, 실리콘 산화물, 실리콘 질화물, USG, 실리콘 산질화물 등과 같은 비다공성 재료로 형성될 수 있다.
다음으로, 패시베이션층(64)의 일부분이 금속 패드(62)의 에지부를 덮고, 금속 패드(62)의 일부분이 패시베이션층(64) 내의 개구부를 통해 노출되도록 패시베이션층(64)이 패터닝된다. 그리고 폴리머층(66)을 유동성 형태로 분배한 다음 폴리머층(66)을 경화하는 것에 의해, 폴리머층(66)이 형성된다. 그런 다음 폴리머층(66)은 금속 패드(62)를 노출시키도록 패터닝된다. 각각의 공정은 도 25에 도시한 공정 흐름(200) 중의 공정(226)으로서 예시된다. 폴리머층(66)은 폴리이미드, 폴리벤족사졸(PBO) 등으로 형성될 수 있다.
그런 다음 도 12에 도시하는 바와 같이 UBM(under-bump metallurgy)(68) 및 전도성 영역(70)이 형성되어 하부의 금속 패드(62)에 전기적으로 접속된다. 각각의 공정은 도 25에 도시한 공정 흐름(200) 중의 공정(228)으로서 예시된다. UBM(68) 및 전도성 영역(70)의 형성 방법은, 폴리머층(66) 및 패시베이션층(64) 내의 개구부로 연장되는 블랭킷 금속층을 퇴적하고, 금속 시드층 상에 패터닝된 도금 마스크를 형성하고, 전도성 영역(70)을 도금하고, 도금 마스크를 제거하고, 도금 마스크에 의해 이전에 덮여진 블랭킷 금속 시드층의 일부를 에칭하는 것을 포함한다. 블랭킷 금속 시드층의 잔여부를 UBM(68)이라고 한다. 금속 시드층(103)은 티탄층과, 티탄층 위의 구리층을 포함할 수 있다. 전도성 영역(70)은 구리, 니켈, 팔라듐, 알루미늄, 금, 이들의 합금, 및/또는 이들의 다층을 포함할 수 있다. 각각의 전도성 영역(70)은 SnAg 또는 유사한 재료로 형성될 수 있는 솔더 영역으로 캐핑될 수도 캐핑되지 않을 수도 있는 구리 영역을 포함할 수 있다.
도 13 내지 도 15는 반도체 기판(24)의 배면 상에 피처를 형성하기 위한 공정을 도시한다. 각각의 공정은 도 25에 도시한 공정 흐름(200) 중의 공정(230)으로서 예시된다. 도 13을 참조하면, TSV(61)이 드러날 때까지 기판(24)의 일부를 제거하기 위해 배면 연삭 공정이 수행된다. 다음으로, 기판(24)이 약간 리세싱되어(예컨대 에칭을 통해), TSV(61)가 기판(24)의 배면으로부터 돌출한다.
다음으로, 도 14에 도시하는 바와 같이, 유전체층(72)이 퇴적된 다음, TSV(61)를 다시 노출시키기 위해 CMP 또는 기계식 연삭 공정이 수행된다. 그래서 TSV(61)가 유전체층(72)을 관통한다. 일부 실시형태에 따르면, 유전체층(72)은 실리콘 산화물, 실리콘 질화물 등으로 형성된다. 도 15를 참조하면, 패드부 컨택 TSV(61)를 포함하는 RDL(74)이 형성된다. 일부 실시형태에 따르면 RDL(74)는 알루미늄, 구리, 니켈, 티탄 등으로 형성될 수 수 있다.
도 16은 유전체층(76) 및 전기 커넥터(78)의 형성을 도시한다. 일부 실시형태에 따르면, 전기 커넥터(78)는 RDL(74)의 패드 상에 솔더볼을 도금하고 솔더볼을 리플로잉함으로써 형성될 수 있는 솔더 영역을 포함한다. 대안의 실시형태에 따르면, 전기 커넥터(78)는 리플로잉 불가능(넌솔더) 금속성 재료로 형성된다. 예를 들어, 전기 커넥터(78)는 구리 패드 또는 필라(pillar)로서 형성될 수 있고, 니켈 캐핑층을 포함할 수도 포함하지 않을 수도 있다. 전기 커넥터(78)의 형성은 도금을 통해 수행될 수도 있다. 일부 실시형태에 따르면, 웨이퍼(20)는 소잉 공정을 통해, 예컨대 스크라이브 라인(80)을 통과한 커팅에 의해 싱귤레이션된다.
도 17 내지 도 22는 본 개시내용의 일부 실시형태에 따른 인터포저의 형성에 있어서 중간 스테이지의 단면도를 도시한다. 다른 식으로 명시하지 않는다면, 이들 실시형태에서의 컴포넌트의 재료 및 형성 공정은, 도 1 내지 도 16에 도시한 선행 실시형태에서 유사 도면부호가 표시되는 유사 컴포넌트와 실질적으로 같을 수 있다. 그렇기 때문에, 도 17 내지 도 22에 도시하는 컴포넌트의 형성 공정 및 재료에 관한 상세는 선행 실시형태의 설명에서 찾을 수 있다.
도 17을 참조하면, 기판(24)이기도 한 웨이퍼(20)가 형성된다. 일부 실시형태에 따르면, 기판(24)은 반도체 기판이, 예컨대 실리콘 기판이다. 대안의 실시형태에 따르면, 기판(24)은 실리콘 게르마늄 기판이다. 다른 대안의 실시형태에 따르면, 기판(24)은 유전체 기판이다. 기판(24)은 기판(24) 전체가 실리콘, 실리콘 게르마늄, 탄소 도핑 실리콘 등과 같은 동종의 재료로 형성되는 블랭크 기판일 수 있다. 또한, 기판(24)은 디바이스(예컨대, 능동 및 수동 디바이스), 전도성 라인 등이 없다. 일부 실시형태에 따르면, 기판(24)의 상면 상에는, 기판(24)의 상면을 산화물(예컨대, 실리콘 산화물)로 개질시키는 열산화 공정을 수행함으로써 유전체층(24)이 형성된다. 대안으로, 유전체층(25)은 실리콘 질화물, 실리콘 탄화물 등으로 형성될 수 있다. 대안의 실시형태에 따르면, 유전체층(25)이 형성되지 않는다. 따라서, 유전체층(25)은 형성될 수도 형성되지 않을 수도 있음을 표시하기 위해 점선으로 도시된다.
에칭 마스크(46)가 기판(24) 상에 형성된 다음 패터닝된다. 에칭 마스크(46)는 포토레지스트를 포함할 수 있고, 하드 마스크는 포함할 수도 포함하지 않을 수도 있다. 그런 다음 기판(24)은 내부에 개구부(48)를 형성하기 위해 에칭되며, 개구부(48)는 기판(24)의 중간 높이까지 연장된다. 유전체층(24)이 형성되는 경우, 개구부(48)는 유전체층(25)도 관통한다.
다음으로, 도 18을 참조하면, 퇴적 공정을 통해 유전체 라이너(50) 및 유전체 라이너(52)가 형성된다. 재료 및 퇴적 공정의 상세는 선행 실시형태에서 제공된 설명을 참조하여 찾을 수 있으며, 여기에 반복 설명하지 않는다. 도 19는 금속 시드층(54)의 퇴적 및 후속되는 전도성 재료(56)의 퇴적을 도시한다.
다음으로, 일부 실시형태에 따르면, 어닐링 공정(58)이 수행되고, CMP 공정 또는 기계식 연삭 공정과 같은 평탄화 공정이 이어진다. 따라서 TSV(61)이 형성된다. 그렇게 형성된 구조가 도 20에 도시된다. 대안의 실시형태에 따르면, 전도성 재료(56)의 퇴적 공정에 이어서, 순차적으로 제1 평탄화 공정, 어닐링 공정(58), 및 제2 평탄화 공정이 수행되며, 이들 공정은 도 7, 도 8, 및 도 9에 도시한 것과 실질적으로 동일하다.
도 21은 유전체층(37 및 38)을 포함하는 인터커넥트 구조(32)의 형성을 도시한다. 유전체층(37)은 에칭 정지층일 수 있고, 유전체층(38)은 ILD, IMD 등을 포함할 수 있다. 금속 라인(34) 및 비아(36)가 유전체층(37 및 38)에 형성되고, TSV(61)에 전기적으로 접속된다. 후속 공정에서, 패시베이션층(42), 패시베이션층(64), 및 폴리머층(66)이 형성된다. 비아(59), 금속 패드(62), UBM(68), 및 전도성 영역(70)도 형성된다. 재료 및 형성 공정의 상세는 선행 실시형태를 참조하여 찾을 수 있다.
도 22는 기판(24)의 배면 상에의 배면 구조의 형성을 도시한다. 형성 공정은 기판(24)에 대해 배면 연삭을 수행하여 TSV(61)을 드러내는 것과, 유전체층(72)을 형성하는 것과, RDL(74)을 형성하는 것과, 유전체층(76)을 형성하는 것과, 전기 커넥터(78)를 형성하는 것을 포함한다. 웨이퍼(20)는 스크라이브 라인(80)을 따라 개별로 소잉되어 인터포저(22)를 형성할 수 있다. 인터포저(22)에는 능동 디바이스가 없고, 수동 디바이스(예컨대, 트랜지스터, 커패시터, 인덕터 등)도 없을 수 있다.
도 22에 도시한 예시적인 실시형태에서, TSV(61)의 상면은 기판(34)의 상면과 같은 높이이다(또 더 높을 수도 있다). 대안의 실시형태에 따르면, TSV(61)의 상면은 반도체 기판(24)의 상면(24A)과 패시베이션층(42)의 상면 사이의(이들을 포함한) 임의의 높이일 수도 있다. 예를 들어, TSV(61)의 상면은 인터커넥트 구조(32) 내의 임의의 유전체층의 상면과 같은 높일 수 있다.
도 23은 TSV(61)의 평면도를 도시한다. 일부 실시형태에 따르면, 유전체 라이너(50) 및 유전체 라이너(52) 각각은 원형, 다각형(예컨대, 육각형 또는 팔각형) 등을 가질 수 있는 링을 형성한다. 금속 시드층(54)(전도성 재료(56)와는 상이한 재료를 포함한다면)은 구별될 수도 있다.
도 24는 디바이스 다이(22)(도 16), 인터포저(22)(도 22) 등일 수 있는 패키지 컴포넌트(22)와 본딩된 패키지 컴포넌트(84)를 포함하는 패키지(80)를 도시한다. 팬아웃 재배선 구조(86)가 패키지 컴포넌트(22) 위에 형성된다. 재배선 구조(86)는 단층 또는 복수 층의 재배선 라인을 포함할 수 있다. 몰딩 화합물 또는 몰딩 언더필일 수 있는 밀봉재(88)가 패키지 컴포넌트(22)를 밀봉한다. 관통 비아(90)가 밀봉재(88)를 관통하고, 패키지 컴포넌트(84)를 재배선 구조(86)에 전기적으로 접속한다. 솔더 영역일 수 있는 전기 커넥터(92)가 형성되어 재배선 구조(86)에 전기적으로 접속된다.
본 개시내용의 실시형태는 몇몇 효과적인 특징을 갖는다. 관통 비아를 위해 복수의 유전체 라이너를 형성함으로써, 상이한 유전체 라이너들이 상이한 기능을 수행할 수 있다. 관통 비아 형성 중에 또는 후에 내습성 유전체 라이너가 로우-k 유전체층 및 전도성 피처를, 이들 피처에 닿는 수분으로부터 효과적으로 격리시킬 수 있고 이에 결함을 줄일 수 있다. 내습성 유전체 라이너는 로우-k 유전체층이 후속 공정에서 발생하는 부산물에 의해 공격받는 것을 방지할 수 있다.
본 개시내용의 일부 실시형태에 따르면, 방법은, 기판을 에칭하여 개구부를 형성하는 단계와, 상기 개구부 내로 연장되는 제1 유전체 라이너를 퇴적하는 단계와, 상기 제1 유전체 라이너 위에 제2 유전체 라이너를 퇴적하는 단계로서, 상기 제2 유전체 라이너는 상기 개구부 내로 연장되는, 상기 제2 유전체 라이너 퇴적 단계와, 상기 개구부에 전도성 재료를 충전하는 단계와, 상기 전도성 재료를 평탄화하는 제1 평탄화 공정을 수행하는 단계로서, 상기 개구부 내의 전도성 재료의 일부가 관통 비아를 형성하는, 상기 제1 평탄화 공정 수행 단계와, 상기 관통 비아가 상기 기판의 배면으로부터 드러날 때까지 상기 기판에 대해 배면 연삭 공정을 수행하는 단계와, 상기 기판의 배면 상에 전도성 피처를 형성하는 단계를 포함하고, 상기 전도성 피처는 상기 관통 비아에 전기적으로 접속된다. 일 실시형태에서, 상기 제1 유전체 라이너는 상기 제2 유전체 라이너보다 수분 차단성(moisture isolation ability)이 더 우수한다. 일 실시형태에서, 상기 제1 유전체 라이너를 퇴적하는 단계는 플라즈마 강화 화학적 기상 퇴적을 사용하여 수행된다. 일 실시형태에서, 상기 제1 유전체 라이너를 퇴적하는 단계는 실리콘 질화물을 퇴적하는 것을 포함하고, 상기 제2 유전체 라이너를 퇴적하는 단계는 실리콘 산화물을 퇴적하는 것을 포함한다. 일 실시형태에서, 상기 제1 유전체 라이너를 퇴적하는 단계는 실리콘 탄화물을 퇴적하는 것을 포함하고, 상기 제2 유전체 라이너를 퇴적하는 단계는 실리콘 산화물을 퇴적하는 것을 포함한다. 일 실시형태에서, 상기 방법은, 상기 기판이 에칭되기 전에, 상기 기판 위에 복수의 로우-k 유전체층을 퇴적하는 단계와, 상기 복수의 로우-k 유전체층 위에 패시베이션층을 퇴적하는 단계와, 상기 패시베이션층과 상기 복수의 로우-k 유전체층을 에칭하여 추가 개구부를 형성하는 단계를 더 포함하고, 상기 개구부는 상기 기판 내의 개구부에 접속되어 연속 개구부를 형성한다. 일 실시형태에서, 상기 방법은 상기 전도성 재료를 어닐링하는 단계를 더 포함하고, 상기 전도성 재료를 평탄화하는 것은 상기 어닐링 후에 수행된다. 일 실시형태에서, 상기 방법은 상기 어닐링 전에, 상기 전도성 재료에 대해 제2 평탄화 공정을 수행하는 단계를 더 포함하고, 상기 제1 유전체 라이너의 수평 부분은 상기 제2 평탄화 공정 후에 남아 있고, 상기 제1 유전체 라이너의 수평 부분은 상기 제1 평탄화 공정에 의해 제거된다.
본 개시내용의 일부 실시형태에 따르면, 구조는 반도체 기판과, 상기 반도체 기판의 제1 측 상의 제1 전도성 피처와, 상기 반도체 기판의 제2 측 상의 제2 전도성 피처와, 상기 반도체 기판을 관통하는 관통 비아로서, 상기 관통 비아는 상기 제1 전도성 피처와 상기 제2 전도서 피처를 전기적으로 상호 접속시키는, 상기 관통 비아와, 상기 관통 비아를 둘러싸는 제1 유전체 라이너와, 상기 제1 유전체 라이너를 둘러싸는 제2 유전체 라이너를 포함하고, 상기 제1 유전체 라이너와 상기 제2 유전체 라이너는 상이한 재료들로 형성된다. 일 실시형태에서, 상기 제2 유전체 라이너는 상기 제2 유전체 라이너보다 수분 차단성이 더 우수한다. 일 실시형태에서, 상기 제1 유전체 라이너는 실리콘 산화물을 포함하고, 상기 제2 유전체 라이너는 실리콘 질화물을 포함한다. 일 실시형태에서, 상기 제1 유전체 라이너는 실리콘 산화물을 포함하고, 상기 제2 유전체 라이너는 실리콘 탄화물을 포함한다. 일 실시형태에서, 상기 구조는 상기 반도체 기판 위의 복수의 로우-k 유전체층과, 상기 복수의 로우-k 유전체층 위의 패시베이션층을 더 포함하고, 상기 관통 비아는 상기 복수의 로우-k 유전체층과 상기 패시베이션층도 관통한다. 일 실시형태에서, 상기 구조는 상기 반도체 기판 위의 복수의 로우-k 유전체층을 더 포함하고, 상기 관통 비아의 상면은 상기 복수의 로우-k 유전체층 아래에 있다. 일 실시형태에서, 상기 구조는 상기 반도체 기판의 상면에 집적 회로를 더 포함한다. 일 실시형태에서, 상기 관통 비아는 인터포저 다이에 있고, 상기 인터포저 다이 내에는 능동 디바이스 및 수동 디바이스가 없다.
본 개시내용의 일부 실시형태에 따르면, 구조가 다이를 포함한다. 상기 다이는, 반도체 기판과, 상기 반도체 기판 위에 복수의 로우-k 유전체층과, 상기 복수의 로우-k 유전체층 위의 넌로우(non-low)-k 패시베이션층과, 상기 반도체 기판, 상기 복수의 로우-k 유전체층, 및 상기 넌로우-k 패시베이션층을 관통하는 관통 비아와, 상기 관통 비아를 둘러싸는 다층의 유전체 라이너와, 상기 넌로우-k 패시베이션층 위에 배치되고 상기 다이의 상면에 있는 제1 전기 커넥터와, 상기 반도체 기판 하부에 배치되고 상기 다이의 바닥면에 있는 제2 전기 커넥터를 포함하고, 상기 제1 전기 커넥터와 상기 제2 전기 커넥터는 상기 관통 비아를 통해 전기적으로 상호 접속된다. 일 실시형태에서, 상기 다층의 유전체 라이너는 상기 반도체 기판 및 상기 복수의 로우-k 유전체층과 접촉하는 외부층과, 상기 외부측이 둘러싸는 내부층을 포함한다. 일 실시형태에서, 상기 외부층은 상기 내부층과 물리적으로 접촉한다. 일 실시형태에서, 상기 외부층과 상기 내부층 둘 다는 실리콘을 포함하고, 상기 외부층은 상기 내부층보다 질소 원자 백분율이 더 높고, 상기 내부층은 상기 외부층보다 산소 원자 백분율이 더 높다.
이상은 당업자가 본 개시내용의 양태를 더 잘 이해할 수 있도록 여러 실시형태의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들의 동일한 효과를 달성하기 위한 기본으로서 본 개시내용을 용이하게 이용할 수 있다고 생각할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시내용의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시내용의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.
[부기]
1. 방법에 있어서,
기판을 에칭하여 개구부를 형성하는 단계와,
상기 개구부 내로 연장되는 제1 유전체 라이너를 퇴적하는 단계와,
상기 제1 유전체 라이너 위에 제2 유전체 라이너를 퇴적하는 단계로서, 상기 제2 유전체 라이너는 상기 개구부 내로 연장되는, 상기 제2 유전체 라이너 퇴적 단계와,
상기 개구부에 전도성 재료를 충전하는 단계와,
상기 전도성 재료를 평탄화하는 제1 평탄화 공정을 수행하는 단계로서, 상기 개구부 내의 전도성 재료의 일부가 관통 비아를 형성하는, 상기 제1 평탄화 공정 수행 단계와,
상기 관통 비아가 상기 기판의 배면으로부터 드러날 때까지 상기 기판에 대해 배면 연삭 공정을 수행하는 단계와,
상기 기판의 배면 상에 전도성 피처를 형성하는 단계를 포함하고, 상기 전도성 피처는 상기 관통 비아에 전기적으로 접속되는, 방법.
2. 제1항에 있어서, 상기 제1 유전체 라이너는 상기 제2 유전체 라이너보다 수분 차단성(moisture isolation ability)이 더 우수한, 방법.
3. 제1항에 있어서, 상기 제1 유전체 라이너를 퇴적하는 단계는 플라즈마 강화 화학적 기상 퇴적을 사용하여 수행되는, 방법.
4. 제1항에 있어서, 상기 제1 유전체 라이너를 퇴적하는 단계는 실리콘 질화물을 퇴적하는 것을 포함하고, 상기 제2 유전체 라이너를 퇴적하는 단계는 실리콘 산화물을 퇴적하는 것을 포함하는, 방법.
5. 제1항에 있어서, 상기 제1 유전체 라이너를 퇴적하는 단계는 실리콘 탄화물을 퇴적하는 것을 포함하고, 상기 제2 유전체 라이너를 퇴적하는 단계는 실리콘 산화물을 퇴적하는 것을 포함하는, 방법.
6. 제1항에 있어서, 상기 기판이 에칭되기 전에,
상기 기판 위에 복수의 로우-k 유전체층을 퇴적하는 단계와,
상기 복수의 로우-k 유전체층 위에 패시베이션층을 퇴적하는 단계와,
상기 패시베이션층과 상기 복수의 로우-k 유전체층을 에칭하여 추가 개구부를 형성하는 단계를 더 포함하고,
상기 개구부는 상기 기판 내의 개구부에 접속되어 연속 개구부를 형성하는, 방법.
7. 제1항에 있어서,
제1항에 있어서, 상기 전도성 재료를 어닐링하는 단계를 더 포함하고, 상기 전도성 재료를 평탄화하는 것은 상기 어닐링 후에 수행되는, 방법.
8. 제7항에 있어서,
상기 어닐링 전에, 상기 전도성 재료에 대해 제2 평탄화 공정을 수행하는 단계를 더 포함하고, 상기 제1 유전체 라이너의 수평 부분은 상기 제2 평탄화 공정 후에 남아 있고, 상기 제1 유전체 라이너의 수평 부분은 상기 제1 평탄화 공정에 의해 제거되는, 방법.
9. 구조에 있어서,
반도체 기판과,
상기 반도체 기판의 제1 측 상의 제1 전도성 피처와,
상기 반도체 기판의 제2 측 상의 제2 전도성 피처와,
상기 반도체 기판을 관통하는 관통 비아로서, 상기 관통 비아는 상기 제1 전도성 피처와 상기 제2 전도서 피처를 전기적으로 상호 접속시키는, 상기 관통 비아와,
상기 관통 비아를 둘러싸는 제1 유전체 라이너와,
상기 제1 유전체 라이너를 둘러싸는 제2 유전체 라이너를 포함하고,
상기 제1 유전체 라이너와 상기 제2 유전체 라이너는 상이한 재료들로 형성되고, 상기 제2 유전체 라이너는 상기 제1 유전체 라이너보다 수분 차단성이 더 우수한, 구조.
10. 제9항에 있어서, 상기 관통 비아는 상기 반도체 기판의 표면과 동일 평면에 있는 단부를 갖는, 구조.
11. 제10항에 있어서, 상기 제1 유전체 라이너는 실리콘 산화물을 포함하고, 상기 제2 유전체 라이너는 실리콘 질화물을 포함하는, 구조.
12. 제10항에 있어서, 상기 제1 유전체 라이너는 실리콘 산화물을 포함하고, 상기 제2 유전체 라이너는 실리콘 탄화물을 포함하는, 구조.
13. 제10항에 있어서,
상기 반도체 기판 위의 복수의 로우-k 유전체층과,
상기 복수의 로우-k 유전체층 위의 패시베이션층을 더 포함하고,
상기 관통 비아는 상기 복수의 로우-k 유전체층과 상기 패시베이션층도 관통하는, 구조.
14. 제10항에 있어서, 상기 반도체 기판 위에 복수의 로우-k 유전체층을 더 포함하고, 상기 관통 비아의 상면은 상기 복수의 로우-k 유전체층 아래에 있는, 구조.
15. 제10항에 있어서, 상기 반도체 기판의 상면에 집적 회로를 더 포함하는, 구조.
16. 제10항에 있어서, 상기 관통 비아는 인터포저 다이에 있고, 상기 인터포저 다이 내에는 능동 디바이스 및 수동 디바이스가 없는, 구조.
17. 구조에 있어서,
다이를 포함하고,
상기 다이는,
반도체 기판과,
상기 반도체 기판 위의 복수의 로우-k 유전체층과,
상기 복수의 로우-k 유전체층 위의 넌로우(non-low)-k 패시베이션층과,
상기 반도체 기판, 상기 복수의 로우-k 유전체층, 및 상기 넌로우-k 패시베이션층을 관통하는 관통 비아와,
상기 관통 비아를 둘러싸는 다층의 유전체 라이너와, 상기기 넌로우-k 패시베이션층 위에 배치되고 상기 다이의 상면에 있는 제1 전기 커넥터와,
상기 반도체 기판 하부에 배치되고 상기 다이의 바닥면에 있는 제2 전기 커넥터를 포함하고,
상기 제1 전기 커넥터와 상기 제2 전기 커넥터는 상기 관통 비아를 통해 전기적으로 상호 접속되는, 구조.
18. 제17항에 있어서, 상기 다층의 유전체 라이너는 상기 반도체 기판 및 상기 복수의 로우-k 유전체층과 접촉하는 외부층과, 상기 외부측이 둘러싸는 내부층을 포함하는, 구조.
19. 제18항에 있어서, 상기 외부층은 상기 내부층과 물리적으로 접촉하는, 구조.
20. 제18항에 있어서, 상기 외부층과 상기 내부층 둘 다는 실리콘을 포함하고, 상기 외부층은 상기 내부층보다 질소 원자 백분율이 더 높고, 상기 내부층은 상기 외부층보다 산소 원자 백분율이 더 높은, 구조.

Claims (10)

  1. 방법에 있어서,
    기판을 에칭하여 개구부를 형성하는 단계와,
    상기 개구부 내로 연장되는 제1 유전체 라이너를 퇴적하는 단계와,
    상기 제1 유전체 라이너 위에 제2 유전체 라이너를 퇴적하는 단계로서, 상기 제2 유전체 라이너는 상기 개구부 내로 연장되는, 상기 제2 유전체 라이너 퇴적 단계와,
    상기 개구부에 전도성 재료를 충전하는 단계와,
    상기 전도성 재료를 평탄화하는 제1 평탄화 공정을 수행하는 단계로서, 상기 개구부 내의 전도성 재료의 일부가 관통 비아를 형성하는, 상기 제1 평탄화 공정 수행 단계와,
    상기 관통 비아가 상기 기판의 배면으로부터 드러날 때까지 상기 기판에 대해 배면 연삭 공정을 수행하는 단계와,
    상기 기판의 배면 상에 전도성 피처를 형성하는 단계
    를 포함하고, 상기 전도성 피처는 상기 관통 비아에 전기적으로 접속되는, 방법.
  2. 구조에 있어서,
    반도체 기판과,
    상기 반도체 기판의 제1 측 상의 제1 전도성 피처와,
    상기 반도체 기판의 제2 측 상의 제2 전도성 피처와,
    상기 반도체 기판을 관통하는 관통 비아로서, 상기 관통 비아는 상기 제1 전도성 피처와 상기 제2 전도서 피처를 전기적으로 상호 접속시키는, 상기 관통 비아와,
    상기 관통 비아를 둘러싸는 제1 유전체 라이너와,
    상기 제1 유전체 라이너를 둘러싸는 제2 유전체 라이너
    를 포함하고,
    상기 제1 유전체 라이너와 상기 제2 유전체 라이너는 상이한 재료들로 형성되고, 상기 제2 유전체 라이너는 상기 제1 유전체 라이너보다 수분 차단성(moisture isolation ability)이 더 우수한, 구조.
  3. 제2항에 있어서, 상기 관통 비아는 상기 반도체 기판의 표면과 동일 평면에 있는 단부를 갖는, 구조.
  4. 제3항에 있어서, 상기 제1 유전체 라이너는 실리콘 산화물을 포함하고, 상기 제2 유전체 라이너는 실리콘 질화물을 포함하는, 구조.
  5. 제3항에 있어서, 상기 제1 유전체 라이너는 실리콘 산화물을 포함하고, 상기 제2 유전체 라이너는 실리콘 탄화물을 포함하는, 구조.
  6. 제3항에 있어서,
    상기 반도체 기판 위의 복수의 로우-k 유전체층과,
    상기 복수의 로우-k 유전체층 위의 패시베이션층을 더 포함하고,
    상기 관통 비아는 상기 복수의 로우-k 유전체층과 상기 패시베이션층도 관통하는, 구조.
  7. 제3항에 있어서, 상기 반도체 기판 위에 복수의 로우-k 유전체층을 더 포함하고, 상기 관통 비아의 상면은 상기 복수의 로우-k 유전체층 아래에 있는, 구조.
  8. 제3항에 있어서, 상기 반도체 기판의 상면에 집적 회로를 더 포함하는, 구조.
  9. 제3항에 있어서, 상기 관통 비아는 인터포저 다이에 있고, 상기 인터포저 다이 내에는 능동 디바이스 및 수동 디바이스가 없는, 구조.
  10. 구조에 있어서,
    다이를 포함하고,
    상기 다이는,
    반도체 기판과,
    상기 반도체 기판 위의 복수의 로우-k 유전체층과,
    상기 복수의 로우-k 유전체층 위의 넌로우(non-low)-k 패시베이션층과,
    상기 반도체 기판, 상기 복수의 로우-k 유전체층, 및 상기 넌로우-k 패시베이션층을 관통하는 관통 비아와,
    상기 관통 비아를 둘러싸는 다층의 유전체 라이너와,
    상기 넌로우-k 패시베이션층 위에 배치되고 상기 다이의 상면에 있는 제1 전기 커넥터와,
    상기 반도체 기판 하부에 배치되고 상기 다이의 바닥면에 있는 제2 전기 커넥터를 포함하고,
    상기 제1 전기 커넥터와 상기 제2 전기 커넥터는 상기 관통 비아를 통해 전기적으로 상호 접속되는, 구조.
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