TW202201541A - 半導體元件、半導體封裝體及形成半導體元件的方法 - Google Patents

半導體元件、半導體封裝體及形成半導體元件的方法 Download PDF

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Abstract

形成超高密度金屬-絕緣體-金屬（SHDMIM）電容器及半導體元件的方法。方法包含將第一絕緣層沈積於半導體基底上方，以及將由一系列介電層分離的一系列導電層沈積於第一絕緣層上方，一系列導電層包含多個元件電極及多個虛設金屬板。穿過一系列導電層的第一組接點插塞接觸一系列導電層的第一部分的一個或多個導電層。穿過一系列介電層的第二組接點插塞避免接觸一系列導電層的第二部分，一系列導電層的第二部分電性浮置。

Description

用於形成積體高密度MIM電容器的結構及方法
金屬-絕緣體-金屬（Metal-Insulator-Metal；MIM）電容器已廣泛用於功能電路中，所述功能電路諸如混合信號電路、類比電路、射頻（Radio Frequency；RF）電路、動態隨機存取記憶體（Dynamic Random Access Memorie；DRAM）、嵌入式DRAM以及邏輯操作電路。在系統晶片應用中，用於不同功能電路的不同電容器必須經整合於同一晶片上以服務於不同目的。舉例而言，在混合信號電路中，電容器用作解耦電容器及高頻雜訊濾波器。對於DRAM及嵌入式DRAM電路，電容器用於記憶體儲存；而對於RF電路，出於耦合及/或旁通目的，電容器用於振盪器及相移網路中。對於微處理器，電容器用於解耦。將這些電容器組合於同一晶片上的傳統方式為將其製作於不同金屬層中。
解耦電容器用以將電網路的一些零件與其他零件解耦。由某些電路部件產生的雜訊經由解耦電容器分流，因此減小雜訊產生電路部件對相鄰電路的影響。另外，解耦電容器亦用於電源中，以使得電源可適應電流汲取的變化，以使得將電源電壓的變化最小化。當元件中的電流汲取改變時，電源本身不能立即對變化作出回應。解耦電容器因此可充當電力儲存器以回應於電流汲取而維持電源電壓。
積體電路的封裝正變得愈發複雜，其中將更多元件晶粒封裝於相同封裝中以達成更多功能。舉例而言，系統整合晶片（System on Integrate Chip；SoIC）已經開發為在相同封裝中包含諸如處理器及記憶立方體的多個元件晶粒。SoIC可包含使用不同技術形成的元件晶粒，且將不同功能接合至相同元件晶粒，從而形成系統。此可節省製造成本，且最佳化元件效能。
以下揭露內容提供用於實施本發明的不同特徵的許多不同實施例或實例。下文描述組件及佈置的特定實例以簡化本揭露。當然，這些特定實例僅為實例且不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或第二特徵上形成可包含第一特徵與第二特徵直接接觸地形成的實施例，且亦可包含可在第一特徵與第二特徵之間形成額外特徵以使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可在各種實例中重複附圖標記及/或字母。此重複是出於簡單及清楚的目的，且本身不規定所論述的各種實施例及/或配置之間的關係。
此外，為易於描述，本文中可使用諸如「在…之下」、「在…下方」、「下部」、「在...上方」、「上部」以及類似物的空間相對術語，以描述如諸圖中所示出的一個部件或特徵與另一部件或特徵的關係。除圖中所描繪的定向以外，空間相對術語亦意欲涵蓋元件在使用或操作中的不同定向。裝置可以其他方式定向（旋轉90度或處於其他定向），且本文中所使用的空間相對描述詞可同樣相應地進行解譯。
根據一些實施例提供包含電容器的半導體晶粒/晶圓及形成半導體晶粒/晶圓的方法。示出形成電容器的中間階段。論述實施例的變型。貫穿各種視圖及說明性實施例，相同附圖標記用以表示相同部件。
本文中揭露形成超高密度金屬-絕緣體-金屬（MIM）（MIM-SHD或SHDMIM）電容器及半導體元件的方法。當在元件晶粒的一些區域中但不在元件晶粒的其他區域中形成SHDMIM時，當形成頂蓋層時，頂蓋層可能不具有水平上表面。因此，隨後形成的穿孔及著陸台（landing）可能形成為具有並不水平的上表面。此不均勻性可進一步傳播至介電接合層中，且歸因於非平面接合表面而導致接合失效。實施例有利地視需要包含虛設金屬板以填補SHDMIM層，從而防止頂蓋層中的不均勻性。用於形成虛設金屬板的製程包含針對SHDMIM元件沈積一系列金屬層及交替介電層，而在各金屬層之後，將第一金屬層圖案化至SHDMIM元件的金屬化物及虛設金屬板的金屬化物中。虛設金屬板可經圖案化以包含用於隨後形成的著陸墊通孔及/或接合墊通孔的禁入區域（keep-out-zone；KOZ）。經由SHDMIM元件形成的其他著陸墊通孔及/或接合墊通孔將SHDMIM元件的金屬層耦接至半導體基底的一個或多個主動元件。
圖1示出根據一些實施例的中間步驟中的SoIC封裝元件的透視圖。元件晶粒105可為邏輯晶粒，諸如中央處理單元（Central Processing Unit；CPU）晶粒、微控制單元（Micro Control Unit；MCU）晶粒、輸入輸出（input-output；IO）晶粒、基帶（BaseBand；BB）晶粒、應用程式處理器（Application processor；AP）晶粒或類似物。元件晶粒105亦可為記憶體晶粒，諸如動態隨機存取記憶體（Dynamic Random Access Memory；DRAM）晶粒或靜態隨機存取記憶體（Static Random Access Memory；SRAM）晶粒或類似物。元件晶粒105可為晶圓的部分（見圖2）。元件晶粒405電性接合至元件晶粒105。元件晶粒405可為邏輯晶粒，所述邏輯晶粒可為CPU晶粒、MCU晶粒、IO晶粒、基帶晶粒或AP晶粒。元件晶粒405亦可為記憶體晶粒。多個元件晶粒405中的多者可接合至元件晶粒105，每一者具有不同功能性。
圖2示出具有限定於內部的多個元件晶粒105的封裝組件100（其可為如所示出的晶圓）。多個元件晶粒105可皆具有相同設計及功能，或可具有不同設計及功能。多個虛線表示多個切割線106，其中多個元件晶粒105將在後續單體化製程中彼此分離。
圖3A及圖3B至圖20A及圖20B示出根據本揭露的一些實施例的形成封裝元件（諸如SoIC封裝）的中間階段的橫截面視圖。圖3A示出形成封裝組件100的橫截面視圖。圖3B示出形成封裝組件100的俯視圖（或平面視圖）。圖3A的視圖為沿圖3B的線B-B的橫截面視圖。根據本揭露的一些實施例，封裝組件100為包含積體電路元件122的元件晶圓的部分，所述積體電路元件122例如主動元件102，諸如電晶體及/或二極體；及可能存在的被動元件，諸如電容器、電感器、電阻器或類似物。主動元件102由單個電晶體表示。然而，如所屬領域中具通常知識者將認識到，廣泛多種主動元件可用以產生針對半導體元件的設計的所要結構及功能需求。可使用任何合適的方法在半導體基底120的表面內或表面上形成主動元件102。封裝組件100可在其中包含多個元件晶粒105，其中示出元件晶粒105的一部分。應理解，這些視圖僅為說明性且不為限制性的。所示出的特徵可不按比例繪示，以視需要增強細節或簡化細節。
根據本揭露的其他實施例，封裝組件100包含被動元件（無主動元件）。在一些實施例中，且如在以下論述中所提及，封裝組件100可為元件晶圓。本揭露的實施例亦可應用於諸如插入件晶圓的其他類型的封裝組件中。
根據本揭露的一些實施例，晶圓（封裝組件100）包含半導體基底120及在半導體基底120的頂部表面處形成的特徵。半導體基底120可由結晶矽、結晶鍺、結晶矽鍺及/或III-V化合物半導體形成，所述III-V化合物半導體諸如GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP以及類似物。半導體基底120亦可為塊狀矽基底或絕緣層上矽（Silicon-On-Insulator；SOI）基底。淺溝槽隔離（Shallow Trench Isolation；STI）區（未示出）可在半導體基底120中形成，以隔離半導體基底120中的主動區。雖然未示出，但穿孔可形成為延伸至半導體基底120中，且穿孔用以將晶圓（封裝組件100）的相對側上的特徵電性互耦。
根據本揭露的一些實施例，晶圓（封裝組件100）包含積體電路元件122，所述積體電路元件122在半導體基底120的頂部表面上形成。實例積體電路元件122可包含互補金屬氧化物半導體（Complementary Metal-Oxide Semiconductor；CMOS）電晶體、電阻器、電容器、二極體及/或類似物。本文中不示出積體電路元件122的細節。根據其他實施例，晶圓（封裝組件100）用於形成插入件，其中半導體基底120可為半導體基底或介電基底。
層間介電質（Inter-Layer Dielectric；ILD）124在半導體基底120上方形成，且填充積體電路元件122中的多個電晶體（未示出）的多個閘極堆疊之間的空間。根據一些實施例，ILD 124由磷矽酸鹽玻璃（Phospho Silicate Glass；PSG）、硼矽酸鹽玻璃（Boro Silicate Glass；BSG）、硼摻雜磷矽酸鹽玻璃（Boron-Doped Phospho Silicate Glass；BPSG）、氟摻雜矽酸鹽玻璃（Fluorine-Doped Silicate Glass；FSG）、由正矽酸四乙酯（Tetra Ethyl Ortho Silicate；TEOS）形成的氧化矽或類似物形成。可使用旋塗、可流動化學氣相沈積（Flowable Chemical Vapor Deposition；FCVD）、化學氣相沈積（Chemical Vapor Deposition；CVD）、電漿增強式化學氣相沈積（Plasma Enhanced Chemical Vapor Deposition；PECVD）、低壓化學氣相沈積（Low Pressure Chemical Vapor Deposition；LPCVD）或類似者來形成ILD 124。
接點插塞128在ILD 124中形成，且用以將積體電路元件122電性連接至上覆金屬線134及通孔136。根據本揭露的一些實施例，接點插塞128由選自以下的導電材料形成：鎢、鋁、銅、鈦、鉭、氮化鈦、氮化鉭、其合金及/或其多層。接點插塞128的形成可包含在ILD 124中形成接點開口，將導電材料填充至接點開口中，以及執行平坦化（諸如化學機械研磨（Chemical Mechanical Polish；CMP）製程），以使接點插塞128的頂部表面與ILD 124的頂部表面齊平。
在ILD 124及接點插塞128上方駐留內連線結構130。內連線結構130包含介電層132以及形成於介電層132中的金屬線134及通孔136。介電層132在下文中可替代地稱為金屬間介電（Inter-Metal Dielectric；IMD）層132。根據本揭露的一些實施例，多個介電層132的至少下部者由具有低於約3.0或約2.5的介電常數（k值）的低介電常數（low-k）介電材料形成。介電層132可由黑鑽石（Black Diamond）（應用材料（Applied Materials）的註冊商標）、含碳低介電常數介電材料、三氧化矽烷（Hydrogen SilsesQuioxane；HSQ）、甲基矽倍半氧烷（MethylSilsesQuioxane；MSQ）或類似物形成。根據本揭露的替代實施例，多個介電層132中的一些或全部由非低介電常數介電材料形成，所述材料諸如氧化矽、碳化矽（silicon carbide；SiC）、碳氮化矽（silicon carbo-nitride；SiCN）、氧碳氮化矽（silicon oxy-carbo-nitride；SiOCN）或類似物。根據本揭露的一些實施例，介電層132的形成包含沈積含致孔劑介電材料，且接著執行固化製程以向外驅動致孔劑，且因此剩餘介電層132變為多孔的。可由碳化矽、氮化矽或類似物形成的多個蝕刻終止層（未示出）形成在多個IMD層132之間，且為簡單起見而未示出。
金屬線134及通孔136在介電層132中形成。處於同一層級處的金屬線134在下文中統稱為金屬層。根據本揭露的一些實施例，內連線結構130包含經由通孔136互連的多個金屬層。金屬線134及通孔136可由銅或銅合金形成，且其亦可由其他金屬形成。形成製程可包含單金屬鑲嵌製程及雙金屬鑲嵌製程。在單鑲嵌製程中，首先在多個介電層132中的一者中形成溝槽，繼而用導電材料填充溝槽。接著執行諸如CMP製程的平坦化製程，以移除導電材料高於IMD層的頂部表面的過量部分，從而在溝槽中留下金屬線。在雙鑲嵌製程中，在IMD層中形成溝槽及通孔開口兩者，其中通孔開口在溝槽之下且連接至溝槽。接著將導電材料填充至溝槽及通孔開口中，以分別形成金屬線及通孔。
導電材料可包含擴散障壁（例如擴散障壁層133）及在擴散障壁上方的含銅金屬材料。在例如用以在介電層132內形成金屬線134的鑲嵌製程或雙鑲嵌製程期間，擴散障壁層133在介電層132中形成。舉例而言，在金屬鑲嵌製程期間，在介電層132中將溝槽形成為待形成於其中的導電特徵的所要深度及形狀。如此，介電層132的表面藉由形成於介電層132內的溝槽的輪廓而輪廓化。一旦形成開口，則將擴散障壁材料沈積於介電層132的輪廓化表面上方且貼合所述輪廓化表面。在一些實施例中，擴散障壁層133的材料可包含鈦（titanium；Ti）、氮化鈦（titanium nitride；TiN）、鉭（tantalum；Ta）、氮化鉭（tantalum nitride；TaN）或類似物，且擴散障壁層133可形成為在約50埃與約100埃之間的厚度。然而，任何合適的材料及任何合適的厚度可用於擴散障壁層133。
一旦已沈積擴散障壁層133，則將導電填充材料（例如銅（copper；Cu））沈積於擴散障壁層133上方，且在一些實施例中，導電填充材料可經沈積以使得溝槽的剩餘部分過度填充至介電層132的平坦表面上方的水平。一旦經沈積，則可執行平坦化製程（例如化學機械研磨（CMP））以移除擴散障壁層133的過量部分及在介電層132的平坦表面上方延伸的導電填充材料的過量部分。如此，包含擴散障壁層133的金屬線134在介電層132內連線結構130內形成，如圖3A與圖3B中所示出。擴散障壁層133具有防止金屬線134的導電材料（例如銅（Cu））擴散至介電層132中的功能。在一些實施例中，金屬線134可形成為在約5,000埃與約20,000埃之間的厚度。然而，任何合適的材料及任何合適的厚度可用於金屬線134。
金屬線134包含金屬線134A，所述金屬線134A可稱為頂部金屬線。頂部金屬線134A亦統稱為頂部金屬層。相應頂部介電層132A可由諸如未經摻雜的矽酸鹽玻璃（Un-doped Silicate Glass；USG）、氧化矽、氮化矽或類似物的非低介電常數介電材料形成。頂部介電層132A亦可由低介電常數介電材料形成，所述低介電常數介電材料可選自下伏IMD層132的類似材料。
在圖4A及圖4B中，根據一些實施 例，視情況選用的蝕刻終止層138可在內連線結構130上方形成。在此類實施例中，蝕刻終止層138可在內連線結構130的頂部層上方形成為介電材料的毯覆式層，藉此將金屬線134與任何隨後形成的層隔離。可使用電漿增強式化學氣相沈積（PECVD）、低壓化學氣相沈積（LPCVD）、原子層沈積（atomic layer deposition；ALD）或類似者來沈積蝕刻終止層138。然而，可利用任何合適的材料及製程來形成蝕刻終止層138。根據一些實施例，蝕刻終止層138包含厚度在約500埃與約1000埃之間的氮化矽（silicon nitride；SiN）層。然而，任何合適的材料及任何合適的厚度可用於蝕刻終止層138。為簡單起見，自後續圖中的視圖中省略蝕刻終止層138。
圖5A及圖5B至圖12A及圖12B示出形成在其中形成有SHDMIM元件的鈍化結構（例如圖12A的鈍化結構200）的中間步驟。在圖5A及圖5B中，絕緣層219可在內連線結構130（或圖4A的視情況選用的蝕刻終止層138）上方形成。在一些實施例中，絕緣層219可形成為厚度在約2000埃與約3000埃之間的電漿增強式氧化物未經摻雜矽玻璃（plasma enhanced oxide undoped silicon glass；PEOX-USG）。在一些實施例中，絕緣層219為由正矽酸四乙酯（TEOS）形成的氧化矽層。可使用電漿增強式化學氣相沈積（PECVD）、低壓化學氣相沈積（LPCVD）、原子層沈積（ALD）或類似者將絕緣層219形成為毯覆式層。然而，可利用任何合適的材料、任何合適的厚度以及任何合適的製程來形成絕緣層219。
在圖6A及圖6B中，底部電極層221在絕緣層219上方形成為毯覆式金屬層。根據一些實施例，藉由包含化學氣相沈積（CVD）及原子層沈積（ALD）中的一種的技術來沈積底部電極層221。然而，可使用任何合適的技術來形成底部電極層221。根據一些實施例，底部電極層221由諸如氮化鈦（TiN）的金屬氮化物形成，且形成為在約400埃與約600埃之間的厚度。然而，可使用任何合適的材料及任何合適的厚度來形成底部電極層221。
參考圖7A及圖7B，在一些實施例中，蝕刻製程可在底部電極層221的形成之後以移除底部電極層221的非所要部分，藉此形成多個底部電極223及多個虛設金屬板225（其亦可稱為底部虛設金屬板225）。舉例而言，可在底部電極層221上方將光阻層沈積為毯覆式層。一旦沈積，則可將光阻層圖案化以暴露出底部電極層221待移除的部分。藉由合適的蝕刻製程（例如在一些實施例中，使用包括氫氟酸（hydrofluoric acid；HF）的第二製程氣體的濕式蝕刻或乾式蝕刻）來移除底部電極層221的暴露部分。然而，可使用任何合適的蝕刻製程，且可使用任何合適的蝕刻劑來移除底部電極層221的非所要部分。視用以移除底部電極層221的暴露部分的蝕刻製程而定，可在蝕刻期間消耗光阻層的全部、一些或一點也不消耗。可例如藉由灰化製程自底部電極層221的剩餘部分移除光阻層的任何剩餘材料。然而，可使用任何合適的製程來移除光阻層的剩餘材料。
在一些實施例中，多個底部電極223可經蝕刻以各自具有在約10微米與約250微米之間的總長度L1及在約10微米與約250微米之間的總寬度W1。多個底部電極223中的每一者基於相應MIM元件的功能設計將具有長度L1及寬度W1。如此，任何合適的長度及寬度可用於多個底部電極223中的每一者。
多個虛設金屬板225可經蝕刻以各自具有在約10微米與約250微米之間的總長度L2及在約10微米與約250微米之間的總寬度W2。由於虛設金屬板225為非功能性的，因此虛設金屬板225可各自經尺寸設定為約相同尺寸，不同之處在於，多個虛設金屬板225中的一些可經蝕刻或定位以經由避開設置於多個著陸墊通孔及/或多個接合墊通孔中的每一者周圍的禁入區域（keep-out-zone，KOZ）（例如圖13A及圖13B的KOZ 310或圖21A至圖21D的KOZ 360）來避開隨後形成的多個接合墊通孔（例如圖20A及圖20B的接合墊通孔375）及/或多個著陸墊通孔（例如圖16A及圖16B的著陸墊通孔345）。
多個底部電極223中的每一者之間的間距S1可在約0.5微米與約2微米之間。類似地，虛設金屬板225中的每一者之間的間距S2可在約0.5微米與約2微米之間。底部電極223與最接近的虛設金屬板225之間的間距S3可在約0.5微米與約2微米之間。在各情況下，間距S1、間距S2及/或間距S3應不超過約2微米。虛設金屬板225的目的為填補底部電極層以使得來自電極之間的空隙的不均勻性不傳播至接合界面（下文論述）。若間距S1、間距S2及/或間距S3過大，則可能形成此空隙。
多個底部電極223之間的間距S1可基於底部電極的功能需求而變化。由於虛設金屬板225為非功能性的，因此除避開上文提到的禁入區域之外，多個虛設金屬板225之間的間距S2可為規則的。形成虛設金屬板225的區域中的虛設金屬板225的密度可在70%與約99.5%之間，其中剩餘部分由多個虛設金屬板225之間的間距形成。密度必須足夠大以提供充足垂直填補。下文論述的多個虛設金屬板235及多個虛設金屬板245的間距S2及密度可類似於多個虛設金屬板225的間距S2及密度。
參考圖8A及圖8B，將第一電容器絕緣層230沈積於底部電極223及虛設金屬板225上方。可經由一種或多種沈積製程將第一電容器絕緣層230沈積為高介電常數（high-K）介電層，所述一種或多種沈積製程諸如原子層沈積（ALD）、化學氣相沈積（CVD）、物理氣相沈積（physical vapor deposition；PVD）、其組合以及類似製程。第一電容器絕緣層230在底部電極223及虛設金屬板225上方形成為毯覆式絕緣層（例如介電膜層），以使得毯覆式絕緣層貼合至底部電極223、虛設金屬板225以及絕緣層219的平坦表面。如此，第一電容器絕緣層230形成為包括設置於絕緣層219、多個底部電極223以及多個虛設金屬板225的多個平坦表面上方的多個平坦區，且形成為包含多個垂直區或成角區，其中第一電容器絕緣層230自絕緣層219過渡至底部電極223或虛設金屬板225，且自底部電極223或虛設金屬板225過渡至絕緣層219。
在一些實施例中，第一電容器絕緣層230形成為堆疊介電層的複合層。舉例而言，第一電容器絕緣層230可形成為ZrO2 /Al2 O3 /ZrO2 （ZAZ）的層堆疊，其包含第一氧化鋯（zirconium oxide；ZrO2 ）層、第一ZrO2 層上方的氧化鋁（aluminum oxide；Al2 O3 ）層以及Al2 O3 層上方的第二ZrO2 層。ZAZ具有帶有低等效氧化物厚度的有利特徵，且因此所得電容器的電容值較高。根據本揭露的其他實施例，第一電容器絕緣層230形成為單個均質介電材料（諸如氧化鋯（ZrO2 ））層。第一電容器絕緣層230可形成為在約20埃與約200埃之間的厚度。
在其中底部電極223接近於另一底部電極223或虛設金屬板225的一些實施例中，例如若底部電極223離相鄰底部電極223或虛設金屬板225小於約0.5微米，則第一電容器絕緣層230可具有帶有上表面及下表面的部分，諸如部分230A處所示出，所述上表面高於底部電極223的上表面，所述下表面與底部電極223的下表面齊平。換言之，併攏的兩個底部電極223、併攏的兩個虛設金屬板225或併攏的各者中的一者（諸如在部分230A處）之間的第一電容器絕緣層230的厚度可大於第一電容器絕緣層230在底部電極223上方或在虛設金屬板225上方的部分的厚度。類似事件可發生於電極層及對應電容器絕緣層中的每一者。
圖9A及圖9B示出中間電極層在第一電容器絕緣層230上方的形成以及中間電極層向中間電極233及虛設金屬板235（其亦可稱為中間虛設金屬板235）中的圖案化。可使用如上文關於底部電極層221所描述的材料及製程在第一電容器絕緣層230上方將中間電極層沈積為毯覆式金屬層。然而，具體而言，中間電極層形成為實質上貼合第一電容器絕緣層230。中間電極層可由與底部電極層221相同的材料或不同材料製成。在一些實施例中，中間電極層可形成為在約400埃與約600埃之間的厚度。然而，任何合適的材料及任何合適的厚度可用於中間電極層。
一旦經沈積，則可蝕刻中間電極層的毯覆式金屬層以移除毯覆式金屬層在第一電容器絕緣層301上方的一個或多個部分，藉此形成多個中間電極233及多個中間虛設金屬板235。所述蝕刻可使用諸如上文關於蝕刻底部電極層221所描述的製程及材料來進行。中間電極層可使用與用以蝕刻底部電極層221相同的蝕刻技術來蝕刻，或可使用不同蝕刻技術來蝕刻。
中間電極233及中間虛設金屬板235的長度、寬度以及間距可在如上文關於底部電極223及底部虛設金屬板225所描述的相同範圍內。然而，任何合適的尺寸可用於中間電極233及中間虛設金屬板235。
中間電極233可以在約0.2微米與約1.0微米之間的距離Ov1 與底部電極223的邊緣交疊。此外，根據一些實施例，第一中間電極233的第一末端上覆於多個底部電極223中的第一者，第一中間電極233的第二末端上覆於多個底部電極223中的第二者。中間虛設金屬板235可與一個或多個底部電極233交疊。
參考圖10A及圖10B，將第二電容器絕緣層240沈積於中間電極233、中間虛設金屬板235以及第一電容器絕緣層230上方。可使用如上文關於第一電容器絕緣層230所論述的一種或多種沈積製程將第二電容器絕緣層240沈積為高介電常數介電層。如此，第二電容器絕緣層240形成為包括設置於第一電容器絕緣層230、多個中間電極233以及多個中間虛設金屬板235的多個平坦表面上方的多個平坦區，且形成為包括多個垂直區或成角區，其中第二電容器絕緣層240自第一電容器絕緣層230過渡至中間電極233或中間虛設金屬板235，且自中間電極233或中間虛設金屬板235過渡至第一電容器絕緣層230。
可使用用以沈積第一電容器絕緣層230的相同材料及相同製程來沈積第二電容器絕緣層240。然而，用以沈積第二電容器絕緣層240的材料及製程可不同於用以沈積第一電容器絕緣層230的材料及製程。
在一些實施例中，第二電容器絕緣層240形成為堆疊介電層（例如ZAZ）的複合層。根據本揭露的其他實施例，第二電容器絕緣層240形成為單個均質介電材料（例如ZrO2 ）層。第二電容器絕緣層240可形成為在約20埃與約200埃之間的厚度。
圖11A及圖11B示出頂部電極層在第二電容器絕緣層240上方的形成以及頂部電極層向頂部電極243及頂部虛設金屬板245（其亦可稱為頂部虛設金屬板245）中的圖案化。可使用如上文關於底部電極層221所描述的材料及製程在第二電容器絕緣層240上方將頂部電極層沈積為毯覆式金屬層。然而，具體而言，頂部電極層形成為實質上貼合第二電容器絕緣層240。頂部電極層可由與底部電極層221、中間電極233相同的材料或不同材料製成。在一些實施例中，頂部電極層可形成為在約400埃與約600埃之間的厚度。然而，任何合適的材料及任何合適的厚度可用於頂部電極層。
一旦經沈積，則可蝕刻頂部電極層的毯覆式金屬層以移除毯覆式金屬層在第二電容器絕緣層240上方的一個或多個部分，藉此形成多個頂部電極243及多個頂部虛設金屬板245。所述蝕刻可使用諸如上文關於蝕刻底部電極層221所描述的製程及材料來進行。頂部電極層可使用與用以蝕刻底部電極層221、中間電極233相同的蝕刻技術來蝕刻，或可使用不同蝕刻技術來蝕刻。
頂部電極243及頂部虛設金屬板245的長度、寬度以及間距可在與上文關於底部電極223及底部虛設金屬板225所描述的相同範圍內。然而，任何合適的尺寸可用於頂部電極243及頂部虛設金屬板245。
頂部電極243可以在約0.2微米與約1.0微米之間的距離Ov2 與中間電極233的邊緣交疊。此外，根據一些實施例，第一頂部電極243的第一末端上覆於中間電極233，且第一頂部電極243的第二末端上覆於第二中間電極233。頂部虛設金屬板245可與一個或多個中間電極233及/或底部電極223交疊。
如圖11A中所示，底部電極223、中間電極233以及頂部電極243堆疊佈置，其中第一電容器絕緣層230及第二電容器絕緣層240將中間電極233與底部電極223及頂部電極243中的每一者分離。由絕緣層分離的多個電極層的堆疊佈置在內連線結構130的頂部金屬線134A上方形成超高密度金屬-絕緣體-金屬（SHDMIM）電容器250。由虛設金屬板225、虛設金屬板235以及虛設金屬板245垂直地填補各種電極層。因此，隨後沈積的絕緣層可具有實質上平坦的上表面，而非如在無虛設金屬板225、虛設金屬板235以及虛設金屬板245的情況下將出現的階梯形、階層式或波浪形的上表面。應理解，可形成任何數目的SHDMIM電容器250。
如自頂部電極243的最上表面至底部電極223的底部表面所測量的SHDMIM電容器層248的總厚度可在約1200埃與約2200埃之間，但涵蓋且可使用其他厚度。在無虛設金屬板225、虛設金屬板235以及虛設金屬板245的情況下，不具有來自SHDMIM電容器250的電極的區域將具有在0埃與400埃之間的厚度。在其中第一電容器絕緣層230及第二電容器絕緣層240不在絕緣層219上延伸的實施例中，此類區域中的厚度將為0埃，且在其中第一電容器絕緣層230及第二電容器絕緣層240在絕緣層219上延伸的實施例中，所述厚度至多約400埃。此厚度可在絕緣層219上升高及降低。偏差可向上傳播至頂蓋絕緣層260（見圖12A）的上表面，從而導致上表面中的階梯形垂直間隙。然而，在包含諸如虛設金屬板225、虛設金屬板235以及虛設金屬板245的虛設金屬板的情況下，SHDMIM電容器層248的總厚度相對均一。
轉至圖12A及圖12B，頂蓋絕緣層260在頂部電極243、頂部虛設金屬板245以及第二電容器絕緣層240的暴露部分上方形成。根據一些實施例，頂蓋絕緣層260在這些層上方作為電漿增強式氧化物未經摻雜矽玻璃（PEOX-USG）形成為在約1000埃與約4000埃之間的厚度。可使用電漿增強式化學氣相沈積（PECVD）、低壓化學氣相沈積（LPCVD）、原子層沈積（ALD）或類似者在頂部電極243、頂部虛設金屬板245以及第二電容器絕緣層240的暴露部分上方將頂蓋絕緣層260形成為毯覆式層。然而，可利用任何合適的材料、任何合適的厚度以及任何合適的方法來形成頂蓋絕緣層260。
如此，絕緣層219及頂蓋絕緣層260連同SHDMIM電容器250以及虛設金屬板225、虛設金屬板235以及虛設金屬板245的各種層一起共同形成為具有積體SHDMIM電容器元件及形成於其中的虛設金屬板的鈍化結構200。
在圖13A及圖13B中，可接著在頂蓋絕緣層260中且穿過頂部電極243、第二電容器絕緣層240、中間電極233、第一電容器絕緣層230、底部電極223、絕緣層219以及蝕刻終止層138（若使用）形成通孔開口305。執行一種或多種光微影製程（例如鑲嵌製程或雙鑲嵌製程）以形成通孔開口305，以暴露出內連線結構130的頂部金屬線134A的接點區域。然而，可使用任何數目及任何合適的微影製程來形成通孔開口。
在一些實施例中，可使用光微影製程使用例如在頂蓋絕緣層260上方形成且圖案化的光阻劑及/或硬式罩幕來形成通孔開口305。可使用非等向性蝕刻以經由光阻劑及/或硬式罩幕在各連續層中使用適當蝕刻劑，直至頂部金屬線134A暴露於通孔開口305中來形成這些溝槽。在一些實施例中，在形成特定開口305時可不蝕刻頂部電極243、中間電極233以及底部電極223中的一者或多者，諸如圖13A中所示出。通孔開口305及虛設金屬板225、虛設金屬板235以及虛設金屬板245的位置使得通孔開口305不蝕刻穿過虛設金屬板225、虛設金屬板235以及虛設金屬板245。可建立第一禁入區域（KOZ）310以保持虛設金屬板225、虛設金屬板235以及虛設金屬板245遠離通孔開口305。KOZ 310可為圓形或方形（或任何合適的形狀），且在通孔開口305與最接近的虛設金屬板225、虛設金屬板235以及虛設金屬板245之間建立最小距離d1 。距離d1 可在0.5微米與約5微米之間。虛設金屬板225、虛設金屬板235以及虛設金屬板245設置於KOZ 310外部。
在圖14A及圖14B中，插塞擴散障壁層315在鈍化結構200上方形成為貼合頂蓋絕緣層260的平坦表面，且貼合通孔開口305的側壁，且貼合頂部金屬線134A的暴露的接點區域。由於虛設金屬板225、虛設金屬板235以及虛設金屬板245，插塞擴散障壁層315的上表面為實質上平坦的，而非階梯形、波浪形或階層式的。在一些實施例中，插塞擴散障壁層315由一個或多個導電材料層形成，所述導電材料諸如鈦（Ti）、氮化鈦（TiN）、鉭（Ta）、氮化鉭（TaN）或類似物。在一些實施例中，插塞擴散障壁層315由藉由化學氣相沈積技術沈積的較薄氮化鉭（TaN）層形成。根據一些實施例，插塞擴散障壁層315可形成為在約500埃與約2000埃之間的厚度。然而，任何合適的材料、任何合適的沈積方法以及任何合適的厚度可用於插塞擴散障壁層315。
圖15A及圖15B至圖16A及圖16B示出根據一些實施例的導電插塞340及導電著陸台345（圖16A及圖16B）的形成。在圖15A及圖15B中，一旦已形成多個通孔開口305，則將光阻330施加於插塞擴散障壁層315上方。在已施加光阻之後，光阻330可經圖案化且顯影以根據導電插塞340及導電著陸台345的上部部分形成呈各種形狀的開口335。如圖15B中所示出，所述形狀可為直線、正方形、圓形、橢圓形、圓化矩形，諸如此類。圖15B省略插塞擴散障壁層315的視圖以示出在插塞擴散障壁層315下方的細節。
在圖16A及圖16B中，可藉由例如以下操作用導電填充材料來填充通孔開口305及開口335：執行沈積製程達至使得導電填充材料填充通孔開口305且過度填充通孔開口305的厚度，以使得導電填充物的導電層在通孔開口305上方延伸，且填充開口335在插塞擴散障壁層315上方的至少部分，藉此在通孔開口305（圖14A及圖14B）內形成導電插塞340（繪示於圖16B中的虛線中），且在開口335（圖15A及圖15B）內形成導電著陸台345，導電著陸台345在鈍化結構200上方延伸，且水平位於鈍化結構200的上表面上方。導電填充材料包括金屬、元素金屬、過渡金屬或類似物。在一些實施例中，導電填充材料包括以下中的一者或多者：銅、鋁、鎢、鈷或其合金（例如鋁銅合金（aluminum copper alloy；AlCu））。可使用諸如無電式鍍覆的選擇性鍍覆技術形成導電填充材料。在一些實施例中，可藉由沈積晶種層（未示出）且執行電化學鍍覆製程來形成導電填充材料。然而，任何合適的材料及任何合適的技術可用於導電填充材料。
在一些實施例中，一旦沈積，則可使導電填充材料經歷諸如化學機械製程（CMP）的平坦化製程，以平坦化所述表面且移除用以形成導電著陸台345的導電填充材料的過量沈積物。由於虛設金屬板225、虛設金屬板235以及虛設金屬板245產生鈍化結構200的實質上水平上表面，此產生導電著陸台345的實質上水平上表面，因此一些實施例可省略平坦化製程。在一實施例中，導電著陸台345的厚度在約1,000埃與約10,000埃之間。然而，可使用任何合適的厚度。在一實施例中，穿過鈍化結構200的導電插塞340的厚度在約1,000埃與約10,000埃之間。然而，可使用任何合適的厚度，且所述厚度將視鈍化結構200的厚度而定。
圖16A及圖16B亦示出可移除光阻330，且可執行蝕刻製程以移除插塞擴散障壁層315被導電著陸台345暴露的非所要部分。因此，穿過鈍化結構200形成導電插塞340，且在鈍化結構200上方形成與導電插塞340相連的導電著陸台345。導電插塞340及導電著陸台345延伸穿過包含SHDMIM電容器250的鈍化結構200，且電性耦接至頂部金屬線134A。如此，導電著陸台345形成SHDMIM電容器250的電極的接點。
在一些實施例中，導電著陸台345可經直接探測以用於執行晶圓（封裝組件100）的晶片探測（chip probe；CP）測試。視情況，焊料區（例如焊球或焊料凸塊）可設置於導電著陸台345上，且焊料區可用以對晶圓（封裝組件100）執行CP測試。可對晶圓（封裝組件100）執行CP測試以確認晶圓（封裝組件100）的各元件晶粒105是否為良裸晶粒（known good die；KGD）。因此，僅為KGD的元件晶粒105經歷後續處理以用於封裝，且不封裝CP測試不合格的晶粒。在測試後，可在後續處理步驟中移除焊料區（若存在）。
在圖17A及圖17B中，第二鈍化結構350可接著在鈍化結構200及導電著陸台345上方形成。可在導電著陸台345的頂部部分上方及在鈍化結構200的頂蓋絕緣層260的暴露部分上方將第二鈍化結構350沈積為毯覆式層。根據一些實施例，第二鈍化結構350的材料可包含厚度在約500埃與約5,000埃之間的電漿增強式氧化物未經摻雜矽玻璃（PEOX-USG）、氧化物（諸如氧化矽）、氮化物（諸如氮化矽）、碳化物、氧碳化物、諸如此類或其組合。可使用電漿增強式化學氣相沈積（PECVD）、低壓化學氣相沈積（LPCVD）、原子層沈積（ALD）或類似者將第二鈍化結構350形成為毯覆式層。在一些實施例中，第二鈍化結構350可由多個相同或不同材料層製成。在一些實施例中，平坦化製程（例如CMP）可用以平坦化第二鈍化結構350的表面。在一些實施例中，由於虛設金屬板225、虛設金屬板235以及虛設金屬板245提供更水平的導電著陸台345及因此提供第二鈍化結構350的更水平的上表面，因此平坦化製程可省略，或可具有減少的平坦化時間。然而，可利用任何合適的材料、任何合適的厚度以及任何合適的方法來形成第二鈍化結構350。
在圖18A及圖18B中，穿過第二鈍化結構350及鈍化結構200形成接點開口355，以暴露出頂部金屬線134A的部分以用於隨後形成的接合墊通孔375。可使用任何合適的光微影罩幕及蝕刻製程形成接點開口355。舉例而言，可使用任何合適的微影製程來圖案化鈍化結構200及第二鈍化結構350。在一實施例中，光阻層可在第二鈍化結構350上方經沈積為毯覆式層，且經圖案化以暴露出第二鈍化結構350中待形成接點開口355的區域。第二鈍化結構350的暴露區域經歷蝕刻製程（例如使用（在一些實施例中使用）諸如氣態磷酸（phosphoric acid；H3 PO4 ）、氯氣（chlorine；Cl2 ）（或氯的化合物）的合適的蝕刻劑的濕式或乾式蝕刻）以移除第二鈍化結構350的材料，以使得經由第二鈍化結構350中的接點開口355暴露出鈍化結構200的區域。
一旦經由接點開口355暴露出鈍化結構200的區域，則使鈍化結構200的暴露區域經歷蝕刻製程（例如使用合適蝕刻劑的電漿增強式蝕刻，所述蝕刻劑包含上述氣體及/或四氟甲烷（tetrafluormethane；CF4 ））直至經由接點開口355暴露出內連線結構130的頂部金屬線134A的部分為止。此包含蝕刻第一電容器絕緣層230及第二電容器絕緣層240。在一些實施例中，蝕刻可包含蝕刻穿過底部電極223、中間電極233及/或頂部電極243中的一者或多者例如以使其暴露，從而藉由在接點開口355中隨後形成的接合墊通孔375而與其形成連接。然而，由於設置在接點開口355周圍的禁入區域（KOZ）360，所述蝕刻不包含蝕刻虛設金屬板225、虛設金屬板235或虛設金屬板245。虛設金屬板225、虛設金屬板235以及虛設金屬板245設置於KOZ 360外部。
如圖18B中所指出，KOZ 360可為任何合適的形狀，其中方形或圓形的形狀作為實例給出。KOZ 360在接點開口355與最接近的虛設金屬板225、虛設金屬板235以及虛設金屬板245之間建立最小距離d2 。距離d2 可在0.5微米與約5微米之間。虛設金屬板225、虛設金屬板235以及虛設金屬板245設置於KOZ 360外部。
可在第二鈍化結構350及鈍化結構200的蝕刻期間消耗光阻層的全部、一些或一點也不消耗，且可例如藉由灰化製程移除任何剩餘光阻材料。然而，任何合適的材料、任何合適的沈積以及任何合適的移除製程可用於光阻，且可利用任何合適的蝕刻製程來形成接點開口355。
在圖19A及圖19B中，接合墊開口365可在第二鈍化結構350的上部部分中形成。可使用任何合適的光微影罩幕及蝕刻製程來形成接合墊開口365。在一實施例中，光阻層可在第二鈍化結構350上方經沈積為毯覆式層，且經圖案化以暴露出第二鈍化結構350中待形成接合墊開口365的區域。使第二鈍化結構350的暴露區域經歷蝕刻製程（例如使用（在一些實施例中使用）合適的蝕刻劑）以移除第二鈍化結構350的材料。在一些實施例中，蝕刻製程可在設置於第二鈍化結構350的接合墊層之下的蝕刻終止層上終止。在其他實施例中，蝕刻製程可為基於時間的蝕刻製程。如圖19A中所指出，接合墊開口365可形成為包圍接點開口355的上部部分。
在圖20A及圖20B中，可形成接合墊通孔375及接合墊380。首先，可形成擴散障壁層370。可使用類似於上文關於圖14A及圖14B的插塞擴散障壁層315所論述的製程及材料來形成擴散障壁層370。接著，可藉由用導電填充物填充於接點開口355及接合墊開口365中來形成接合墊通孔375及接合墊380。導電填充物可包含任何合適的材料，諸如選自以下的導電材料：鎢、鋁、銅、鈦、鉭、氮化鈦、氮化鉭、合金因此及/或其多層。在一些實施例中，導電填充物可包含銅或銅合金。可使用任何合適的製程來沈積導電填充物，諸如藉由電鍍或無電式鍍覆技術，或藉由使用電漿增強式化學氣相沈積（PECVD）、低壓化學氣相沈積（LPCVD）、原子層沈積（ALD）或類似者來沈積。在一些實施例中，導電填充物可經沈積為高於第二鈍化結構350的表面。可使導電填充材料經歷諸如化學機械製程（CMP）的平坦化製程，以平坦化所述表面且移除用以形成接合墊380的導電填充材料的過量沈積物。
雖然將接合墊通孔375及接合墊380描述且示出為在相同製程中形成，但在一些實施例中，可首先完全形成接合墊通孔375，接著在單獨的製程中形成接合墊380。在此類實施例中，單獨介電層可形成為第二鈍化結構350的上部層，且接合墊開口365在單獨介電層中形成，接著經填充以在單獨的製程中形成接合墊380。
圖21A及圖21B示出根據一些實施例的第二電容器絕緣層240的水平橫截面的部分。圖21A及圖21B中示出的結構類似於圖20A穿過線B-B的結構。示出第二電容器絕緣層240以及中間虛設金屬板235。圖21A及圖21B各自示出KOZ 310或KOZ 360。圖21A示出KOZ 310或KOZ 360可為矩形。圖21B示出KOZ 310或KOZ 360可為圓形。KOZ 310或KOZ 360的形狀可為任何合適的形狀，諸如具有可具有或可不具有相等長度的三個至十二個邊的多邊形，諸如此類。KOZ 310或KOZ 360確保虛設金屬板225、虛設金屬板235以及虛設金屬板245不干擾導電插塞340或接合墊通孔375。極為接近（亦即鄰近）於KOZ 310或KOZ 360的虛設金屬板225、虛設金屬板235以及虛設金屬板245可具有變化的位置及尺寸，以維持KOZ 310或KOZ 360。因此，在虛設金屬板225、虛設金屬板235或虛設金屬板245的其他規則圖案中，接近於KOZ 310或KOZ 360的虛設金屬板225、虛設金屬板235或虛設金屬板245可能破壞圖案及/或尺寸設計，從而遠離KOZ 310或KOZ 360。
在一些實施例中，各層中的虛設金屬板225、虛設金屬板235以及虛設金屬板245的圖案及尺寸可相同，其中虛設金屬板225、虛設金屬板235以及虛設金屬板245中的每一者堆疊於彼此上。在其他實施例中，虛設金屬板225、虛設金屬板235以及虛設金屬板245的圖案及/或尺寸在各層中可能不同，且可實現各層之間的交疊（諸如圖9A及圖11A中的距離Ov1 及/或距離Ov2 ）。
圖21C及圖21D類似於圖21A及圖21B，但示出虛設金屬板235（或虛設金屬板225或虛設金屬板245）可經圖案化以包含用以容納KOZ 310或KOZ 360的切口。圖21C示出所述切口可使得虛設金屬板225、虛設金屬板235或虛設金屬板245中的單一者在KOZ 310或KOZ 360外部包圍導電插塞340或接合墊通孔375。圖21D示出所述切口可使得虛設金屬板225、虛設金屬板235或虛設金屬板245中的單一者在KOZ 310或KOZ 360外在兩側上或三側上部分包圍導電插塞340或接合墊通孔375。
圖22至圖24示出根據一些實施例的接合墊通孔375、導電插塞340以及導電著陸台345的不同配置。圖22示出其中接合墊通孔375橫穿第二鈍化結構350且落於導電著陸台345上的一實施例。在此類實施例中，接合墊通孔375可省略KOZ 360。圖22亦示出在接合墊通孔375可落於導電著陸台345上的所有實施例中，接合墊通孔375可在與導電著陸台345的上表面中的凹陷部相交的地點處落於導電著陸台345上，其中接合墊通孔375的底部貼合凹陷部。
圖23示出接合墊通孔375可落於導電著陸台345及頂部金屬線134A兩者上的一實施例。落於導電著陸台345上的接合墊通孔375可省略KOZ 360，且可為落於頂部金屬線134A上的接合墊通孔375保留KOZ 360。
圖24示出接合墊通孔375可接觸底部電極223、中間電極233及/或頂部電極243以形成SHDMIM電容器（諸如SHDMIM電容器270）的一實施例。圖24亦示出其中導電插塞340在其穿過虛設金屬板225、虛設金屬板235以及虛設金屬板245的層時利用KOZ 310以確保虛設金屬板225、虛設金屬板235以及虛設金屬板245不干擾導電插塞340的一實施例。
圖25示出其中包含多個元件晶粒405的晶圓400的形成。根據本揭露的一些實施例，元件晶粒405為邏輯晶粒，其可為CPU晶粒、MCU晶粒、IO晶粒、基帶晶粒或AP晶粒。元件晶粒405亦可為記憶體晶粒。晶圓400包含可為矽基底的半導體基底420。
元件晶粒405可包含積體電路元件422、積體電路元件422上方的ILD 424以及電性連接至積體電路元件422的接點插塞428。元件晶粒405亦可包含用於連接至元件晶粒405中的主動元件及被動元件的內連線結構430。內連線結構430包含金屬線434及通孔436。
有時稱為半導體穿孔或穿孔的矽穿孔（Through-Silicon Vias；TSV）416形成為穿透至半導體基底420（且最終藉由自相對側顯露而穿過半導體基底420）中。TSV 416用以將形成於半導體基底420的前側（所示出的頂側）上的元件及金屬線連接至後側。TSV 416可使用類似於用以形成上文所論述的接合墊380及或接合墊通孔375的製程及材料來形成，且不予以重複，包含例如基於時間的蝕刻製程，所述基於時間的蝕刻製程使得TSV 416可具有設置於半導體基底420的頂部表面與底部表面之間的底部，且可由擴散障壁層包圍。
元件晶粒405可包含具有積體SHDMIM元件的第一鈍化結構500及第二鈍化結構650。為簡單起見，不示出積體SHDMIM元件。導電插塞640及導電著陸台645可形成且設置於第一鈍化結構500及第二鈍化結構650中。接合墊680及接合墊通孔675亦形成且設置於第一鈍化結構500及第二鈍化結構650中。
用以形成元件晶粒405的各種特徵的製程及材料可類似於用以形成其在元件晶粒105中的對應特徵的製程及材料，且因此本文中不重複細節。晶圓400經單體化為多個離散元件晶粒405。
在圖26中，元件晶粒405接合至元件晶粒105。圖26示出元件晶粒405與元件晶粒105的接合。在所示出的實施例中，多個元件晶粒105中的每一者仍在晶圓（封裝組件100）內。在一些實施例中，多個KGD元件晶粒105中的每一者可自晶圓（封裝組件100）單體化，且例如附接至載板基底以供進一步處理。接合至元件晶粒105的多個元件晶粒405中的每一者可能已在接合至元件晶粒105之前經測試且判定為KGD。
雖然將一個元件晶粒405示出為接合至元件晶粒105，但應瞭解，如同元件晶粒405的其他元件晶粒可接合至元件晶粒105。其他元件晶粒可與元件晶粒405相同，或可不同於元件晶粒405。此外，元件晶粒405及其他元件晶粒可使用不同技術形成，諸如45奈米技術、28奈米技術、20奈米技術或類似技術。另外，元件晶粒405可為數位電路晶粒，而其他元件晶粒可為類比電路晶粒。元件晶粒105及元件晶粒405（及其他元件晶粒（若存在））以組合方式充當系統。將系統的功能及電路分為諸如元件晶粒105及元件晶粒405的不同晶粒可最佳化這些晶粒的形成，且可導致製造成本的降低。
例如藉由取放製程將元件晶粒405放置於晶圓（封裝組件100）上。元件晶粒405與元件晶粒105的接合可經由混合接合達成。舉例而言，接合墊680經由金屬間直接接合而接合至接合墊380。根據本揭露的一些實施例，金屬間直接接合為銅間直接接合。接合墊680可具有大於、等於或小於相應接合墊380的尺寸的尺寸。此外，第二鈍化結構650的介電材料與第二鈍化結構350的介電材料以介電質間接合而接合在一起，所述介電質間接合可為例如產生有Si-O-Si鍵的熔融接合。使間隙702包圍元件晶粒405。
為達成混合接合，元件晶粒405相對於元件晶粒105定位以對準其相應的接合墊680及接合墊380，且將元件晶粒105與元件晶粒405按壓至一起。接著，執行退火以促使接合墊380及對應上覆接合墊680中的金屬的相互擴散。根據一些實施例，退火溫度可高於約350℃，且可在約350℃與約550℃之間的範圍內。根據一些實施例，退火時間可在約1.5小時與約3.0小時之間的範圍內，且可在約1.0小時與約2.5小時之間的範圍內。經由混合接合，接合墊680經由因金屬相互擴散所導致的直接金屬接合而接合至對應接合墊380。同樣，第二鈍化結構650熔融接合至對應第二鈍化結構350。一個元件晶粒105/405的接合墊380/680與對置元件晶粒405/105的第二鈍化結構650/350接觸的區域不接合。
在無虛設金屬板225、虛設金屬板235以及虛設金屬板245的情況下，第二鈍化結構350及/或第二鈍化結構650的上表面可能不足夠平坦以達成良好接合。換言之，間隙可出現於接合墊380/680之間，從而導致元件故障或可導致過早元件故障的弱接合。類似地，間隙亦可出現於第二鈍化結構350/650之間，從而導致減弱的晶粒間接合，此可能最終歸因於翹曲或其他因素而失效。這些間隙可歸因於較小差異而出現，所述較小差異將在無虛設金屬板225、虛設金屬板235以及虛設金屬板245的情況下存在。由於所使用平坦化製程（諸如CMP製程）可能未有效消除差異，因此這些差異將傳播至上表面。然而，虛設金屬板225、虛設金屬板235以及虛設金屬板245提供垂直填補，此產生更有效的平坦化製程及元件晶粒105（及/或元件晶粒405）的更平坦的上表面。
圖27示出根據一些實施例的間隙填充物764、重佈線層772以及接點結構的形成，所述接點結構包含形成於經接合元件晶粒105及元件晶粒405上方的電連接件792。元件晶粒105及元件晶粒405的視圖已經簡化。
間隙填充物764可包含下伏蝕刻終止層760及介電填充層762。蝕刻終止層760由與元件晶粒405的側壁及元件晶粒105的頂部表面具有良好黏著力的介電材料形成。根據本揭露的一些實施例，蝕刻終止層760由諸如氮化矽的含氮化物材料形成。蝕刻終止層760可為保形層，例如其中水平部分的厚度與垂直部分的厚度實質上彼此相等，舉例來說，以具有小於兩者厚度的約20%或小於約10%的絕對值的差異。沈積可包含諸如原子層沈積（ALD）或化學氣相沈積（CVD）的保形沈積方法。
介電填充層762由與蝕刻終止層760的材料不同的材料形成。根據本揭露的一些實施例，介電填充層762由氧化矽（其可為由TEOS形成的氧化矽）形成，但亦可使用其他介電材料，諸如碳化矽、氮氧化矽、氧碳氮化矽、PSG、BSG、BPSG或類似物。可使用CVD、高密度電漿化學氣相沈積（High-Density Plasma Chemical Vapor Deposition；HDPCVD）、可流動CVD、旋塗式塗佈或類似者來形成介電層162。介電層762完全填充剩餘間隙702（圖26）。介電填充層762可覆蓋元件晶粒405的頂部表面。
在形成介電填充層762之後，可利用諸如CMP製程或機械研磨製程的平坦化製程以移除間隙填充物764的過量部分，以使得暴露出元件晶粒405。另外，暴露出TSV 416（亦見圖25）。
接著，開口可在間隙填充物764中形成，以用於經由間隙填充物764形成視情況選用的穿孔。根據一些實施例，形成且圖案化光阻（未示出），且使用圖案化光阻作為蝕刻罩幕來蝕刻間隙填充物764。開口形成且向下延伸至充當蝕刻終止層的蝕刻終止層760。蝕刻可使用任何合適的製程來執行，諸如經由使用NF3 與NH3 的混合物或HF與NH3 的混合物的乾式蝕刻來執行。接著，對蝕刻終止層760進行蝕刻，以使得開口向下延伸至元件晶粒105的接合墊380。蝕刻可使用任何合適的製程來執行，諸如經由使用CF4 、O2 以及N2 的混合物、NF3 與O2 的混合物、SF6 或SF6 與O2 的混合物的乾式蝕刻來執行。
穿孔770在開口中形成且連接至接合墊380。根據本揭露的一些實施例，穿孔770的形成包含執行電鍍製程，諸如電化學鍍覆製程或無電式鍍覆製程。穿孔770可包含金屬材料，諸如鎢、鋁、銅或類似物。亦可在金屬材料之下形成導電障壁層（諸如鈦、氮化鈦、鉭、氮化鉭或類似物）。執行諸如CMP的平坦化，以移除經鍍覆金屬材料的過量部分，且金屬材料的剩餘部分形成穿孔770。穿孔770可具有實質上筆直且垂直的側壁。另外，穿孔770可具有逐漸變窄的輪廓，其中頂部寬度略微大於相應底部寬度。
在一些實施例中，可使用與穿孔770類似的製程及材料穿過元件晶粒405的部分形成穿孔770。舉例而言，在形成穿孔770的開口之前或之後，元件晶粒405可經蝕刻以形成額外開口（例如由所示出的TSV 416所佔據）。元件晶粒405中的額外開口及穿孔770的開口可同時經填充以形成TSV 416及穿孔770。與圖27中所繪示相對，所得TSV 416可具有比相應下部部分更寬的上部部分。
重佈線（redistribution line；RDL）772及介電層774由重佈線結構形成。根據本揭露的一些實施例，介電層774由諸如氧化矽的氧化物、諸如氮化矽的氮化物或類似物形成。可使用鑲嵌製程形成RDL 772，所述製程包含蝕刻介電層774以形成開口，將導電障壁層沈積至開口中，鍍覆諸如銅或銅合金的金屬材料，以及執行平坦化以移除金屬材料的過量部分。
圖27亦示出鈍化層、金屬墊以及上覆介電層的形成。鈍化層776在介電層774上方形成，且穿孔778在鈍化層776中形成以電性連接至RDL 772。金屬墊780在鈍化層776上方形成，且電性耦接至RDL 772及穿孔778。金屬墊780可為鋁墊或鋁銅墊，且可使用其他金屬材料。
如亦在圖27中所示，鈍化層782在鈍化層776上方形成。鈍化層776及鈍化層782中的每一者可為單層或複合層，且可由無孔材料形成。根據本揭露的一些實施例，鈍化層776及鈍化層782中的一者或兩者為複合層，所述複合層包含氧化矽層（未單獨示出）及在氧化矽層上方的氮化矽層（未單獨示出）。鈍化層776及鈍化層782亦可由諸如未經摻雜的矽酸鹽玻璃（USG）、氮氧化矽及/或類似物的其他無孔介電材料形成。
接著，鈍化層782經圖案化以使得鈍化層782的一些部分覆蓋金屬墊780的邊緣部分，且經由鈍化層782中的開口暴露出金屬墊780的一些部分。接著形成聚合物層784，且接著將其圖案化以暴露出金屬墊780。聚合物層784可由聚醯亞胺、聚苯并噁唑（polybenzoxazole；PBO）或類似物形成。
接著，形成後鈍化互連件（Post-Passivation Interconnect；PPI）786，其可包含形成金屬晶種層及在金屬晶種層上方的圖案化罩幕層（未示出），以及在圖案化罩幕層中鍍覆PPI 786。接著在蝕刻製程中移除圖案化罩幕層以及由圖案化罩幕層交疊的金屬晶種層的部分。接著形成聚合物層788，其可由PBO、聚醯亞胺或類似物形成。
接著，形成凸塊下金屬（Under-Bump Metallurgie；UBM）790，且UBM 790延伸至聚合物層788中以連接至PPI 786。多個UBM 790中的每一者可包含障壁層（未示出）及在障壁層上方的晶種層（未示出）。障壁層可為鈦層、氮化鈦層、鉭層、氮化鉭層，或由鈦合金或鉭合金形成的層。晶種層的材料可包含銅或銅合金。諸如銀、金、鋁、鈀、鎳、鎳合金、鎢合金、鉻、鉻合金以及其組合的其他金屬亦可包含於UBM 790中。用於形成UBM 790及電連接件792的形成製程包含沈積毯覆式UBM層，形成且圖案化罩幕（其可為光阻，未示出），其中經由罩幕中的開口暴露出毯覆式UBM層的部分。可接著藉由蝕刻製程移除暴露部分。接著可移除罩幕以顯露出UBM 790。
在形成UBM 790之後，形成電連接件792。可將封裝放置於鍍覆溶液（未示出）中，且可執行鍍覆步驟以在UBM 790上形成電連接件792。根據本揭露的一些實施例，電連接件792可包含非焊料部分（未示出），所述部分在後續回焊製程中並不熔融。非焊料部分可由銅形成，且因此在下文中稱為銅凸塊，但其可由其他非焊料材料形成。多個電連接件792中的每一者亦可包含選自以下的頂蓋層：鎳層、鎳合金、鈀層、金層、銀層或其多層。頂蓋層在銅凸塊上方形成。電連接件792的頂蓋層可包含焊料，所述焊料可由Sn-Ag合金、Sn-Cu合金、Sn-Ag-Cu合金或類似物形成，且可為無鉛或含鉛的。
圖27亦示出例如使用晶粒鋸710的單體化製程，但可使用另一合適的製程。所得結構為封裝元件700。
實施例有利地併入虛設金屬板以填補積體SHDMIM電容器元件層，以使得元件層具有更一致的垂直佔據面積（亦即厚度）。虛設金屬板提供向上傳播至用於混合接合的接合層的填補。接合層因此比其在無虛設金屬板的情況下更平坦。因此，可減小或消除接合界面中的空隙。實施例亦提供圍繞導電插塞及通孔的禁入區域，所述導電插塞及通孔橫穿積體元件層，但不連接至積體SHDMIM電容器中的任一者。禁入區域確保虛設金屬板電性浮置，且不無意改變積體SHDMIM電容器的元件層特性。
一個實施例為一種方法，所述方法包含將第一絕緣層沈積於半導體基底上方。方法亦包含將由一系列介電層分離的一系列導電層沈積於第一絕緣層上方，所述一系列導電層包含多個元件電極及多個虛設金屬板。方法亦包含將第二絕緣層沈積於一系列導電層及一系列介電層上方。方法亦包含形成穿過一系列導電層的第一組接點插塞，第一組接點插塞中的每一者接觸一系列導電層的第一部分的一個或多個導電層。方法亦包含形成穿過一系列介電層的第二組接點插塞，第二組接點插塞中的每一者避免接觸一系列導電層的第二部分，一系列導電層的第二部分電性浮置。
在一實施例中，多個虛設金屬板的密度在70%與99.5%之間。在一實施例中，形成第二組接點插塞另外可包含：將接點開口蝕刻穿過第二絕緣層以暴露出一系列介電層的第一介電層；使接點開口連續延伸蝕刻穿過一系列介電層；藉由蝕刻使接點開口延伸穿過第一絕緣層以暴露出內連線的接觸部件；以及將導電填充材料沈積於接點開口上方且填充接點開口。在一實施例中，方法可包含：將鈍化結構沈積於第一組接點插塞上方及第二組接點插塞上方；以及形成穿過鈍化結構的第一組接合墊通孔。在一實施例中，第一組接合墊通孔延伸穿過鈍化結構，且電性耦接至多個接點插塞。在一實施例中，形成第一組接合墊通孔可包含：形成穿過鈍化結構的接點開口以暴露出導電著陸台；以及將導電填充材料沈積於接點開口中，所述導電填充材料實體耦接至導電著陸台。在一實施例中，形成第一組接合墊通孔另外可包含：在鈍化結構中形成接點開口以暴露出第二絕緣層；使接點開口延伸穿過第二絕緣層；使接點開口延伸穿過一系列介電層；使接點開口延伸穿過第一絕緣層，所述接點開口暴露出內連線的導電部件；以及將導電填充材料沈積於接點開口上方且填充接點開口，所述導電填充材料電性耦接至內連線的導電部件。
一個實施例為一種包含第一晶粒的封裝體，其中第一晶粒可包含設置於內連線結構上方的積體元件結構。積體元件結構可包含：多個第一電容器電極，所述多個第一電容器電極形成在積體元件結構的第一層級處；多個第二電容器電極，所述多個第二電容器電極形成在積體元件結構的第二層級處；第一電容器絕緣層，插入於多個第一電容器電極與多個第二電容器電極之間；以及多個第一虛設金屬板及多個第二虛設金屬板，多個第一虛設金屬板形成在積體元件結構的第一層級處，多個第二虛設金屬板形成在積體元件結構的第二層級處，其中多個第一虛設金屬板及多個第二虛設金屬板電性浮置於多個第一電容器電極及多個第二電容器電極。封裝體亦包含第二晶粒，第二晶粒的多個連接件接觸第一晶粒的多個連接件。
在一實施例中，多個第一虛設板設置於第一圖案中，多個第二虛設板設置於第二圖案中，且第一圖案不同於第二圖案。在一實施例中，封裝體可包含：第一連接件，電性耦接至多個第一電容器電極的第一金屬板；及第二連接件，穿過多個第一虛設金屬板的第二金屬板且與第二金屬板電性隔離。在一實施例中，禁入區域不含多個第一電容器電極、多個第二電容器電極、多個第一虛設金屬板以及多個第二虛設金屬板中的任一者。在一實施例中，封裝體可包含：鈍化結構，形成在積體元件結構上方；及多個接合墊，設置於鈍化結構的上表面處。在一實施例中，第二連接件將接合墊實體耦接至內連線結構。在一實施例中，封裝體可包含第三連接件，所述第三連接件將接合墊實體耦接至第二連接件的著陸台，第二連接件的著陸台設置於積體元件結構上方。在一實施例中，第二金屬板設置為鄰近於第二連接件的至少2個側。
另一實施例為一種元件，所述元件包含嵌入元件。元件亦包含設置於嵌入元件上方的內連線結構。元件亦包含設置於內連線結構上方的第一鈍化結構。第一鈍化結構可包含積體元件層；積體元件層可包含第一電容器及第一虛設金屬板。元件亦包含設置於第一鈍化結構上方的第二鈍化結構，所述第二鈍化結構具有設置於其上表面處的多個接合墊。元件亦包含耦接至內連線結構且耦接至第一電容器的第一連接件。元件亦包含及耦接至內連線結構的第二連接件，所述第二連接件穿過積體元件層，且遠離第一電容器及第一虛設金屬板。
在一實施例中，第一虛設金屬板電性浮置於第一電容器。在一實施例中，第二連接件實體耦接至多個接合墊的第一接合墊且實體耦接至內連線結構。在一實施例中，元件可包含第三連接件，所述第三連接件實體耦接至多個接合墊的第一接合墊及第二連接件。在一實施例中，第二連接件在三個側上由第一虛設金屬板包圍。
前文概述若干實施例的特徵以使得所屬領域中具通常知識者可更佳地理解本揭露的態樣。所屬領域中具通常知識者應瞭解，其可易於使用本揭露作為設計或修改用於實現本文中所引入實施例的相同目的及/或達成相同優點的其他方法及結構的基礎。所屬領域中具通常知識者亦應認識到，此類等效構造並不脫離本揭露的精神及範疇，且其可在不脫離本揭露的精神及範疇的情況下在本文中作出各種改變、替代以及更改。
100:封裝組件 102:主動元件 105、405:元件晶粒 106:切割線 120:半導體基底 122:積體電路元件 124、424:層間介電質 128、428:接點插塞 130、430:內連線結構 132、162、774:介電層 132A:頂部介電層 133、370:擴散障壁層 134、434:金屬線 134A:頂部金屬線 136、436:通孔 138、760:蝕刻終止層 200、776、782:鈍化層 219:絕緣層 221:底部電極層 223:底部電極 225、235、245:虛設金屬板 230、301:第一電容器絕緣層 230A:部分 233:中間電極 240:第二電容器絕緣層 243:頂部電極 248:超高密度金屬-絕緣體-金屬電容器層 250、270:超高密度金屬-絕緣體-金屬電容器 260:頂蓋絕緣層 305:通孔開口 310、360:禁入區域 315:插塞擴散障壁層 330:光阻 335:開口 340、640:導電插塞 345、645:導電著陸台 350:第二鈍化結構 355:接點開口 365:接合墊開口 375、675:接合墊通孔 380、680:接合墊 400:晶圓 416:矽穿孔 420:半導體基底 422:積體電路元件 500:第一鈍化結構 650:第二鈍化結構 700:封裝元件 702:間隙 710:晶粒鋸 762:介電填充層 764:間隙填充物 770、778:穿孔 772:重佈線層 792:電連接件 780:金屬墊 784、788:聚合物層 786:後鈍化互連件 790:凸塊下金屬 B-B:線 d1 、d2 :距離 L1、L2:長度 Ov1 、Ov2 :距離 S1、S2、S3:間距 W1、W2:寬度
結合附圖閱讀以下詳細描述會最佳地理解本揭露的各態樣。應注意，根據行業中的標準慣例，各種特徵未按比例繪製。實際上，出於論述清楚起見，可任意增大或減小各種特徵的尺寸。 圖1示出根據一些實施例的耦接在一起的兩個封裝組件的透視圖。 圖2示出根據一些實施例的晶圓的俯視圖。 圖3A及圖3B至圖20A及圖20B示出根據一些實施例的形成封裝元件的中間視圖。 圖21A、圖21B、圖21C以及圖21D示出根據一些實施例的虛設金屬板層的視圖。 圖22至圖24示出根據一些實施例的封裝元件的各種配置。 圖25至圖27示出第二封裝組件及第二封裝組件與第一封裝組件的接合。
100:封裝組件
102:主動元件
105:元件晶粒
120:半導體基底
122:積體電路元件
124:層間介電質
128:接點插塞
130:內連線結構
132:介電層
132A:頂部介電層
133、370:擴散障壁層
134:金屬線
134A:頂部金屬線
200:鈍化層
219:絕緣層
233:中間電極
235、245:虛設金屬板
230:第一電容器絕緣層
240:第二電容器絕緣層
243:頂部電極
250:超高密度金屬-絕緣體-金屬電容器
260:頂蓋絕緣層
315:插塞擴散障壁層
345:導電著陸台
350:第二鈍化結構
375:接合墊通孔
380:接合墊
B-B:線
d2 :距離

Claims (20)

  1. 一種方法，包括： 將第一絕緣層沈積於半導體基底上方； 將由一系列介電層分離的一系列導電層沈積於所述第一絕緣層上方，所述一系列導電層包含多個元件電極及多個虛設金屬板； 將第二絕緣層沈積於所述一系列導電層及所述一系列介電層上方； 形成穿過所述一系列導電層的第一組接點插塞，所述第一組接點插塞中的每一者接觸所述一系列導電層的第一部分的一個或多個導電層；以及 形成穿過所述一系列介電層的第二組接點插塞，所述第二組接點插塞中的每一者避免接觸所述一系列導電層的第二部分，所述一系列導電層的所述第二部分電性浮置。
  2. 如請求項1之方法，其中所述多個虛設金屬板的密度在70%與99.5%之間。
  3. 如請求項1之方法，其中形成所述第二組接點插塞更包括： 將接點開口蝕刻穿過所述第二絕緣層以暴露出所述一系列介電層的第一介電層； 使所述接點開口連續地延伸蝕刻穿過所述一系列介電層； 藉由蝕刻使所述接點開口延伸穿過所述第一絕緣層以暴露出內連線的接觸部件；以及 將導電填充材料沈積於所述接點開口上方且填充所述接點開口。
  4. 如請求項1之方法，更包括： 將鈍化結構沈積於所述第一組接點插塞上方及所述第二組接點插塞上方；以及 形成穿過所述鈍化結構的第一組接合墊通孔。
  5. 如請求項4之方法，其中所述第一組接合墊通孔延伸穿過所述鈍化結構，且電性耦接至所述多個接點插塞。
  6. 如請求項5之方法，更包括： 形成沿所述第二絕緣層的上表面水平延伸的導電著陸台，所述導電著陸台耦接至所述第一組接點插塞中的一者或多者或所述第二組接點插塞中的一者或多者，其中形成所述第一組接合墊通孔包括： 形成穿過所述鈍化結構的接點開口以暴露出所述導電著陸台；以及 將導電填充材料沈積於所述接點開口中，所述導電填充材料實體耦接至所述導電著陸台。
  7. 如請求項4之方法，其中形成所述第一組接合墊通孔更包括： 在所述鈍化結構中形成接點開口以暴露出所述第二絕緣層； 使所述接點開口延伸穿過所述第二絕緣層； 使所述接點開口延伸穿過所述一系列介電層； 使所述接點開口延伸穿過所述第一絕緣層，所述接點開口暴露出內連線的導電部件；以及 將導電填充材料沈積於所述接點開口上方且填充所述接點開口，所述導電填充材料電性耦接至所述內連線的所述導電部件。
  8. 一種封裝體，包括： 第一晶粒，所述第一晶粒包括設置於內連線結構上方的積體元件結構，所述積體元件結構包括： 多個第一電容器電極，所述多個第一電容器電極形成於所述積體元件結構的第一層級處； 多個第二電容器電極，所述多個第二電容器電極形成於所述積體元件結構的第二層級處； 第一電容器絕緣層，插入於所述多個第一電容器電極與所述多個第二電容器電極之間；以及 多個第一虛設金屬板及多個第二虛設金屬板，所述多個第一虛設金屬板形成於所述積體元件結構的所述第一層級處，所述多個第二虛設金屬板形成於所述積體元件結構的所述第二層級處，其中所述多個第一虛設金屬板及所述多個第二虛設金屬板電性浮置於所述多個第一電容器電極及所述多個第二電容器電極；以及 第二晶粒，所述第二晶粒的多個連接件接觸所述第一晶粒的多個連接件。
  9. 如請求項8之封裝體，其中所述多個第一虛設金屬板設置於第一圖案中，其中所述多個第二虛設金屬板設置於第二圖案中，且所述第一圖案不同於所述第二圖案。
  10. 如請求項8之封裝體，更包括： 第一連接件，電性耦接至所述多個第一電容器電極的第一金屬板；及 第二連接件，穿過所述多個第一虛設金屬板的第二金屬板且與所述第二金屬板電性隔離。
  11. 如請求項10之封裝體，更包括設置於所述第二連接件周圍的禁入區域，其中所述禁入區域不含以下中的任一者：所述多個第一電容器電極、所述多個第二電容器電極、所述多個第一虛設金屬板以及所述多個第二虛設金屬板。
  12. 如請求項10之封裝體，更包括： 鈍化結構，形成於所述積體元件結構上方；及 多個接合墊，設置於所述鈍化結構的上表面處。
  13. 如請求項12之封裝體，其中所述第二連接件將所述多個接合墊的一者實體耦接至所述內連線結構。
  14. 如請求項12之封裝體，更包括第三連接件，所述第三連接件將接合墊實體耦接至所述第二連接件的著陸台，所述第二連接件的所述著陸台設置於所述積體元件結構上方。
  15. 如請求項10之封裝體，其中所述第二金屬板設置為鄰近於所述第二連接件的至少2個側。
  16. 一種元件，包括： 嵌入元件； 內連線結構，設置於所述嵌入元件上方； 第一鈍化結構，設置於所述內連線結構上方，所述第一鈍化結構包括積體元件層，所述積體元件層包括第一電容器及第一虛設金屬板； 第二鈍化結構，設置於所述第一鈍化結構上方，所述第二鈍化結構具有設置於其上表面處的多個接合墊； 第一連接件，耦接至所述內連線結構，且耦接至所述第一電容器；以及 第二連接件，耦接至所述內連線結構，所述第二連接件穿過所述積體元件層，且遠離所述第一電容器及所述第一虛設金屬板。
  17. 如請求項16之元件，其中所述第一虛設金屬板電性浮置於所述第一電容器。
  18. 如請求項16之元件，其中所述第二連接件實體耦接至所述多個接合墊的第一接合墊，且實體耦接至所述內連線結構。
  19. 如請求項16之元件，更包括第三連接件，所述第三連接件實體耦接至所述多個接合墊的第一接合墊及所述第二連接件。
  20. 如請求項16之元件，其中所述第二連接件在三個側上由所述第一虛設金屬板包圍。
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