CN113471141A - 封装件、半导体器件及其形成方法 - Google Patents

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Abstract

本文公开了形成超高密度金属‑绝缘体‑金属(SHDMIM)电容器和半导体器件的方法。该方法包括：在半导体衬底上方沉积第一绝缘层，并在第一绝缘层上方沉积被一系列介电层隔开的一系列导电层，一系列导电层包括器件电极和伪金属板。穿过一系列导电层的第一组接触塞接触一系列导电层的第一部分中的一个或多个导电层。穿过一系列介电层的第二组接触塞避免接触一系列导电层的第二部分，一系列导电层的第二部分电浮置。本申请的实施例提供了封装件、半导体器件及其形成方法。

Description

封装件、半导体器件及其形成方法
技术领域
本申请的实施例涉及封装件、半导体器件及其形成方法。
背景技术
金属-绝缘体-金属(MIM)电容器已广泛用于功能电路，例如混合信号电路、模拟电路、射频(RF)电路、动态随机存取存储器(DRAM)、嵌入式DRAM和逻辑运算电路。在片上系统应用中，必须将用于不同功能电路的不同电容器集成在同一芯片上，以服务于不同目的。例如，在混合信号电路中，电容器用作去耦电容器和高频噪声滤波器。对于DRAM和嵌入式DRAM电路，电容器用于存储器存储，而对于RF电路，电容器用于振荡器和相移网络中以用于耦合和/或旁路目的。对于微处理器，电容器用于去耦。将这些电容器组合在同一芯片上的传统方法是在不同的金属层中制造这些电容器。
去耦电容器用于将电气网络的某些部分从其他部分去耦。由某些电路元件引起的噪声通过去耦电容器分流，从而减小了产生噪声的电路元件对相邻电路的影响。另外，在电源中也使用去耦电容器，使得电源可以适应电流消耗的变化，从而使电源电压的变化最小。当器件中的电流消耗发生变化时，电源本身无法立即响应该变化。因此，去耦电容器可以用作蓄电装置，以响应于电流消耗而维持电源电压。
集成电路的封装件变得越来越复杂，在同一封装件中封装了更多的器件管芯以实现更多的功能。例如，已经开发了集成芯片上系统(SoIC)，以在同一封装件中包括多个器件管芯，例如处理器和存储器立方体。SoIC可以包括使用不同技术形成的器件管芯，并且具有接合到同一器件管芯的不同功能，从而形成系统。这可以节省制造成本并优化器件性能。
发明内容
在一些实施例中，一种方法，包括：在半导体衬底上方沉积第一绝缘层；在所述第一绝缘层上方沉积被一系列介电层隔开的一系列导电层，所述系列导电层包括器件电极和伪金属板；在所述系列导电层和介电层上方沉积第二绝缘层；通过所述系列导电层形成第一组接触塞，所述第一组接触塞中的每个接触所述系列导电层的第一部分中的一个或多个导电层；通过所述系列介电层形成第二组接触塞，所述第二组接触塞中的每个避免接触所述系列导电层的第二部分，所述系列导电层的所述第二部分电浮置。
在一些实施例中，一种封装件，包括：第一管芯，所述第一管芯包括设置在互连结构上方的集成器件结构，所述集成器件结构包括：第一电容器电极，所述第一电容器电极形成在所述集成器件结构的第一层；第二电容器电极，所述第二电容器电极形成在所述集成器件结构的第二层；第一电容器绝缘体层，插入所述第一电容器电极与所述第二电容器电极之间；以及第一伪金属板和第二伪金属板，所述第一伪金属板形成在所述集成器件结构的所述第一层，所述第二伪金属板形成在所述集成器件结构的所述第二层，其中，所述第一伪金属板和第二伪金属板从所述第一电容器电极和第二电容器电极电浮置；以及第二管芯，所述第二管芯的连接器接触所述第一管芯的连接器。
在一些实施例中，一种器件，包括：嵌入式器件；互连结构，设置在所述嵌入式器件上方；第一钝化结构，设置在所述互连结构上方，所述第一钝化结构包括集成器件层，所述集成器件层包括第一电容器和第一伪金属板；第二钝化结构，设置在所述第一钝化结构上方，所述第二钝化结构具有设置在其上表面的接合焊盘；第一连接器，耦合到所述互连结构并耦合到所述第一电容器；以及第二连接器，耦接到所述互连结构，所述第二连接器穿过所述集成器件层并远离所述第一电容器和所述第一伪金属板。
本申请的实施例提供了集成高密度MIM电容器的结构和方法。
附图说明
当与附图一起阅读时，根据以下详细描述可以最好地理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出根据一些实施例的耦合在一起的两个封装元件的透视图。
图2示出了根据一些实施例的晶圆的俯视图。
图3A和图3B至图20A和图20B示出了根据一些实施例的形成封装器件的中间视图。
图21A、图21B、图21C和图21D示出了根据一些实施例的伪金属板层的视图。
图22至图24示出了根据一些实施例的封装器件的各种配置。
图25至图27示出了第二封装元件以及第二封装元件与第一封装元件的接合。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的多个不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在进行限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考数字和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所论述的各个实施例和/或配置之间的关系。
而且，为了便于描述，再次可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间关系术语来描述如图所示的一个元件或部件与另一个(另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
根据一些实施例，提供了一种包括电容器的半导体管芯/晶圆及其形成方法。示出了形成电容器的中间阶段。讨论了各实施例的各变化形式。贯穿各个附图和说明性实施例，类似的参考标号用于指示类似的元件。
本文公开了形成超高密度金属-绝缘体-金属(MIM)(MIM-SHD或SHDMIM)电容器和半导体器件的方法。当在器件管芯的一些区域中形成SHDMIM而不在器件管芯的另一些区域中形成SHDMIM时，当形成覆盖层时，该覆盖层可能不具有水平的上表面。因此，可以形成随后形成的具有不水平的上表面的通孔和平台。这种不均匀可能进一步传播到介电接合层中，并且由于非平面接合表面而导致接合失败。实施例有利地包括伪金属板，以根据需要填补SHDMIM层以防止覆盖层不均匀。形成伪金属板的工艺包括：沉积用于SHDMIM器件的一系列金属层和交替的介电层，而在每个金属层之后，将第一金属层图案化为SHDMIM器件的金属化层和伪金属板的金属化层。可以将伪金属板图案化以包括用于随后形成的着陆焊盘通孔和/或接合焊盘通孔的避开区(KOZ)。通过SHDMIM器件形成的其他着陆焊盘通孔和/或接合焊盘通孔将SHDMIM器件的金属层耦合到半导体衬底的一个或多个有源器件。
图1示出了根据一些实施例的SoIC封装器件在中间步骤的透视图。器件管芯105可以是逻辑管芯，诸如中央处理器(CPU)管芯、微控制单元(MCU)管芯、输入输出(IO)管芯、基带(BB)管芯、应用处理器(AP)管芯等。器件管芯105还可以是存储器管芯，诸如动态随机存取存储器(DRAM)管芯或静态随机存取存储器(SRAM)管芯等。器件管芯105可以是晶圆的一部分(见图2)。器件管芯405电接合到器件管芯105。器件管芯405可以是逻辑管芯，该逻辑管芯可以是CPU管芯、MCU管芯、IO管芯、基带管芯或AP管芯。器件管芯405还可以是存储器管芯。器件管芯405中的多个可以接合到器件管芯105，每个器件管芯405具有不同的功能。
图2示出了其中限定有多个器件管芯105的封装元件100(其可以是晶圆，如所示出)。器件管芯105可以全部具有相同的设计和功能，或者可以具有不同的设计和功能。虚线表示切割线106，其中器件管芯105将在随后的切单工艺中彼此分离。
图3A和图3B至图20A和图20B示出了根据本发明的一些实施例的形成中诸如SoIC封装件的封装器件的中间阶段的截面图。图3A示出了封装元件100的形成的截面图。图3B示出了封装元件100的形成的俯视图(或平面视图)。图3A的视图是沿图3B的线B-B的截面图。根据本发明的一些实施例，封装元件100是包括集成电路器件122的器件晶圆的一部分，该集成电路器件122例如是诸如晶体管和/或二极管的有源器件102，以及可能是诸如电容器、电感器、电阻器等的无源器件。有源器件102由单一晶体管表示。然而，如本领域技术人员将认识到的，可以使用各种各样的有源器件来产生半导体器件设计的期望的结构和功能要求。可以使用任何合适的方法在半导体衬底120的表面内或者上形成有源器件102。封装元件100中可以包括多个器件管芯105，其中示出了器件管芯105的一部分。应当理解的是，这些视图仅仅是说明性的而不是限制性的。可能未按比例显示所示部件，以便根据需要增强细节或简化细节。
根据本发明的其他实施例，封装元件100包括无源器件(没有有源器件)。在一些实施例中，并且如在下面的讨论中所引用的，封装元件100可以是器件晶圆。本发明的实施例也可以应用于其他类型的封装元件，诸如中介层晶圆。
根据本发明的一些实施例，晶圆100包括半导体衬底120以及形成在半导体衬底120的顶面的部件。半导体衬底120可以由以下各者形成：晶体硅、晶体锗、晶体硅锗和/或III-V族化合物半导体，诸如GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP等。半导体衬底120还可以是体硅衬底或绝缘体上硅(SOI)衬底。可以在半导体衬底120中形成浅槽隔离(STI)区(未示出)，以隔离半导体衬底120中的有源区域。尽管未示出，但可以形成延伸至半导体衬底120中的通孔，并且该通孔用于与位于晶圆100相对侧上的部件互相电耦合。
根据本发明的一些实施例，晶圆100包括在半导体衬底120的顶面上形成的集成电路器件122。实例集成电路器件122可以包括互补金属氧化物半导体(CMOS)晶体管、电阻器、电容器和/或二极管等。本文未示出集成电路器件122的细节。根据其他实施例，晶圆100用于形成中介层，其中半导体衬底120可以是半导体衬底或介电衬底。
层间介电(ILD)124形成在半导体衬底120上方，并且填充集成电路器件122中存在于晶体管(未示出)的栅极堆叠件之间的空间。根据一些实施例，ILD 124由磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺硼磷硅酸盐玻璃(BPSG)、掺氟硅酸盐玻璃(FSG)、正硅酸四乙酯(TEOS)形成的氧化硅等来形成。可以使用旋涂、可流动化学气相沉积(FCVD)、化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、低压化学气相沉积(LPCVD)等来形成ILD124。
接触塞128形成于ILD 124中，并且用于将集成电路器件122电连接至上覆金属线134和通孔136。根据本发明的一些实施例，接触塞128由选自钨、铝、铜、钛、钽、氮化钛、氮化钽、其合金和/或其多层的导电材料形成。接触塞128的形成可以包括：在ILD 124中形成接触开口，将导电材料填充至该接触开口中，并且执行平坦化(诸如化学机械抛光(CMP)工艺)以使接触塞128的顶面与ILD 124的顶面齐平。
在ILD 124和接触塞128的上方存在互连结构130。互连结构130包括介电层132以及形成在该介电层132中的金属线134和通孔136。介电层132在下文中可选地称为金属间介电(IMD)层132。根据本发明的一些实施例，介电层132中的至少下部介电层由介电常数(k值)低于约3.0或约2.5的低k介电材料形成。介电层132可以由黑金刚石(Black Diamond)(Applied Materials的注册商标)、含碳低k介电材料、氢硅倍半氧烷(HSQ)、甲基硅倍半氧烷(MSQ)等形成。根据本发明的可选实施例，介电层132中的一些或全部由非低k介电材料形成，例如氧化硅、碳化硅(SiC)、碳氮化硅(SiCN)、氧碳氮化硅(SiOCN)等。根据本发明的一些实施例，介电层132的形成包括：沉积含成孔剂的介电材料，并且随后执行固化工艺以排净成孔剂，且因此剩余介电层132变成多孔的。可以由碳化硅、氮化硅等形成的蚀刻停止层(未示出)形成在IMD层132之间，并且为了简单起见未示出。
金属线134和通孔136形成在介电层132中。下文中将处在同一水平上的金属线134统称为金属层。根据本发明的一些实施例，互连结构130包括通过通孔136互连的多个金属层。金属线134和通孔136可以由铜或铜合金形成，也可以由其他金属形成。形成工艺可以包括工艺单镶嵌和双镶嵌工艺。在单镶嵌工艺中，首先在介电层132中的一层中形成沟槽，接着使用导电材料填充该沟槽。随后执行诸如CMP工艺的平坦化工艺，以除去高于介电层的顶面的导电材料的多余部分，从而在沟槽中留下金属线。在双镶嵌工艺中，在IMD层中同时形成沟槽和通孔开口，其中通孔开口位于沟槽下方且与之相连。随后将导电材料填充至沟槽和通孔开口中，以分别形成金属线和通孔。
导电材料可以包括扩散势垒层(例如扩散势垒层133)以及位于该扩散势垒层上方的含铜金属材料。扩散势垒层133例如在用于在介电层132内形成金属线134的镶嵌工艺或双镶嵌工艺期间形成在介电层132中。例如，在镶嵌工艺期间，在介电层132中形成沟槽达到待形成于其中的导电部件的期望深度和形状。如此，介电层132的表面通过在介电层132内形成的沟槽的轮廓而变成波形。一旦形成开口，就将扩散势垒材料沉积在介电层132的波形表面上方并与其相符。在一些实施例中，扩散势垒层133的材料可以包括钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)等，并且可以形成厚度在约
Figure BDA0002946565760000071
与约
Figure BDA0002946565760000072
之间的扩散势垒层133。然而，可以将任何合适的材料和任何合适的厚度用于扩散势垒层133。
一旦已经沉积了扩散势垒层133，就在扩散势垒层133上方沉积导电填充材料(例如，铜(Cu))，并且在一些实施例中，可以沉积导电填充材料使得沟槽的剩余部分过分填充到介电层132的平坦表面上方的水平。一旦沉积，就可以执行平坦化工艺(例如，化学机械抛光(CMP))以除去扩散势垒层133的多余部分和在介电层132的平坦表面上方延伸的导电填充材料的多余部分。如此，包括扩散势垒层133的金属线134形成在互连结构130的介电层132内，如图3所示。扩散势垒层133具有防止金属线134的导电材料(例如，铜(Cu))扩散到介电层132中的功能。在一些实施例中，可以形成厚度在约
Figure BDA0002946565760000073
与约
Figure BDA0002946565760000074
之间的金属线134。然而，可以将任何合适的材料和任何合适的厚度用于金属线134。
金属线134包括可以被称为顶部金属线的金属线134A。顶部金属线134A也被统称为顶部金属层。各个顶部介电层132A可以由非低k介电材料形成，诸如非掺杂硅酸盐玻璃(USG)、氧化硅、氮化硅等。顶部介电层132A还可以由低k介电材料形成，该低k介电材料可以选自下覆IMD层132的类似材料。
在图4A和图4B中，根据一些实施例，可以在互连结构130上方形成可选的蚀刻停止层138。在此类实施例中，蚀刻停止层138可以在互连结构130的顶层上方形成为介电材料的覆盖层，从而将金属线134与任何随后形成的层隔离。可以使用等离子体增强化学气相沉积(PECVD)、低压化学气相沉积(LPCVD)、原子层沉积(ALD)等来沉积蚀刻停止层138。然而，可以使用任何合适的材料和工艺来形成蚀刻停止层138。根据一些实施例，蚀刻停止层138包括厚度在约
Figure BDA0002946565760000081
与约
Figure BDA0002946565760000082
之间的氮化硅(SiN)层。然而，可以将任何合适的材料和任何合适的厚度用于蚀刻停止层138。为了简单起见，从随后附图的视图中省略了蚀刻停止层138。
图5A和图5B至图12A和图12B示出了形成其中形成有SHDMIM器件的钝化结构(例如，图12A的钝化结构200)的中间步骤。在图5A和图5B中，可以在互连结构130(或图4A的可选蚀刻停止层138)上方形成绝缘层219。在一些实施例中，绝缘层219可以形成为等离子体增强的氧化物未掺杂的硅玻璃(PEOX-USG)，其厚度在约
Figure BDA0002946565760000083
与约
Figure BDA0002946565760000084
之间。在一些实施例中，绝缘层219是正硅酸四乙酯(TEOS)形成的氧化硅层。可以使用等离子体增强化学气相沉积(PECVD)、低压化学气相沉积(LPCVD)、原子层沉积(ALD)等形成绝缘层219作为覆盖层。然而，可以利用任何合适的材料、任何合适的厚度以及任何合适的工艺来形成绝缘层219。
在图6A和图6B中，在绝缘层219上方形成底部电极层221作为覆盖金属层。根据一些实施例，通过包括化学气相沉积(CVD)和原子层沉积(ALD)之一的技术来沉积底部电极层221。然而，可以使用任何合适的技术来形成底部电极层221。根据一些实施例，底部电极层221由诸如氮化钛(TiN)的金属氮化物形成，并且形成为在约
Figure BDA0002946565760000085
与约
Figure BDA0002946565760000086
之间的厚度。然而，可以使用任何合适的材料和任何合适的厚度来形成底部电极层221。
参考图7A和图7B，在一些实施例中，可以在形成底部电极层221之后进行蚀刻工艺以除去底部电极层221的非期望部分，从而形成底部电极223和伪金属板225(也可以被称为底部伪金属板225)。例如，可以在底部电极层221上方沉积光刻胶层作为覆盖层。一旦沉积，就可以将光刻胶层图案化以暴露出底部电极层221的一部分以待除去。通过合适的蚀刻工艺(例如，在一些实施例中，使用包括氢氟酸(HF)的第二工艺气体的湿法或干法蚀刻)除去底部电极层221的暴露部分。然而，可以使用任何合适的蚀刻工艺并且可以使用任何合适的蚀刻剂来除去底部电极层221的非期望部分。取决于用于除去底部电极层221的暴露部分的蚀刻工艺，可以在蚀刻期间消耗全部、消耗一些或不消耗光刻胶层。可以例如通过灰化工艺从底部电极层221的剩余部分除去光刻胶层的任何剩余材料。然而，可以使用任何合适的工艺来除去光刻胶层的剩余材料。
在一些实施例中，底部电极223可以被蚀刻成各自具有在约10μm与约250μm之间的总长度L1和在约10μm与约250μm之间的总宽度W1。基于每个MIM器件的功能设计，每个底部电极223将具有长度L1和宽度W1。如此，可以将任何合适的长度和宽度用于每个底部电极223。
伪金属板225可以被蚀刻成各自具有在约10μm与约250μm之间的总长度L2和在约10μm与约250μm之间的总宽度W2。因为伪金属板225不起作用，所以该伪金属板225的尺寸可以各自设定为大约相同的尺寸，不同的是可以蚀刻或定位一些伪金属板225，以通过避免设置在每个着陆焊盘通孔和/或接合焊盘通孔周围的避开区(例如，图13A和图13B的KOZ 310或图21A至图21D的KOZ 360)来避免随后形成的接合焊盘通孔(例如，图20A和图20B的接合焊盘通孔380)和/或着陆焊盘通孔(例如图16A和图16B的着陆焊盘通孔345)。
每个底部电极223之间的间隔S1可以在约0.5μm与约2μm之间。类似地，每个伪金属板225之间的间隔S2可以在约0.5μm与约2μm之间。底部电极223与最近的伪金属板225之间的间隔S3可以在约0.5μm与约2μm之间。在每种情况下，间距S1、S2和/或S3均应不大于约2μm。伪金属板225的目的是为了填补底部电极层，以使得电极之间的空隙引起的不均匀不会传播到接合界面(下文所讨论)。如果间隔S1、S2和/或S3过大，则可能会形成这样的空隙。
底部电极223之间的间隔S1可以基于底部电极的功能要求而变化。因为伪金属板225不起作用，所以伪金属板225之间的间隔S2可以是规则的，不同的是避免了上述避开区。在其中形成有伪金属板225的区域中的伪金属板225的密度可以在70％至约99.5％之间，其中其余部分由伪金属板225之间的间隔构成。密度必须足够大以提供足够的垂直填补。下文所讨论的伪金属板235和伪金属板245的间隔S2和密度可以类似于伪金属板225的间隔S2和密度。
参考图8A和图8B，第一电容器绝缘体层230沉积在底部电极223和伪金属板225上方。可以通过诸如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)及其组合等一个或多个沉积工艺来沉积第一电容器绝缘体层230作为高K介电层。在底部电极223和伪金属板225上方形成第一电容器绝缘层230作为覆盖绝缘层(例如，介电膜层)，使得覆盖绝缘层与底部电极223、伪金属板225和绝缘层219的平坦表面相符。如此，第一电容器绝缘层230形成为包括设置在绝缘层219、底部电极223和伪金属板225的平坦表面上方的平面区域，并且形成为包括垂直区域或角区域，其中第一电容器绝缘层230从绝缘层219过渡到底部电极223或伪金属板225，并且从底部电极223或伪金属板225过渡到绝缘层219。
在一些实施例中，第一电容器绝缘体层230形成为堆叠的介电层的复合层。例如，第一电容器绝缘体层230可以形成为ZrO2/Al2O3/ZrO2(ZAZ)的层状堆叠件，其包括第一氧化锆(ZrO2)层、在第一ZrO2层上方的氧化铝(Al2O3)层以及在Al2O3层上方的第二ZrO2层。ZAZ的优点是等效氧化物厚度低，因此所得电容器的电容值高。根据本发明的其他实施例，第一电容器绝缘体层230形成为诸如氧化锆(ZrO2)的同质介电材料的单层。可以形成厚度在约
Figure BDA0002946565760000101
与约
Figure BDA0002946565760000102
之间的第一电容器绝缘体层230。
在底部电极223靠近另一个底部电极223或伪金属板225的一些实施例中，例如，如果底部电极223距相邻的底部电极223或伪金属板225小于约0.5μm，则第一电容器绝缘层230可以具有带有上表面和下表面的部分，该部分的上表面高于底部电极223的上表面，并且该部分的下表面与底部电极223的下表面齐平，诸如在部分230A处所示。换句话说，在靠近在一起的两个底部电极223、靠近在一起的两个伪金属板225或靠近在一起的每个部件中的一个之间(诸如在部分230A处)的第一电容器绝缘层230的厚度可以大于在底部电极223上方或在伪金属板225上方的第一电容器绝缘层230的部分的厚度。对于每个电极层和对应的电容器绝缘层，可能发生类似的情况。
图9A和图9B示出了在第一电容器绝缘体层230上方形成中间电极层以及将中间电极层图案化成中间电极233和伪金属板235(也可以被称为中间伪金属板235)。可以使用如上面关于底部电极层221所述的材料和工艺在第一电容器绝缘体层230上方沉积中间电极层作为覆盖金属层。然而，特别地，形成与第一电容器绝缘体层230基本上相符的中间电极层。中间电极层可以由与底部电极层221相同的材料或不同的材料制成。在一些实施例中，可以形成厚度在约
Figure BDA0002946565760000111
与约
Figure BDA0002946565760000112
之间的中间电极层。然而，可以将任何合适的材料和任何合适的厚度用于中间电极层。
一旦沉积，就可以蚀刻中间电极层的覆盖金属层以除去第一电容器绝缘体层301上方的覆盖金属层的一个或多个部分，从而形成中间电极233和中间伪金属板235。可以使用诸如上面关于蚀刻底部电极层221所描述的那些工艺和材料来完成蚀刻。可以使用与用于蚀刻底部电极层221相同的蚀刻技术或者可以使用不同的蚀刻技术来蚀刻中间电极层。
中间电极233和中间伪金属板235的长度、宽度和间隔可以在与上面关于底部电极223和底部伪金属板225所描述的相同的范围内。然而，可以将任何合适的尺寸用于中间电极233和中间伪金属板235。
中间电极233可以与底部电极223的边缘重叠约0.2μm与约1.0μm之间的距离Ov1。此外，根据一些实施例，第一中间电极233的第一端覆盖底部电极223中的第一个并且第一中间电极233的第二端覆盖底部电极223中的第二个。中间伪金属板235可以与一个或多个底部电极233重叠。
参考图10A和图10B，第二电容器绝缘体层240沉积在中间电极233、中间伪金属板235和第一电容器绝缘层230上方。可使用如上面关于第一电容器绝缘体层230所讨论的一种或多种沉积工艺来沉积第二电容器绝缘体层240作为高K介电层。如此，第二电容器绝缘层240形成为包括设置在第一电容器绝缘层230、中间电极233和中间伪金属板235的平坦表面上方的平坦区域，并且形成为包括垂直区域或成角度区域，其中第二电容器绝缘体层240从第一电容器绝缘体层230过渡到中间电极233或中间伪金属板235，并且从中间电极233或中间伪金属板235过渡到第一电容器绝缘体层230。
可以使用与用于沉积第一电容器绝缘体层230相同的材料和相同的工艺来沉积第二电容器绝缘体层240。然而，用于沉积第二电容器绝缘层240的材料和工艺可以与用于沉积第一电容器绝缘层230的材料和工艺不同。
在一些实施例中，第二电容器绝缘体层240形成为堆叠的介电层(例如，ZAZ)的复合层。根据本发明的其他实施例，第二电容器绝缘体层240形成为同质介电材料(例如，ZrO2)的单层。可以形成厚度在约
Figure BDA0002946565760000121
与约
Figure BDA0002946565760000122
之间的第二电容器绝缘体层240。
图11A和图11B示出了在第二电容器绝缘体层240上方形成顶部电极层以及将顶部电极层图案化为顶部电极243和顶部伪金属板245(也可以被称为顶部伪金属板245)。可以使用如上面关于底部电极层221所描述的材料和工艺在第二电容器绝缘体层240上方将顶部电极层沉积为覆盖金属层。然而，特别地，形成与第二电容器绝缘体层240基本上相符的顶部电极层。顶部电极层可以由与底部电极层221、中间电极233相同的材料或不同的材料制成。在一些实施例中，可以形成厚度在约
Figure BDA0002946565760000123
与约
Figure BDA0002946565760000124
之间的顶部电极层。然而，可以将任何合适的材料和任何合适的厚度用于顶部电极层。
一旦沉积，就可以蚀刻顶部电极层的覆盖金属层以除去第二电容器绝缘体层240上方的覆盖金属层的一个或多个部分，从而形成顶部电极243和顶部伪金属板245。可以使用诸如上面关于蚀刻底部电极层221所描述的那些工艺和材料来完成蚀刻。可以使用与用于蚀刻底部电极层221、中间电极233相同的蚀刻技术或者可以使用不同的蚀刻技术来蚀刻顶部电极层。
顶部电极243和顶部伪金属板245的长度、宽度和间隔可以在与上面关于底部电极223和底部伪金属板225所描述的相同的范围内。然而，可以将任何合适的尺寸用于顶部电极243和顶部伪金属板245。
顶部电极243可以与中间电极233的边缘重叠约0.2μm与约1.0μm之间的距离Ov2。此外，根据一些实施例，第一顶部电极243的第一端覆盖中间电极233，并且第一顶部电极243的第二端覆盖第二中间电极233。顶部伪金属板245可以与一个或多个中间电极233和/或底部电极223重叠。
如图11A中所示，底部电极223、中间电极233和顶部电极243被布置成堆叠件，其中第一电容器绝缘层230和第二电容器绝缘层240将中间电极233与每个底部电极223和顶部电极243隔开。由绝缘层隔开的电极层的堆叠布置在互连结构130的顶部金属线134A上方形成超高密度金属-绝缘体-金属(SHDMIM)电容器250。各个电极层由伪金属板225、235和245垂直填补。因此，当没有伪金属板225、235和245会出现时，随后沉积的绝缘层可以具有基本上平坦的上表面，而不是阶梯状、分层或波浪形的上表面。应当理解，可以形成任何数量的SHDMIM电容器250。
如从顶部电极243的最上表面到底部电极223的底表面所测量的SHDMIM电容器层248的总厚度可以在约
Figure BDA0002946565760000131
与约
Figure BDA0002946565760000132
之间，但是可以考虑并可以使用其他厚度。在没有伪金属板225、235和245的情况下，不具有来自SHDMIM电容器250的电极的区域的厚度将在
Figure BDA0002946565760000133
与
Figure BDA0002946565760000134
之间。在第一电容器绝缘层230和第二电容器绝缘层240不延伸跨过绝缘层219的实施例中，这样的区域中的厚度将为
Figure BDA0002946565760000135
而在第一电容器绝缘层230和第二电容器绝缘层240延伸跨过绝缘层219的实施例中，该区域中的厚度将达到约
Figure BDA0002946565760000136
跨过绝缘层219该厚度可以上下浮动。该变化可以传播到盖顶绝缘层260的上表面(见图12A)，从而在上表面中造成阶梯状的垂直间隙。然而，由于包括诸如伪金属板225、235和245的伪金属板，所以SHDMIM电容器层248的总厚度相对均匀。
参见图12A和图12B，在顶部电极243、顶部伪金属板245和第二电容器绝缘层240的暴露部分上方形成盖顶绝缘层260。根据一些实施例，盖顶绝缘层260在这些层上方形成为等离子体增强的氧化物未掺杂的硅玻璃(PEOX-USG)，其厚度在约
Figure BDA0002946565760000141
与约
Figure BDA0002946565760000142
之间。盖顶绝缘层260可以使用等离子体增强化学气相沉积(PECVD)、低压化学气相沉积(LPCVD)、原子层沉积(ALD)等形成为覆盖层，该覆盖层在顶部电极243、顶部伪金属板245和第二电容器绝缘层240的暴露部分上方。然而，可以利用任何合适的材料、任何合适的厚度和任何合适的方法来形成盖顶绝缘层260。
如此，绝缘层219和盖顶绝缘层260，连同SHDMIM电容器250以及伪金属板225、235和245的各个层一起共同形成了钝化结构200，该钝化结构200具有集成SHDMIM电容器器件和形成于其中的伪金属板。
接下来，在图13A和图13B中，可以在盖顶绝缘层260中并通过顶部电极243、第二电容器绝缘层240、中间电极233、第一电容器绝缘层230、底部电极223、绝缘层219和蚀刻停止层138(如果使用的话)形成通孔开口305。执行一个或多个光刻工艺(例如，镶嵌工艺或双镶嵌工艺)，以便形成通孔开口305，从而暴露互连结构130的顶部金属线134A的接触区域。然而，可以使用任何数量和任何合适的光刻工艺来形成通孔开口。
在一些实施例中，可以使用光刻工艺来形成通孔开口305，该光刻工艺使用例如在盖顶绝缘层260上方形成并图案化的光刻胶和/或硬掩模。各向异性蚀刻可以用于使用适当的蚀刻剂在每个连续层中形成穿过光刻胶和/或硬掩模的这些沟槽，直到顶部金属线134A在通孔开口305中暴露为止。在一些实施例中，在形成如图13A所示的特定开口305时，可以不蚀刻顶部电极243、中间电极233和底部电极223中的一个或多个。通孔开口305以及伪金属板225、235和245的位置使得通孔开口305不蚀刻穿过伪金属板225、235和245。可以建立第一避开区(KOZ)310，以使伪金属板225、235和245远离通孔开口305。KOZ 310可以是圆形或正方形(或任何合适的形状)，并在通孔开口305与最近的伪金属板225、235和245之间建立最小距离dl。距离d1可以在0.5μm与约5μm之间。伪金属板225、235和245设置在KOZ 310外部。
在图14A和图14B中，在钝化结构200上方形成插塞扩散势垒层315，其与盖顶绝缘层260的平坦表面相符并且与通孔开口305的侧壁相反并且与顶部金属线134A的暴露接触区域相符。由于伪金属板225、235和245，插塞扩散势垒层315的上表面基本上是平坦的，而不是阶梯状、波浪状或分层的。在一些实施例中，插塞扩散势垒层315由一层或多层导电材料形成，诸如钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)等。在一些实施例中，插塞扩散势垒层315由通过化学气相沉积技术沉积的氮化钽(TaN)薄层形成。根据一些实施例，可以形成厚度在约
Figure BDA0002946565760000151
与约
Figure BDA0002946565760000152
之间的插塞扩散势垒层315。然而，可以将任何合适的材料、任何合适的沉积方法和任何合适的厚度用于插塞扩散势垒层315。
图15A和图15B至图16A和图16B示出了根据一些实施例的导电塞340和导电平台345(图16A和图16B)的形成。在图15A和图15B中，一旦已经形成多个通孔开口305，就在插塞扩散势垒层315上方施加光刻胶330。在施加了光刻胶之后，可以根据导电塞340和导电平台345的上部对光刻胶330进行图案化和显影以形成各种形状的开口335。如图15B所示，形状可以是线形、正方形、圆形、椭圆形、圆角矩形等等。图15B省略了插塞扩散势垒层315的视图，以便示出插塞扩散势垒层315下面的细节。
在图16A和图16B中，通孔开口305和开口335可以通过例如执行沉积工艺而被导电填充材料填充至一定厚度，使得导电填充材料填充通孔开口305并且过度填充通孔开口305，从而使得导电填充物的导电层在通孔开口305上方延伸并且填充在插塞扩散势垒层315上方的开口335的至少一部分，从而在通孔开口305(图14A和图14B)内形成导电插塞340(在图16B中以虚线示出)并且在开口335(图15A和图15B)内形成导电平台345，并且在钝化结构200上方延伸并在钝化结构200的上表面上方水平延伸。导电填充材料包括金属、元素金属、过渡金属等。在一些实施例中，导电填充材料包括铜、铝、钨、钴或其合金(例如，铝铜合金(AlCu))中的一种或多种。可以使用诸如化学镀的选择性镀覆技术来形成导电填充材料。在一些实施例中，可以通过沉积晶种层(未示出)并执行电化学镀工艺来形成导电填充材料。然而，可以将任何合适的材料和任何合适的技术用于导电填充材料。
在一些实施例中，一旦沉积，就可以使导电填充材料经受诸如化学机械工艺(CMP)的平坦化工艺，以使表面平坦化并除去用于形成导电平台345的导电填充材料的多余沉积物。一些实施例可以省略平坦化工艺，这是因为伪金属板225、235和245造成钝化结构200的基本上水平的上表面，这造成导电平台345的基本上水平的上表面。在实施例中，导电平台345的厚度在约
Figure BDA0002946565760000161
与约
Figure BDA0002946565760000162
之间。然而，可以使用任何合适的厚度。在实施例中，穿过钝化结构200的导电塞340的厚度在约
Figure BDA0002946565760000163
与约
Figure BDA0002946565760000164
之间。然而，可以使用任何合适的厚度，并且将取决于钝化结构200的厚度。
图16A和图16B还示出了，可以除去光刻胶330并且可以执行蚀刻工艺以除去从导电平台345暴露出来的插塞扩散势垒层315的非期望部分。因此，通过钝化结构200形成导电塞340，并且在与导电塞340连续的钝化结构200上方形成导电平台345。导电塞340和导电平台345延伸穿过包括SHDMIM电容器250的钝化结构200，并且电耦合到顶部金属线134A。如此，导电平台345形成SHDMIM电容器250的电极的接触件。
在一些实施例中，可以直接探测导电平台345以对晶圆100执行芯片探针(CP)测试。可选地，可以将焊料区(例如，焊料球或焊料凸块)设置在导电平台345上，并且焊料区域可以用于对晶圆100执行CP测试。可以对晶圆100执行CP测试以确定晶圆100的每个器件管芯105是否是已知良好管芯(KGD)。因此，仅作为KGD的器件管芯105经受用于封装的后续处理，而未通过CP测试的管芯未被封装。在测试之后，可在后续处理步骤中除去焊料区(如果有的话)。
在图17A和图17B中，随后可以在钝化结构200和导电平台345上方形成第二钝化结构350。可以在导电平台345的顶部上方和钝化结构200的盖顶绝缘层260的暴露部分上方将第二钝化结构350沉积为覆盖层。根据一些实施例，第二钝化结构350的材料可以包括等离子体增强的氧化物未掺杂的硅玻璃(PEOX-USG)、氧化物(诸如氧化硅)、氮化物(诸如氮化硅)、碳化物、碳氧化物等或其组合，其厚度在约
Figure BDA0002946565760000165
与约
Figure BDA0002946565760000166
之间。可以使用等离子体增强化学气相沉积(PECVD)、低压化学气相沉积(LPCVD)、原子层沉积(ALD)等形成第二钝化结构350作为覆盖层。在一些实施例中，第二钝化结构350可以由多层相同或不同的材料制成。在一些实施例中，可使用平坦化工艺(例如，CMP)来平坦化第二钝化结构350的表面。在一些实施例中，由于伪金属板225、235和245提供了更水平的导电平台345，并且因此提供了第二钝化结构350的更水平的上表面，所以可以省略平坦化工艺或者可以减少平坦化时间。然而，可以利用任何合适的材料、任何合适的厚度和任何合适的方法来形成第二钝化结构350。
在图18A和图18B中，穿过第二钝化结构350和钝化结构200形成接触开口355，以暴露用于随后形成的接合焊盘通孔375的顶部金属线134A的一部分。可以使用任合适的光刻掩模和蚀刻工艺来形成接触开口355。例如，可以使用任何合适的光刻工艺来图案化钝化结构200和第二钝化结构350。在实施例中，可以在第二钝化结构350上方将光刻胶层沉积为覆盖层并且图案化该光刻胶层以暴露第二钝化结构350中将要形成接触开口355的区域。使第二钝化结构350的暴露区域经受蚀刻工艺【例如，在一些实施例中，使用合适的蚀刻剂(诸如使用气态磷酸(H3PO4)、氯(Cl2)(或氯的化合物))的湿法或干法蚀刻】，以除去第二钝化结构350的材料，使得通过第二钝化结构350中的接触开口355暴露钝化结构200的区域。
一旦钝化结构200的区域通过接触开口355暴露，则钝化结构200的暴露区域经受蚀刻工艺(例如，使用包括上述气体和/或四氟甲烷(CF4)的合适蚀刻剂的等离子体增强蚀刻)，直到互连结构130的顶部金属线134A的部分通过接触开口355暴露出来为止。这包括蚀刻第一电容器绝缘层230和第二电容器绝缘层240。在一些实施例中，蚀刻可以包括蚀刻穿过底部电极223、中间电极233和/或顶部电极243中的一个或多个，例如以暴露它们以通过随后形成的接合焊盘通孔375在接触开口355中与它们连接。然而，由于设置在接触开口355周围的避开区(KOZ)360，蚀刻不包括蚀刻伪金属板225、235或245。伪金属板225、235和245设置在KOZ 360外部。
如图18B所示，KOZ 360可以是任何合适的形状，以正方形或圆形的形状为例。KOZ360在接触开口355与最近的伪金属板225、235和245之间建立最小距离d2。距离d2可以在0.5μm与约5μm之间。伪金属板225、235和245设置在KOZ 360外部。
在第二钝化结构350和钝化结构200的蚀刻期间，光刻胶层全部被消耗、一些被消耗或不被消耗，并且可以例如通过灰化工艺除去任何剩余的光刻胶材料。然而，可以将任何合适的材料、任何合适的沉积和任何合适的除去工艺用于光刻胶剂，并且可以将任何合适的蚀刻工艺用于形成接触开口355。
在图19A和图19B中，接合焊盘开口365可以形成在第二钝化结构350的上部中。可以使用任何合适的光刻掩模和蚀刻工艺来形成接合焊盘开口365。在实施例中，可以在第二钝化结构350上方将光刻胶层沉积为覆盖层并且将其图案化以暴露第二钝化结构350的将要形成接合焊盘开口365的区域。使第二钝化结构350的暴露区域经受蚀刻工艺(例如，在一些实施例中，使用合适蚀刻剂的湿法或干法蚀刻，以除去第二钝化结构350的材料。在一些实施例中，蚀刻工艺可以在设置在第二钝化结构350的接合焊盘层下方的蚀刻停止层上停止。在其他实施例中，蚀刻工艺可以是基于时间的蚀刻工艺。如在图19A中所指出的，可以形成围绕接触开口355的上部的接合焊盘开口365。
在图20A和图20B中，可以形成接合焊盘通孔375和接合焊盘380。首先，可以形成扩散势垒层370。可以使用与上面关于图14A和图14B的插塞扩散势垒层315所讨论的那些类似的工艺和材料来形成扩散势垒层370。接下来，可以通过在接触开口355和接合焊盘开口365中填充导电填充物来形成接合焊盘通孔375和接合焊盘380。导电填充物可以包括任何合适的材料，诸如选自钨、铝、铜、钛、钽、氮化钛、氮化钽、其合金和/或其多层的导电材料。在一些实施例中，导电填充物包括铜或铜合金。可以使用任何合适的工艺来沉积导电填充物，诸如通过电镀或化学镀技术，或者通过使用等离子体增强化学气相沉积(PECVD)、低压化学气相沉积(LPCVD)、原子层沉积(ALD)等。在一些实施例中，可以将导电填充物沉积得高于第二钝化结构350的表面。可以使导电填充材料经受诸如化学机械抛光处理(CMP)的平坦化工艺，以使表面平坦化并除去用于形成接合焊盘380的导电填充材料的多余沉积物。
尽管将接合焊盘通孔375和接合焊盘380描述和示出为在相同工艺中形成，但是在一些实施例中，可以首先完全形成接合焊盘通孔375，然后在单独的工艺中形成接合焊盘380。在此类实施例中，单独的介电层可以形成为第二钝化结构350的上层，并且在单独的介电层中形成接合焊盘开口365，随后在单独的工艺中被填充以形成接合焊盘380。
图21A和图21B示出了根据一些实施例的第二电容器绝缘层240的水平截面的一部分。图21A和图21B中示出的结构类似于图20A中通过线B-B的结构。示出了第二电容器绝缘层240以及中间伪金属板235。图21A和图21B各自示出了KOZ 310或KOZ 360。图21A示出了KOZ 310或KOZ 360可以是矩形的。图21B示出了KOZ 310或KOZ 360可以是圆形的。KOZ 310或KOZ 360的形状可以是任何合适的形状，诸如具有三到十二个边的多边形等，边的长度可以相等或可以不相等。KOZ 310或KOZ 360确保伪金属板225、235和245不会干扰导电塞340或接合焊盘通孔375。与KOZ 310或KOZ 360非常邻近(即相邻)的伪金属板225、235和245的可以改变位置和尺寸以维持KOZ 310或KOZ 360。因此，在伪金属板225、235或245的其他规则图案中，靠近KOZ 310或KOZ 360的伪金属板225、235或245可能会破坏该图案和/或尺寸以与KOZ 310或KOZ 360保持距离。
在一些实施例中，每一层中的伪金属板225、235和245的图案和尺寸可以相同，其中伪金属板225、235和245中的每个彼此堆叠。在其他实施例中，伪金属板225、235和245的图案和/或尺寸在每一层中可以不同，并且可以实现每一层之间的重叠(例如，诸如图9A和图11A中的OV1和/或OV2)。
图21C和图21D与图21A和图21B类似，但示出了可以将伪金属板235(或225或245)图案化，以包括可容纳KOZ 310或KOZ 360的切口。图21C示出了切口可以使得伪金属板225、235或245中的单个围绕KOZ 310或KOZ 360外部的导电塞340或接合焊盘通孔375。图21D示出了切口可以使得伪金属板225、235或245中的单个在两个侧面或在三个侧面上部分围绕KOZ 310或KOZ 360外部的导电塞340或接合焊盘通孔375。
图22至图24示出了根据一些实施例的接合焊盘通孔375、导电塞340和导电平台345的不同配置。图22示出了接合焊盘通孔375横穿第二钝化结构350并着陆在导电平台345上的实施例。在此类实施例中，对于接合焊盘通孔375可以省略KOZ 360。图22还示出了在接合焊盘通孔375可以着陆在导电平台345上的所有实施例中，接合焊盘通孔375可以在与导电平台345的上表面中的凹陷重合的位置处着陆在导电平台345上，其中接合焊盘通孔375的底部与该凹陷相符。
图23示出了接合焊盘通孔375可以着陆在导电平台345和顶部金属线134A两者上的实施例。对于着陆在导电平台345上的接合焊盘通孔375，可以省略KOZ 360，而对于着陆在顶部金属线134A上的接合焊盘通孔375，可以保留KOZ 360。
图24示出了接合焊盘通孔375可以接触底部电极223、中间电极233和/或顶部电极243以形成SHDMIM电容器(诸如SHDMIM电容器270)的实施例。图24还示出了导电塞340在其穿过伪金属板225、235和245的层时利用KOZ 310来确保伪金属板225、235和245不会干扰导电塞340的实施例。
图25示出了其中包括器件管芯405的晶圆400的形成。根据本发明的一些实施例，器件管芯405是逻辑管芯，其可以是CPU管芯、MCU管芯、IO管芯、基带管芯或AP管芯。器件管芯405还可以是存储器管芯。晶圆400包括可以是硅衬底的半导体衬底420。
器件管芯405可以包括集成电路器件422、位于该集成电路器件422上方的ILD 424以及用于电连接到该集成电路器件422的接触塞428。器件管芯405还可以包括用于连接到器件管芯405中的有源器件和无源器件的互连结构430。互连结构430包括金属线434和通孔436。
硅通孔(TSV)416(有时被称为半导体通孔或通孔)形成为穿透到半导体衬底420中(并且通过从相反侧露出而最终穿过半导体衬底420)。TSV 416用于将形成在半导体衬底420的前侧(示出的顶侧)上的器件和金属线连接到背侧。可以使用与用于形成接合焊盘380和/或接合焊盘通孔375的那些工艺和材料类似的工艺和材料形成TSV 416，如上所述且不重复，包括例如基于时间的蚀刻工艺，使得TSV 416可以具有设置在半导体衬底420的顶面和底表面之间的底部，并且可以被扩散势垒层围绕。
器件管芯405可以包括具有集成SHDMIM器件的第一钝化结构500和第二钝化结构650。为了简单起见，未示出集成SHDMIM器件。导电塞640和导电平台645可以形成并设置在第一钝化结构500和第二钝化结构650中。接合焊盘680和接合焊盘通孔675也形成并设置在第一钝化结构500和第二钝化结构650中。
用于形成器件管芯405的各种部件的工艺和材料可以类似于用于形成器件管芯105中其对应部件的工艺和材料，且因此本文中不再重复细节。晶圆400被分割成多个离散的器件管芯405。
在图26中，器件管芯405接合到器件管芯105。图26示出了器件管芯405与器件管芯105的接合。在所示的实施例中，每个器件管芯105仍然在晶圆100内。在一些实施例中，每个KGD器件管芯105可以从晶圆100中切割出来并且例如附接到载具衬底以用于进一步处理。接合到器件管芯105的每个器件管芯405在接合到器件管芯105之前已经被测试并确定为KGD。
虽然一个器件管芯405被示为接合到器件管芯105，但是应当理解，其他器件管芯也可以接合到器件管芯105，如器件管芯405。其他器件管芯可以与器件管芯405相同或可以与器件管芯405不同。此外，可以使用诸如45nm技术、28nm技术、20nm技术等不同的技术来形成器件管芯405和其他器件管芯。而且，器件管芯405可以是数字电路管芯，而其他器件管芯可以是模拟电路管芯。组合的器件管芯105和405(以及其他器件管芯，如果有的话)用作系统。将系统的功能和电路分成不同的管芯(诸如器件管芯105和405)可以优化这些管芯的形成，并且可以使得制造成本降低。
器件管芯405例如通过拾取和放置工艺被放置在晶圆100上。器件管芯405与器件管芯105的接合可以通过复合接合来实现。例如，接合焊盘680通过金属对金属的直接接合而接合到接合焊盘380。根据本发明的一些实施例，金属对金属直接接合是铜对铜直接接合。接合焊盘680的尺寸可以大于、等于或小于相应接合焊盘380的尺寸。此外，第二钝化结构650的介电材料和第二钝化结构350的介电材料以介电对介电接合的方式接合在一起，该介电对介电接合可以是例如通过所产生的Si-O-Si键进行的熔接。间隙702保留在器件管芯405的周围。
为了实现复合接合，将器件管芯405相对于器件管芯105定位，以对准其各自的接合焊盘680和接合焊盘380，并将器件管芯105和405压在一起。随后，执行退火以使接合焊盘380和对应的上覆接合焊盘680中的金属相互扩散。根据一些实施例，退火温度可以高于约350℃，并且可以在约350℃与约550℃之间的范围内。根据一些实施例，退火时间可以在约1.5小时与约3.0小时之间的范围内，并且可以在约1.0小时与约2.5小时之间的范围内。通过复合接合，接合焊盘680通过由金属相互扩散引起的直接金属接合来接合到对应的接合焊盘380。同样地，第二钝化结构650熔融接合到对应的第二钝化结构350。一个器件管芯105/405的接合焊盘380/680与相对的器件管芯405/105的第二钝化结构650/350接触的区域未被接合。
在没有伪金属板225、235和245的情况下，第二钝化结构350和/或第二钝化结构650的上表面可能不够平坦不能实现良好的接合。换句话说，在接合焊盘380/680之间可能出现间隙，从而导致器件故障或弱接合，这导致器件过早故障。类似地，第二钝化结构350/650之间也可能出现间隙，从而导致管芯对管芯接合变弱，这可能由于翘曲或其他因素而最终失效。这些间隙可能是由于没有伪金属板225、235和245而存在的微小差异而出现的。这些差异将传播到上表面，这是因为所用的平坦化工艺(诸如CMP工艺)可能无法有效消除这些差异。然而，伪金属板225、235和245提供了垂直填补，这导致平坦化工艺更加有效并且器件管芯105(和/或器件管芯405)的上表面更加平坦。
图27示出了根据一些实施例的间隙填充物764、重布层772和接触结构的形成，该接触结构包括在接合的器件管芯105和器件管芯405上方形成的电连接器792。器件管芯105和器件管芯405的视图已经简化。
间隙填充物764可以包括下覆蚀刻停止层760和介电填充层762。蚀刻停止层760由对器件管芯405的侧壁和器件管芯105的顶面具有良好粘附力的介电材料形成。根据本发明的一些实施例，蚀刻停止层760由诸如氮化硅的含氮化物材料形成。蚀刻停止层760可以是共形层，例如，水平部分的厚度和垂直部分的厚度基本上彼此相等，例如，其差的绝对值小于两个厚度的约20％或小于约10％。沉积可以包括共形沉积方法，诸如原子层沉积(ALD)或化学气相沉积(CVD)。
介电填充层762由与蚀刻停止层760的材料不同的材料形成。根据本发明的一些实施例，介电填充层762由氧化硅形成，其可以是TEOS形成的氧化硅，同时还可以使用其他介电材料，诸如碳化硅、氧氮化硅、氧碳氮化硅、PSG、BSG、BPSG等。。介电层162可以使用CVD、高密度等离子体化学气相沉积(HDPCVD)、可流动CVD、旋涂等形成。介电层762完全填充剩余的间隙702(图26)。介电填充层762可以覆盖在器件管芯405的顶面上方。
在形成介电填充层762之后，可以利用诸如CMP工艺或机械研磨工艺的平坦化工艺来除去间隙填充物764的多余部分，从而暴露器件管芯405。而且，暴露TSV 416(也见图25)。
接下来，可以在间隙填充物764中形成开口，以形成穿过间隙填充物764的可选通孔。根据一些实施例，形成光刻胶(未示出)并使其图案化，并且使用图案化的光刻胶作为蚀刻掩模来蚀刻间隙填充物764。形成开口并向下延伸到用作蚀刻停止层的蚀刻停止层760。可以使用任何合适的工艺来执行蚀刻，诸如通过使用NF3和NH3的混合物或HF和NH3的混合物进行干法蚀刻。接下来，对蚀刻停止层760进行蚀刻，使得开口向下延伸至器件管芯105的接合焊盘380。可以使用任何合适的工艺来执行蚀刻，诸如通过使用CF4、O2和N2的混合物；NF3和O2的混合物；SF6；或SF6和O2的混合物进行干法蚀刻。
通孔770形成在开口中，并连接到接合焊盘380。根据本发明的一些实施例，通孔770的形成包括执行诸如电化学电镀工艺或化学镀工艺的镀覆工艺。通孔770可以包括诸如钨、铝、铜等的金属材料。还可以在金属材料下面形成导电势垒层(诸如钛、氮化钛、钽、氮化钽等)。执行诸如CMP的平坦化以除去镀覆的金属材料的多余部分，并且金属材料的剩余部分形成通孔770。通孔770可以具有基本上笔直和垂直的侧壁。而且，通孔770可以具有锥形轮廓，其顶部宽度略大于相应底部宽度。
在一些实施例中，可以使用与通孔770类似的工艺和材料，通过器件管芯405的一部分形成通孔770。例如，在形成用于通孔770的开口之前或之后，可以蚀刻器件管芯405以形成额外的开口(例如，被所示的TSV 416占据)。可以同时填充器件管芯405中的额外开口和用于通孔770的开口，以形成TSV 416和通孔770。所得的TSV 416的上部可以比相应的下部宽，这与图27所示的相反。
重布线(RDL)772和介电层774由重布结构形成。根据本发明的一些实施例，介电层774由诸如氧化硅的氧化物、诸如氮化硅的氮化物等形成。可以使用镶嵌工艺形成RDL 772，该镶嵌工艺包括：蚀刻介电层774以形成开口，将导电势垒层沉积到开口中，镀覆诸如铜或铜合金的金属材料，以及执行平坦化以移除金属材料的多余部分。
图27还示出了钝化层、金属焊盘和上覆介电层的形成。钝化层776形成在介电层774上方，并且通孔778形成在钝化层776中以电连接到RDL 772。金属焊盘780形成在钝化层776上方，并电耦合到RDL 772和通孔778。金属焊盘780可以是铝焊盘或铝铜焊盘，并且可以使用其他金属材料。
同样如图27所示，钝化层782形成在钝化层776上方。每个钝化层776和782可以是单层或复合层，并且可以由非多孔材料形成。根据本发明的一些实施例，钝化层776和782中的一个或两个是包括氧化硅层(未单独示出)和在该氧化硅层上方的氮化硅层(未单独示出)的复合层。钝化层776和782也可以由其他非多孔介电材料形成，其他非多孔介电材料诸如未掺杂的硅酸盐玻璃(USG)、氮氧化硅等。
接下来，将钝化层782图案化，使得钝化层782的一些部分覆盖金属焊盘780的边缘部分，并且金属焊盘780的一些部分通过钝化层782中的开口暴露。随后形成聚合物层784，并且随后将其图案化以暴露金属焊盘780。聚合物层784可以由聚酰亚胺、聚苯并恶唑(PBO)等形成。
接下来，形成钝化后互连件(PPI)786，其可以包括形成金属晶种层和在该金属晶种层上方的图案化的掩模层(未示出)，以及在图案化掩模层中镀覆PPI 786。随后在蚀刻工艺中除去图案化掩模层和金属晶种层中与该图案化掩模层重叠的部分。随后形成聚合物层788，其可以由PBO、聚酰亚胺等形成。
接下来，形成凸块下金属化层(UBM)790，并且UBM 790延伸到聚合物层788中从而连接到PPI 786。每个UBM 790可以包括势垒层(未示出)和在该势垒层上方的晶种层(未示出)。势垒层可以是钛层、氮化钛层、钽层、氮化钽层或者由钛合金或钽合金形成的层。晶种层的材料可以包括铜或铜合金。UBM 790中还可以包括其他金属，诸如银、金、铝、钯、镍、镍合金、钨合金、铬、铬合金及其组合。用于形成UBM 790和电连接器792的形成工艺包括：沉积覆盖UBM层，形成掩模(其可以是光刻胶，未示出)并将其图案化，其中覆盖UBM层的部分通过掩模中的开口暴露出来。随后可以通过蚀刻工艺除去暴露的部分。随后可以除去掩模以露出UBM 790。
在形成UBM 790之后，形成电连接器792。可以将封装件放入镀覆溶液(未示出)中，并且可以执行镀覆步骤以在UBM 790上形成电连接器792。根据本发明的一些实施例，电连接器792可以包括非焊料部分(未示出)，该非焊料部分未熔融于随后的回流工艺中。非焊料部分可以由铜形成，且因此在下文中被称为铜凸块，尽管该非焊料部分可以由其他非焊料材料形成。每个电连接器792还可以包括选自镍层、镍合金、钯层、金层、银层或其多层的保护层。保护层形成在铜凸块上方。电连接器792的保护层可以包括焊料，该焊料可以由Sn-Ag合金、Sn-Cu合金、Sn-Ag-Cu合金等形成，并且可以是无铅的或含铅的。
图27还示出了例如使用管芯切割710的切单工艺，尽管可以使用另一种合适的工艺。所得的结构是封装器件700。
实施例有利地并入了伪金属板，以填补集成的SHDMIM电容器器件层，使得器件层具有更一致的垂直覆盖区(即，厚度)。伪金属板提供了填充，该填充向上传播到用于复合接合的接合层。因此，该接合层比没有伪金属板的接合层平坦。因此，可以减少或消除接合界面中的空隙。实施例还提供了在导电塞和通孔周围的避开区，该导电塞和通孔横穿集成器件层，但其不连接到任何集成SHDMIM电容器。避开区可确保伪金属板电浮置，并且不会无意中改变集成SHDMIM电容器的器件层特性。
一个实施例是包括在半导体衬底上方沉积第一绝缘层的方法。该方法还包括在第一绝缘层上方沉积被一系列介电层隔开的一系列导电层，一系列导电层包括器件电极和伪金属板。该方法还包括在一系列导电层和介电层上方沉积第二绝缘层。该方法还包括通过一系列导电层形成第一组接触塞，第一组接触塞中的每个接触一系列导电层的第一部分中的一个或多个导电层。该方法还包括通过一系列介电层形成第二组接触塞，第二组接触塞中的每个避免接触一系列导电层的第二部分，一系列导电层的第二部分电浮置。
在实施例中，伪金属板的密度在70％和99.5％之间。在实施例中，形成第二组接触塞还可以包括：蚀刻穿过第二绝缘层的接触开口，以暴露一系列介电层中的第一介电层；延伸接连续蚀刻穿过一系列介电层的接触开口；通过蚀刻延伸接触开口穿过第一绝缘层以暴露互连的接触元件；以及在接触开口上方沉积导电填充材料并填充该接触开口。在实施例中，该方法可以包括：在第一组接触塞上方和第二组接触塞上方沉积钝化结构；以及通过钝化结构形成第一组接合焊盘通孔。在实施例中，第一组接合焊盘通孔延伸穿过钝化结构并且电耦合至接触塞。在实施例中，形成第一组接合焊盘通孔可以包括：形成穿过钝化结构的接触开口以暴露导电平台；以及在接触开口中沉积导电填充材料，该导电填充材料物理耦合到导电平台。在实施例中，形成第一组接合焊盘通孔还可以包括：在钝化结构中形成接触开口以暴露第二绝缘层；延伸开口穿过第二绝缘层；延伸开口穿过一系列介电层；延伸开口穿过第一绝缘层，该接触开口暴露互连的导电元件；以及在接触开口上方沉积导电填充材料并填充该接触开口，该导电填充材料电耦合到互连的导电元件。
一个实施例是包括第一管芯的封装件，其中第一管芯可以包括设置在互连结构上方的集成器件结构。集成器件结构可以包括：第一电容器电极，该第一电容器电极形成在集成器件结构的第一层；第二电容器电极，该第二电容器电极形成在集成器件结构的第二层；插入第一电容器电极与第二电容器电极之间的第一电容器绝缘体层；以及第一伪金属板和第二伪金属板，该第一伪金属板形成在集成器件结构的第一层，该第二伪金属板形成在集成器件结构的第二层，其中，第一伪金属板和第二伪金属板从第一电容器电极和第二电容器电极电浮置。封装件还包括第二管芯，该第二管芯的连接器接触第一管芯的连接器。
在实施例中，第一伪金属板以第一图案设置，第二伪金属板以第二图案设置，并且第一图案与第二图案不同。在实施例中，封装件可以包括：电连接至第一电容器电极的第一金属板的第一连接器；以及穿过第一伪金属板中的第二金属板并且与该第二金属板电隔离的第二连接器。在实施例中，避开区没有第一电容器电极、第二电容器电极、第一伪金属板和第二伪金属板中的任何一个。在实施例中，封装件可以包括：形成在集成器件结构上方的钝化结构；以及设置在该钝化结构的上表面的接合焊盘。在实施例中，第二连接器将接合焊盘物理耦合至互连结构。在实施例中，封装件可以包括第三连接器，该第三连接器将接合焊盘物理耦合至第二连接器的平台，第二连接器的平台设置在集成器件结构上方。在实施例中，第二金属板邻近第二连接器的至少2个侧面设置。
另一实施例是一种器件，包括嵌入式器件。该器件还包括设置在嵌入式器件上方的互连结构。该器件还包括设置在互连结构上方的第一钝化结构。第一钝化结构可以包括集成器件层；集成器件层可以包括第一电容器和第一伪金属板。该器件还包括设置在第一钝化结构上方的第二钝化结构，该第二钝化结构具有设置在其上表面的接合焊盘。该器件还包括耦合到互连结构并耦合到第一电容器的第一连接器。该器件还包括耦合到互连结构的第二连接器，该第二连接器穿过集成器件层并远离第一电容器和第一伪金属板。
在实施例中，第一伪金属板从第一电容器电浮置。在实施例中，第二连接器物理耦合到接合焊盘中的第一接合焊盘并耦合到互连结构。在实施例中，器件可以包括第三连接器，该第三连接器物理耦合到接合焊盘中的第一接合焊盘和第二连接器。在实施例中，第二连接器在三个侧面上被第一伪金属板围绕。
在一些实施例中，一种方法，包括：在半导体衬底上方沉积第一绝缘层；在所述第一绝缘层上方沉积被一系列介电层隔开的一系列导电层，所述系列导电层包括器件电极和伪金属板；在所述系列导电层和介电层上方沉积第二绝缘层；通过所述系列导电层形成第一组接触塞，所述第一组接触塞中的每个接触所述系列导电层的第一部分中的一个或多个导电层；通过所述系列介电层形成第二组接触塞，所述第二组接触塞中的每个避免接触所述系列导电层的第二部分，所述系列导电层的所述第二部分电浮置。在一些实施例中，伪金属板的密度在70％和99.5％之间。在一些实施例中，形成所述第二组接触塞还包括：蚀刻穿过所述第二绝缘层的接触开口，以暴露所述系列介电层中的第一介电层；延伸连续蚀刻穿过所述系列介电层的所述接触开口；通过蚀刻延伸所述接触开口穿过所述第一绝缘层以暴露互连的接触元件；以及在所述接触开口上方沉积导电填充材料并填充所述接触开口。在一些实施例中，还包括：在所述第一组接触塞上方和所述第二组接触塞上方沉积钝化结构；以及通过所述钝化结构形成第一组接合焊盘通孔。在一些实施例中，第一组接合焊盘通孔延伸穿过所述钝化结构并且电耦合至所述接触塞。在一些实施例中，还包括：形成沿所述第二绝缘层的上表面水平延伸的导电平台，所述导电平台耦合到所述第一组接触塞中的一个或多个或所述第二组接触塞中的一个或多个，其中，形成所述第一组接合焊盘通孔包括：形成穿过所述钝化结构的接触开口以暴露导电平台；以及在所述接触开口中沉积导电填充材料，所述导电填充材料物理耦合到所述导电平台。在一些实施例中，形成所述第一组接合焊盘通孔还包括：在所述钝化结构中形成接触开口以暴露第二绝缘层；延伸所述开口穿过所述第二绝缘层；延伸所述开口穿过所述系列介电层；延伸所述开口穿过所述第一绝缘层，所述接触开口暴露互连的导电元件；以及在所述接触开口上方沉积导电填充材料并填充所述接触开口，所述导电填充材料电耦合到所述互连的所述导电元件。
在一些实施例中，一种封装件，包括：第一管芯，所述第一管芯包括设置在互连结构上方的集成器件结构，所述集成器件结构包括：第一电容器电极，所述第一电容器电极形成在所述集成器件结构的第一层；第二电容器电极，所述第二电容器电极形成在所述集成器件结构的第二层；第一电容器绝缘体层，插入所述第一电容器电极与所述第二电容器电极之间；以及第一伪金属板和第二伪金属板，所述第一伪金属板形成在所述集成器件结构的所述第一层，所述第二伪金属板形成在所述集成器件结构的所述第二层，其中，所述第一伪金属板和第二伪金属板从所述第一电容器电极和第二电容器电极电浮置；以及第二管芯，所述第二管芯的连接器接触所述第一管芯的连接器。在一些实施例中，第一伪金属板以第一图案设置，其中，所述第二伪金属板以第二图案设置，并且所述第一图案与所述第二图案不同。在一些实施例中，还包括：第一连接器，电连接至所述第一电容器电极的第一金属板；以及第二连接器，穿过所述第一伪金属板中的第二金属板并且与所述第二金属板电隔离。在一些实施例中，还包括设置在所述第二连接器周围的避开区，其中，所述避开区没有所述第一电容器电极、所述第二电容器电极、所述第一伪金属板和所述第二伪金属板中的任何一个。在一些实施例中，还包括：钝化结构，形成在所述集成器件结构上方；以及接合焊盘，设置在所述钝化结构的上表面。在一些实施例中，第二连接器将接合焊盘物理耦合至所述互连结构。在一些实施例中，还包括第三连接器，所述第三连接器将接合焊盘物理耦合至所述第二连接器的平台，所述第二连接器的所述平台设置在所述集成器件结构上方。在一些实施例中，第二金属板邻近所述第二连接器的至少2个侧面设置。
在一些实施例中，一种器件，包括：嵌入式器件；互连结构，设置在所述嵌入式器件上方；第一钝化结构，设置在所述互连结构上方，所述第一钝化结构包括集成器件层，所述集成器件层包括第一电容器和第一伪金属板；第二钝化结构，设置在所述第一钝化结构上方，所述第二钝化结构具有设置在其上表面的接合焊盘；第一连接器，耦合到所述互连结构并耦合到所述第一电容器；以及第二连接器，耦接到所述互连结构，所述第二连接器穿过所述集成器件层并远离所述第一电容器和所述第一伪金属板。在一些实施例中，第一伪金属板从所述第一电容器电浮置。在一些实施例中，第二连接器物理耦合到所述接合焊盘中的第一接合焊盘并耦合到所述互连结构。在一些实施例中，还包括第三连接器，所述第三连接器物理耦合到所述接合焊盘中的第一接合焊盘和所述第二连接器。在一些实施例中，第二连接器在三个侧面上被所述第一伪金属板围绕。
上面论述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造不背离本发明的精神和范围，并且在不脱离本发明的精神和范围的情况下，他们可以在本文中做出各种变化、替换以及改变。

Claims (10)

1.一种形成半导体器件的方法，包括：
在半导体衬底上方沉积第一绝缘层；
在所述第一绝缘层上方沉积被一系列介电层隔开的一系列导电层，所述系列导电层包括器件电极和伪金属板；
在所述系列导电层和介电层上方沉积第二绝缘层；
通过所述系列导电层形成第一组接触塞，所述第一组接触塞中的每个接触所述系列导电层的第一部分中的一个或多个导电层；
通过所述系列介电层形成第二组接触塞，所述第二组接触塞中的每个避免接触所述系列导电层的第二部分，所述系列导电层的所述第二部分电浮置。
2.根据权利要求1所述的方法，其中，所述伪金属板的密度在70％和99.5％之间。
3.根据权利要求1所述的方法，其中，形成所述第二组接触塞还包括：
蚀刻穿过所述第二绝缘层的接触开口，以暴露所述系列介电层中的第一介电层；
延伸连续蚀刻穿过所述系列介电层的所述接触开口；
通过蚀刻延伸所述接触开口穿过所述第一绝缘层以暴露互连的接触元件；以及
在所述接触开口上方沉积导电填充材料并填充所述接触开口。
4.根据权利要求1所述的方法，还包括：
在所述第一组接触塞上方和所述第二组接触塞上方沉积钝化结构；以及
通过所述钝化结构形成第一组接合焊盘通孔。
5.根据权利要求4所述的方法，其中，所述第一组接合焊盘通孔延伸穿过所述钝化结构并且电耦合至所述接触塞。
6.根据权利要求5所述的方法，还包括：
形成沿所述第二绝缘层的上表面水平延伸的导电平台，所述导电平台耦合到所述第一组接触塞中的一个或多个或所述第二组接触塞中的一个或多个，其中，形成所述第一组接合焊盘通孔包括：
形成穿过所述钝化结构的接触开口以暴露导电平台；以及
在所述接触开口中沉积导电填充材料，所述导电填充材料物理耦合到所述导电平台。
7.根据权利要求4所述的方法，其中，形成所述第一组接合焊盘通孔还包括：
在所述钝化结构中形成接触开口以暴露第二绝缘层；
延伸所述开口穿过所述第二绝缘层；
延伸所述开口穿过所述系列介电层；
延伸所述开口穿过所述第一绝缘层，所述接触开口暴露互连的导电元件；以及
在所述接触开口上方沉积导电填充材料并填充所述接触开口，所述导电填充材料电耦合到所述互连的所述导电元件。
8.一种封装件，包括：
第一管芯，所述第一管芯包括设置在互连结构上方的集成器件结构，所述集成器件结构包括：
第一电容器电极，所述第一电容器电极形成在所述集成器件结构的第一层；
第二电容器电极，所述第二电容器电极形成在所述集成器件结构的第二层；
第一电容器绝缘体层，插入所述第一电容器电极与所述第二电容器电极之间；以及
第一伪金属板和第二伪金属板，所述第一伪金属板形成在所述集成器件结构的所述第一层，所述第二伪金属板形成在所述集成器件结构的所述第二层，其中，所述第一伪金属板和第二伪金属板从所述第一电容器电极和第二电容器电极电浮置；以及
第二管芯，所述第二管芯的连接器接触所述第一管芯的连接器。
9.根据权利要求8所述的封装件，其中，所述第一伪金属板以第一图案设置，其中，所述第二伪金属板以第二图案设置，并且所述第一图案与所述第二图案不同。
10.一种半导体器件，包括：
嵌入式器件；
互连结构，设置在所述嵌入式器件上方；
第一钝化结构，设置在所述互连结构上方，所述第一钝化结构包括集成器件层，所述集成器件层包括第一电容器和第一伪金属板；
第二钝化结构，设置在所述第一钝化结构上方，所述第二钝化结构具有设置在其上表面的接合焊盘；
第一连接器，耦合到所述互连结构并耦合到所述第一电容器；以及第二连接器，耦接到所述互连结构，所述第二连接器穿过所述集成器件层并远离所述第一电容器和所述第一伪金属板。
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