CN112599532A - 电子装置 - Google Patents

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CN112599532A CN202011002362.6A CN202011002362A CN112599532A CN 112599532 A CN112599532 A CN 112599532A CN 202011002362 A CN202011002362 A CN 202011002362A CN 112599532 A CN112599532 A CN 112599532A
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conductive
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陈巍中
郭文瑜
冯捷威
王泰瑞
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Abstract

本发明提供一种电子装置，包括像素阵列结构、重布线结构以及多个导电通孔结构。像素阵列结构包括多条信号线。重布线结构与像素阵列结构重叠设置且包括多条导线。多个导电通孔结构将像素阵列结构的多条信号线与重布线结构的多条导线电连接。多个导电通孔结构中的至少一个与像素阵列结构共用至少一层导电层。

Description

电子装置
技术领域
本发明涉及一种电子装置。
背景技术
电子装置中的驱动电路通常设置在主动区的周边，且主动区中的信号线通过布置在主动区外围的周边线路来与驱动电路电连接。周边线路占据一定的布线区域，使得电子装置不易达成窄边框的设计。此外，随着电子装置的尺寸或分辨率的提升，容易因周边线路过长而产生电阻电容负载(RC loading)问题，进而影响电子装置性能表现的均匀性，例如造成亮度或电性表现的均匀性不佳。
发明内容
本发明的一实施例提供一种电子装置，其有助于实现窄边框的设计或改善电阻电容负载问题。
本发明的一实施例的一种电子装置包括像素阵列结构、重布线结构以及多个导电通孔结构。像素阵列结构包括多条信号线。重布线结构与像素阵列结构重叠设置且包括多条导线。多个导电通孔结构将像素阵列结构的多条信号线与重布线结构的多条导线电连接。多个导电通孔结构中的至少一个与像素阵列结构共用至少一层导电层。
为让本发明能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
包含附图以便进一步理解本发明，且附图并入本说明书中并构成本说明书的一部分。附图说明本发明的实施例，并与描述一起用于解释本发明的原理。
图1至图3分别是根据本发明的第一实施例的一种电子装置的局部立体示意图、局部剖面示意图以及局部上视示意图；
图4至图6分别是根据本发明的第二实施例至第四实施例的电子装置的局部上视示意图；
图7A至图7C分别是图6中移位寄存器单元SR1至移位寄存器单元SR3的电路图；
图8及图9分别是根据本发明的第五实施例的一种电子装置的局部上视示意图以及局部剖面示意图；
图10是根据本发明的第六实施例的一种电子装置的局部上视示意图；
图11至图13分别是根据本发明的第七实施例至第九实施例的电子装置的局部剖面示意图；
图14及图15分别是根据本发明的第十实施例的一种电子装置的局部立体示意图以及局部剖面示意图；
图16及图17分别是根据本发明的第十一实施例的一种电子装置的局部剖面示意图以及局部上视示意图。
附图标号说明
1、1A-1J：电子装置；
10、10G、10J：像素阵列结构；
10-1：第一像素阵列结构；
10-2：第二像素阵列结构；
100、120、120G：缓冲层；
101：半导体层；
102：栅极绝缘层；
103：第一导电层；
104、121：第一绝缘层；
105：中间导电层；
106、123：第二绝缘层；
107：第二导电层；
108：第三绝缘层；
109：第四绝缘层；
109G：绝缘层；
110：第三导电层；
110G、110H：导电层；
111：可拉伸电极；
12、12G：重布线结构；
122：第一重布线导电层；
124：第二重布线导电层；
1220、1240、CL：导线；
13、13A-13G：导电通孔结构；
13-1：第一导电通孔结构；
13-2：第二导电通孔结构；
13X：仿真导电通孔结构；
16、26：基板；
18、28：元件层；
20：驱动电路；
22：数据解复用器；
24：栅极驱动电路；
30：接着层；
AE、AD1：主动元件；
BE：下电极；
C：电容器；
CH：沟道图案；
CL-1：第一导线；
CL-2：第二导线；
CLK、XCLK、INPUT、OUTPUT、VGH、VGL：信号线；
CP1、CP2：导电图案；
CT：连接件；
CV1-CV4、CV1A、CV1G、CV1H、CV4F、CV4G：导电通孔；
D1：第一方向；
D2：第二方向；
D3：第三方向；
DE、DE1：漏极；
DL：数据线；
GE、GE1：栅极；
MP：中间图案；
PL：电源线；
PE、PEG、PEH：像素电极；
SE、SE1：源极；
SL：扫描线；
SP：子像素；
SR1、SR2、SR3：移位寄存器单元；
TE：上电极；
TP：上层图案；
θ：夹角。
具体实施方式
本文中所提到的方向用语，例如：“上”、“下”、“前”、“后”、“左”、“右”等，仅是参考附图的方向。因此，使用的方向用语是用来说明，而并非用来限制本发明。
在附图中，各附图示出的是特定实施例中所使用的方法、结构和/或材料的通常性特征。然而，这些附图不应被解释为界定或限制由这些实施例所涵盖的范围或性质。举例来说，为了清楚起见，各膜层、区域或结构的相对尺寸、厚度及位置可能缩小或放大，和/或部分元件或膜层可能省略示出。
本说明书或权利要求中提及的“第一”、“第二”等用语仅用以命名不同的元件或区别不同实施例或范围，而并非用来限制元件数量上的上限或下限，也并非用以限定元件的制造顺序或设置顺序。此外，一元件/膜层设置在另一元件/膜层上(或上方)可涵盖所述元件/膜层直接设置在所述另一元件/膜层上(或上方)，且两个元件/膜层直接接触的情况；以及所述元件/膜层间接设置在所述另一元件/膜层上(或上方)，且两个元件/膜层之间存在一或多个元件/膜层的情况。
图1至图3分别是根据本发明的第一实施例的一种电子装置的局部立体示意图、局部剖面示意图以及局部上视示意图。请先参照图1，电子装置1可包括像素阵列结构10、重布线结构12以及多个导电通孔结构13，但不限于此。
像素阵列结构10包括多条信号线，如多条扫描线SL以及多条数据线DL，但不限于此。多条扫描线SL以及多条数据线DL彼此相交而界定出多个子像素SP。每一个子像素SP中可包含一条扫描线SL以及一条数据线DL。然而，扫描线SL、数据线DL以及子像素SP的相对设置关系或每一个子像素SP中所包含的扫描线SL以及数据线DL的数量可依需求改变。
重布线结构12与像素阵列结构10重叠设置。换句话说，重布线结构12与像素阵列结构10在电子装置1的厚度方向(如第三方向D3)上彼此重叠。重布线结构12可包括多条导线CL。在一些实施例中，如图1所示，重布线结构12的多条导线CL可至少部分重叠于像素阵列结构10的多条信号线(如数据线DL以及扫描线SL)，利于维持电子装置1的开口率或光穿透率。本发明的任一实施例在没有冲突的情况下可组合此处叙述的技术手段(即多条导线CL可至少部分重叠于多条信号线)，在下文便不再重述。
多个导电通孔结构13将像素阵列结构10的多条信号线(如多条数据线DL)与重布线结构12的多条导线CL电连接。具体地，导电通孔结构13可包括在电子装置1的厚度方向(如第三方向D3)上堆叠设置的多个导电结构。导电通孔结构13的其中一个导电结构可与对应的信号线连接，而导电通孔结构13的其中另一个导电结构可与对应的导线CL连接。在一些实施例中，导电通孔结构13中的至少一个导电结构与像素阵列结构10中的至少一导电结构可由同一导电层图案化形成。换句话说，多个导电通孔结构13中的至少一个可与像素阵列结构10共用至少一层导电层。
在一些实施例中，电子装置1还可包括驱动电路20。驱动电路20重叠于像素阵列结构10以及重布线结构12，且驱动电路20可通过重布线结构12的多条导线CL以及多个导电通孔结构13而与像素阵列结构10的多条信号线(如多条数据线DL)电连接。
像素阵列结构10的多条信号线可经由重布线结构12的多条导线CL以及多个导电通孔结构13接收来自驱动电路20的信号，电子装置1可以不用在主动区(多个子像素SP所在的区域)的周边设置周边线路，进而有助于实现全窄边框的设计。此外，随着电子装置的尺寸或分辨率的提升，可通过导电通孔结构13、导线CL以及驱动电路20其中至少一个的设计(如尺寸、数量或位置)来提供适当的信号传输路径，进而有助于改善电阻电容负载问题。在一些实施例中，电子装置1可应用于无边手机、无边平板或超窄边桌上型显示器。在一些实施例中，当电子装置1有高光穿透率的需求(如应用于透明显示器)时，可采用微型的驱动电路20来降低驱动电路20的可视性。在一些实施例中，电子装置1也可应用于大尺寸拼接式显示器的可替换显示模块。
图1以矩形框示意性示出导电通孔结构13，其中各条数据线DL可通过一个以上的导电通孔结构13(上下层可为同一个导电通孔或不同的导电通孔)以及一条以上的导线CL而与驱动电路20电连接。在一条数据线DL与多个导电通孔结构13电连接的架构下，与同一条数据线DL电连接的两个导电通孔结构13可分别位于数据线DL的相对两端的子像素SP中。然而，导电通孔结构13的俯视形状、各条信号线所电连接的导电通孔结构13的数量、各条信号线所电连接的导线CL的数量或多个导电通孔结构13在子像素阵列中的位置可依需求改变，且像素阵列结构10中的其他信号线(如多条扫描线SL)也可通过多个导电通孔结构13以及多条导线CL而与驱动电路20电连接。
在一些实施例中，如图2所示，电子装置1还可包括基板16以及元件层18。然而，依据不同的需求，电子装置1可进一步包括其他元件/膜层或省略上述元件/膜层中的至少一个。
基板16例如用于承载元件，基板16可为硬质基板或可挠性基板。举例而言，前述的硬质基板的材料例如是玻璃、晶圆、石英或其他硬质材料，而前述的可挠性基板材料例如是聚乙烯对苯二甲酸酯(polyethylene terephthalate，PET)、聚酰亚胺(polyimide，PI)、聚碳酸酯(polycarbonate，PC)、聚酰胺(polyamide，PA)、聚萘二甲酸乙二醇酯(polyethylenenaphthalate，PEN)、聚乙烯亚胺(polyethylenimine，PEI)、聚氨酯(polyurethane，PU)、聚二甲基硅氧烷(polydimethylsiloxane，PDMS)、压克力(acrylic)聚合物例如是聚甲基丙烯酸甲酯(polymethylmethacrylate，PMMA)等、醚(ether)聚合物例如是聚醚砜(polyethersulfone，PES)或聚醚醚酮(polyetheretherketone，PEEK)、聚烯(polyolefin)、薄玻璃或其他可挠性材料，但并不以此为限。
像素阵列结构10可设置在基板16上。在一些实施例中，如图2所示，像素阵列结构10可包括缓冲层100、半导体层101、栅极绝缘层102、第一导电层103、第一绝缘层104、中间导电层105、第二绝缘层106、第二导电层107、第三绝缘层108、第四绝缘层109以及第三导电层110。然而，依据不同的需求，像素阵列结构10可调整各元件/膜层的相对位置关系，或者，进一步包括其他元件/膜层或省略上述元件/膜层中的至少一个。
缓冲层100、半导体层101、栅极绝缘层102、第一导电层103、第一绝缘层104、中间导电层105、第二绝缘层106、第二导电层107、第三绝缘层108、第四绝缘层109以及第三导电层110例如依序形成在基板16上。上述多层的制造方法、材料及相对设置关系可依需求配置，在此不多加限制。
图2中，像素阵列结构10可包括四层导电层，如第一导电层103、中间导电层105、第二导电层107以及第三导电层110。在一些实施例中，基于导电性或信号传输效率的考虑，第一导电层103、中间导电层105以及第二导电层107的材料可包括金属，但不限于此。另外，基于开口率或透光率的考虑，第三导电层110的材料可包括透光导电材料，但不限于此。依据不同的需求，像素阵列结构10可增加或减少导电层的数量。举例来说，像素阵列结构10可不包括中间导电层105，且第二导电层107可设置在第二绝缘层106上(如图11所示)。
图2中，半导体层101可为图案化半导体层且包括多个沟道图案CH(图2示意性示出一个沟道图案CH)。第一导电层103可为图案化导电层且包括多条扫描线SL(参照图3)、多个栅极GE(图2示意性示出一个栅极GE)、多个下电极BE(图2示意性示出一个下电极BE)以及多个中间图案MP(图2示意性示出一个中间图案MP)。换句话说，多条扫描线SL、多个栅极GE、多个下电极BE以及多个中间图案MP属于同一层。中间导电层105可为图案化导电层且包括多个上电极TE(图2示意性示出一个上电极TE)。第二导电层107可为图案化导电层且包括多条数据线DL(参照图3)、多条电源线PL(参照图3)、多个源极SE(图2示意性示出一个源极SE)、多个漏极DE(图2示意性示出一个漏极DE)以及多个上层图案TP(图2示意性示出一个上层图案TP)。换句话说，多条数据线DL、多条电源线PL、多个源极SE、多个漏极DE以及多个上层图案TP属于同一层。在其他实施例中，多条数据线DL以及多条电源线PL可属于不同层，举例来说，多条电源线PL可与多个上电极TE一起制作，即多条电源线PL可与多个上电极TE属于同一层。第三导电层110可为图案化导电层且包括多个像素电极PE(图2示意性示出一个像素电极PE)。
像素阵列结构10可包括多个主动元件AE(图2示意性示出一个主动元件AE)。各主动元件AE可包括一个沟道图案CH、一个栅极GE、一个源极SE以及一个漏极DE，但不以此为限。如图2所示，源极SE可通过一个贯穿栅极绝缘层102、第一绝缘层104以及第二绝缘层106的导电通孔CV1而与对应的沟道图案CH电连接。此外，漏极DE可通过另一个导电通孔CV1而与对应的沟道图案CH电连接。另外，漏极DE还可通过贯穿第三绝缘层108以及第四绝缘层109的导电通孔CV1A而与对应的像素电极PE电连接。然而，主动元件AE的种类以及主动元件AE中各元件的相对设置关系可依需求改变，而不以图2所绘示的为限。举例来说，主动元件AE可以是非晶硅薄膜晶体管(amorphous silicon thin film transistor，a-Si TFT)、低温多晶硅(Low Temperature Poly-Silicon，LTPS)薄膜晶体管、高温多晶硅(HighTemperature Poly-Silicon，HTPS)薄膜晶体管或氧化物薄膜晶体管(oxide TFT)，但不限于此。
像素阵列结构10还可包括多个电容器C(图2示意性示出一个电容器C)。各电容器C可包括一个下电极BE以及一个上电极TE。在一些实施例中，上电极TE可通过贯穿第二绝缘层106的导电通孔CV2而与对应的源极SE电连接。
图3示意性示出像素阵列结构10中多条信号线(如多条扫描线SL、多条数据线DL以及多条电源线PL)以及多个子像素SP的相对设置关系。如图3所示，各扫描线SL可在第一方向D1上延伸，且多条扫描线SL可在第二方向D2上排列。第一方向D1以及第二方向D2彼此相交且皆垂直于电子装置1的厚度方向(如第三方向D3)。第一方向D1以及第二方向D2可彼此垂直，但不限于此。各数据线DL可在第二方向D2上延伸，且多条数据线DL可在第一方向D1上排列。各电源线PL可在第二方向D2上延伸，且多条电源线PL可在第一方向D1上排列。如图3所示，多条数据线DL以及多条电源线PL可在第一方向D1上交替排列，但不限于此。在其他实施例中，多条信号线可进一步包括其他用途的走线，如修补线(未示出)或共用电极线(未示出)，但不限于此。
图3以粗实线示意性示出九个子像素SP。九个子像素SP在第一方向D1以及第二方向D2上排列成矩形的阵列。然而，子像素SP的数量及其排列方式可依需求(如电子装置1的主动区的形状)改变。举例来说，多个子像素SP也可排列成非矩形(如圆形、其他多边形或不规则形状等)的阵列。在一些实施例中，各子像素SP中可包含一条扫描线SL、一条数据线DL以及一条电源线PL。然而，各子像素SP内的扫描线SL的数量、数据线DL的数量以及电源线PL的数量或是各子像素SP与对应的这些信号线的相对设置关系可依需求改变。
请再参照图2，元件层18可设置在基板16上且重叠于像素阵列结构10以及重布线结构12。在一些实施例中，如图2所示，元件层18可设置在像素阵列结构10远离基板16的一侧上，例如设置在第三导电层110上，但不限于此。在一些实施例中，元件层18可包括显示介质层，如液晶层或电泳层，但不限于此。对应地，电子装置1可提供显示功能。在其他实施例中，元件层18可包括光电转换层。举例来说，元件层18可包括有机发光二极管(OrganicLight Emitting Diode，OLED)、次毫米发光二极管(mini LED)、微发光二极管(micro LED)或光感测元件(photodiode，PD)，但不限于此。对应地，电子装置1可提供照明功能、显示功能或光感测功能。
重布线结构12可设置在基板16上。在一些实施例中，像素阵列结构10以及重布线结构12分别设置在基板16的相对表面上，但不限于此。在一些实施例中，如图2所示，重布线结构12可包括缓冲层120、第一绝缘层121、第一重布线导电层122、第二绝缘层123以及第二重布线导电层124。然而，依据不同的需求，重布线结构12可进一步包括其他元件/膜层或省略上述元件/膜层中的至少一个。
缓冲层120、第一绝缘层121、第一重布线导电层122、第二绝缘层123以及第二重布线导电层124例如依序形成在基板16上。举例来说，在形成像素阵列结构10以及元件层18之后，可将基板16倒置，再依序制作缓冲层120、第一绝缘层121、第一重布线导电层122、第二绝缘层123以及第二重布线导电层124。上述多层的制造方法、材料及相对设置关系可依需求配置，在此不多加限制。
图2中，重布线结构12可包括两层导电层，如第一重布线导电层122以及第二重布线导电层124。在一些实施例中，基于导电性或信号传输效率的考虑，第一重布线导电层122以及第二重布线导电层124的材料可包括金属，但不限于此。依据不同的需求，重布线结构12可增加或减少导电层的数量。
第一重布线导电层122可为图案化导电层且包括多条导线1220(图2示意性示出一条导线1220)。第二重布线导电层124可为图案化导电层且包括多条导线1240(图2示意性示出一条导线1240)。在一些实施例中，导线1220通过贯穿第一绝缘层121、缓冲层120、基板16、缓冲层100以与门绝缘层102的导电通孔CV4而与对应的中间图案MP电连接。导电通孔CV4的制造方法可包括例如是钻孔处理(如激光钻孔处理，但不限于此)、湿式蚀刻、干式蚀刻或是干湿式混合蚀刻等处理方式形成贯穿第一绝缘层121、缓冲层120、基板16、缓冲层100以与门绝缘层102的通孔，然后在形成第一重布线导电层122时，将第一重布线导电层122的材料填入所述通孔。另外，导线1240可通过贯穿第二绝缘层123的导电通孔CV5而与对应的导线1220电连接。
在一些实施例中，如图2所示，电子装置1的多个导电通孔结构13中的至少一个导电通孔结构13可包括一个上层图案TP、一个导电通孔CV3、一个中间图案MP以及一个导电通孔CV4，但不限于此。在其他实施例中，导电通孔结构13也可不包括中间图案MP以及导电通孔CV3，且导电通孔CV4可进一步贯穿第一绝缘层104以及第二绝缘层106。在导电通孔结构13包括中间图案MP以及导电通孔CV3的架构下，导电通孔CV4可以不用进一步贯穿第一绝缘层104以及第二绝缘层106，因此有助于缩减导电通孔CV4的尺寸(如导电通孔CV4在第三方向D3上的厚度)或缩减导电通孔CV4的制造时间、材料使用量或制造难度。
在一些实施例中，导电通孔结构13中的上层图案TP以及导电通孔CV3可与像素阵列结构10中的源极SE、漏极DE、导电通孔CV1以及导电通孔CV2可一起制作，导电通孔结构13中的中间图案MP可与像素阵列结构10中的栅极GE以及下电极BE一起制作，即导电通孔结构13可与像素阵列结构10共用至少一层导电层(如第一导电层103以及第二导电层107)。另一方面，导电通孔结构13中的导电通孔CV4可与重布线结构12的导线1220一起制作，因此，导电通孔结构13也可与重布线结构12共用至少一层导电层(如第一重布线导电层122)。
驱动电路20可设置在重布线结构12的第二重布线导电层124上并与对应的导线1240连接。驱动电路20可包括集成电路，但不以此为限。
在每个子像素SP中，导电通孔结构13的最大尺寸S例如由导电通孔结构13中厚度最大的导电通孔(如导电通孔CV4)决定。在一些实施例中，导电通孔结构13的最大尺寸S(例如导电通孔CV4在第一方向D1上的最大宽度)可大于或等于S1且小于或等于S2，即S1≤S≤S2。S1＝2*d*cotθ+a1，且S2＝(25400/PPI)-a2。在上述式子中，d为导电通孔的厚度(如导电通孔CV4在第三方向D3上的厚度)，θ为导电通孔在窄端处的侧壁面与窄端处的接触面在导电通孔外的夹角(参照图2)，a1为导电通孔在窄端处的接触宽度(例如导电通孔CV4在第一方向D1上的最大接触宽度)，PPI为子像素密度(sub-pixel per inch)，且a2为重布线结构12的导线CL线距(例如在第一方向D1上的最大线距)。在一些实施例中，a1≥2μm，且a2≥2μm。
以下搭配其他附图说明本发明的电子装置的其他实施方式。在下述实施方式中，相同或相似的元件将采用相同或相似的标号，且将省略其赘述。此外，不同示范实施例中的特征在没有冲突的情况下可相互组合，且依本说明书或权利要求所作的简单的等效变化与修饰，皆仍属本专利涵盖的范围内。
图4是根据本发明的第二实施例的一种电子装置的局部上视示意图。请参照图4，在电子装置1A中，相邻两排子像素SP(如图4中左边六个子像素SP)共用一条信号线(如图4中间的电源线PL)，且所述一条信号线(如图4中间的电源线PL)与至少一个导电通孔结构13电连接。通过共用信号线的设计，有助于缩减导电通孔结构13的数量，进而提升电子装置1A的开口率或光穿透率。在一些实施例中，导电通孔结构13可设置在相邻的四个子像素SP(如粗虚线框所示)之间，以降低四个子像素SP各自的遮蔽率，但不以此为限。在其他实施例中，多条信号线(如多条电源线PL或未示出的多条共用电极线)也可共用一个或多个导电通孔结构13，且多条信号线可通过连接线(未示出)而彼此电连接，以缩减导电通孔结构13的数量，进而提升电子装置1A的开口率或光穿透率。本发明的任一实施例在没有冲突的情况下可组合此处叙述的技术手段，在下文便不再重述。
图5是根据本发明的第三实施例的一种电子装置的局部上视示意图。请参照图5，电子装置1B可利用数据解复用器22的电路设计来缩减导电通孔结构13的数量，进而提升电子装置1B的开口率或光穿透率。举例来说，数据解复用器22中的多个(图5示意性示出三个)主动元件AD1的多个栅极GE1分别与多个导电通孔结构13A电连接，以通过多个导电通孔结构13A与对应的驱动电路(未示出)电连接，使多个主动元件AD1依序开启(或依序关闭)。多个主动元件AD1的多个源极SE1与同一个导电通孔结构13电连接，以通过导电通孔结构13接收来自驱动电路(未示出)的数据信号。多个主动元件AD1的多个漏极DE1分别与多条数据线DL电连接，以将数据信号传递至多条数据线DL。数据解复用器22的数量与配置位置可依需求而定，在此不予限制。
图6是根据本发明的第四实施例的一种电子装置的局部上视示意图。图7A至图7C分别是图6中移位寄存器单元SR1至移位寄存器单元SR3的电路图。请参照图6至图7C，电子装置1C还包括栅极驱动电路(Gate Driver on Array，GOA)24。相较于将栅极驱动电路24设置在主动区(多个子像素SP所在的区域)的外围，通过将栅极驱动电路24设置在主动区内，并通过导电通孔结构13B至导电通孔结构13F与驱动电路(未示出)电连接，有助于实现全窄边框的设计。在一些实施例中，栅极驱动电路24可包括移位寄存器单元SR1至移位寄存器单元SR3。移位寄存器单元SR1至移位寄存器单元SR3中的每一个包括信号线CLK、信号线XCLK、信号线INPUT、信号线OUTPUT、信号线VGH以及信号线VGL。移位寄存器单元SR1中的信号线INPUT通过导电通孔结构13B与驱动电路(未示出)电连接。移位寄存器单元SR2中的信号线VGL以及信号线XCLK分别通过导电通孔结构13C以及导电通孔结构13D与驱动电路(未示出)电连接。移位寄存器单元SR3中的信号线CLK以及信号线VGH分别通过导电通孔结构13E以及导电通孔结构13F与驱动电路(未示出)电连接。移位寄存器单元的数量与配置位置可依需求而定，在此不予限制。
图8及图9分别是根据本发明的第五实施例的一种电子装置的局部上视示意图以及局部剖面示意图。请参照图8及图9，在电子装置1D中，考虑到处理均匀性或电子装置1D的视效均匀性，电子装置1D还可包括多个仿真导电通孔结构13X。各子像素SP中可例如设置有一个导电通孔结构13以及一个仿真导电通孔结构13X中的至少一个。如图8所示，假设各子像素SP设计为包括两个导电通孔结构，则两个导电通孔结构可以是两个导电通孔结构13，也可以是一个导电通孔结构13与一个仿真导电通孔结构13X的组合，或是两个仿真导电通孔结构13X(未示出)。
在一些实施例中，如图9所示，多个仿真导电通孔结构13X中的至少一个可包括一个上层图案TP、一个导电通孔CV3以及一个中间图案MP，即多个仿真导电通孔结构13X中的至少一个可与像素阵列结构10共用至少一层导电层(如第一导电层103以及第二导电层107)。此外，多个仿真导电通孔结构13X可以不用与重布线结构12的多条导线CL电连接。
图10是根据本发明的第六实施例的一种电子装置的局部上视示意图。请参照图10，在电子装置1E中，像素阵列结构还包括多个可拉伸电极111。信号线(如扫描线SL或数据线DL)的部分可由可拉伸电极111构成，例如多个可拉伸电极111的至少一个可位于两个相邻子像素SP的交界且将位于所述两个相邻子像素SP中的同一条信号线(如扫描线SL或数据线DL)的两个部分连接。在另一些实施例中，信号线(如扫描线SL或数据线DL)的整体也可由可拉伸电极111构成。可拉伸电极111具备高拉伸性及导电性。举例来说，可拉伸电极111的材料可包括碳基纳米材料、金属纳米材料或其组合，但不限于此。
图11是根据本发明的第七实施例的一种电子装置的局部剖面示意图。请参照图11，在电子装置1F中，像素阵列结构10位于重布线结构12与基板16之间，且元件层18位于重布线结构12与像素阵列结构10之间。举例来说，重布线结构12的缓冲层120可设置在元件层18、第三导电层110以及第四绝缘层109上。此外，在导电通孔结构13中，导电通孔CV4F贯穿第一绝缘层121、缓冲层120、第四绝缘层109以及第三绝缘层108，且导电通孔CV4F的相对两端分别与导线1220以及上层图案TP连接。电子装置1F可例如应用于内嵌式感测显示设备，但不以此为限。
图11未示出中间导电层105以及电容器C。依据不同的需求，电子装置1F的像素阵列结构10可包括也可不包括中间导电层105或电容器C。本发明的任一实施例在没有冲突的情况下可组合此处叙述的技术手段，在下文便不再重述。
图12是根据本发明的第八实施例的一种电子装置的局部剖面示意图。请参照图12，在电子装置1G中，重布线结构12G位于元件层18与像素阵列结构10G之间。
在一些实施例中，如图12所示，在基板16上依序形成像素阵列结构10G的缓冲层100至第三绝缘层108之后，可接续形成重布线结构12G的第一绝缘层121至第二重布线导电层124，然后再依序形成驱动电路20、绝缘层109G、导电层110G、元件层18以及缓冲层120G。在此架构下，像素阵列结构10G可不包括第四绝缘层109以及第三导电层110，重布线结构12G可不包括缓冲层120。此外，重布线结构12G的第一绝缘层121设置在像素阵列结构10G的第三绝缘层108上。在导电通孔结构13G中，导电通孔CV4G贯穿第一绝缘层121以及第三绝缘层108，且导电通孔CV4G的相对两端分别连接导线1220以及上层图案TP。电子装置1G的绝缘层109G设置在驱动电路20以及第二绝缘层123上。电子装置1G的导电层110G设置在绝缘层109G上。导电层110G可为图案化导电层且包括多个像素电极PEG(图12示意性示出一个像素电极PEG)。像素电极PEG可通过贯穿绝缘层109G以及第二绝缘层123的导电通孔CV1G而与导线1220电连接。电子装置1G的缓冲层120G设置在元件层18以及导电层110G上。
图13是根据本发明的第九实施例的一种电子装置的局部剖面示意图。请参照图13，在电子装置1H中，基板16位于元件层18与像素阵列结构10G之间。举例来说，电子装置1H可不包括绝缘层109G，且电子装置1H的导电层110H、元件层18以及缓冲层120G可依序设置在基板16远离像素阵列结构10G的表面上，其中导电层110H的像素电极PEH通过贯穿基板16、缓冲层100以与门绝缘层102的导电通孔CV1H而与对应的中间图案MP电连接。
图14及图15分别是根据本发明的第十实施例的一种电子装置的局部立体示意图以及局部剖面示意图。请参照图14及图15，电子装置1I包括多个像素阵列结构，如第一像素阵列结构10-1以及第二像素阵列结构10-2。第一像素阵列结构10-1位于第二像素阵列结构10-2与重布线结构12之间。重布线结构12的多条导线包括多条第一导线CL-1以及多条第二导线CL-2。为方便区别，图14以不同线宽的实线表示第一导线CL-1以及第二导线CL-2。多个导电通孔结构包括多个第一导电通孔结构13-1以及多个第二导电通孔结构13-2。为方便区别，以不同底色标示出第一导电通孔结构13-1以及第二导电通孔结构13-2的所在区域。第一像素阵列结构10-1中的多条信号线(如多条数据线DL)通过多个第一导电通孔结构13-1而与重布线结构12的多条第一导线CL1电连接，且第二像素阵列结构10-2中的多条信号线(如多条数据线DL)通过多个第二导电通孔结构13-2而与重布线结构12的多条第二导线CL2电连接。图14示意性示出多条第一导线CL1以及多条第二导线CL2电连接至一个驱动电路20。替代地，多条第一导线CL1以及多条第二导线CL2可电连接至多个驱动电路20(如图15所示)。
请参照图15，第一像素阵列结构10-1与重布线结构12中的元件/膜层及其相对设置关系可参照前述，在此不再重述。第二像素阵列结构10-2设置在基板26上且可具有与第一像素阵列结构10-1大体相似的结构。图15的第二像素阵列结构10-2未示出中间导电层105、第二绝缘层106以及电容器C。然而，依据不同的需求，像素阵列结构10-2可包括也可不包括中间导电层105、第二绝缘层106或电容器C。元件层28设置在第二像素阵列结构10-2的像素电极PE上。元件层28与元件层18可分别用以提供不同的功能，如照明功能、显示功能以及光感测功能中的两者，但不以此为限。举例来说，元件层28与元件层18的其中一个可例如包括次毫米发光二极管阵列或微发光二极管阵列，以提供照明功能，且元件层28与元件层18的其中另一个可例如包括液晶层，以提供显示功能。作为另一种选择，元件层28与元件层18的其中一个可包括液晶层、电泳层、有机发光二极管阵列、次毫米发光二极管阵列或微发光二极管阵列，以提供显示功能，且元件层28与元件层18的其中另一个可例如包括光感测元件阵列，以提供光感测功能。
在一些实施例中，如图15所示，第一导电通孔结构13-1可具有与图2的导电通孔结构13相似的结构，即第一导电通孔结构13-1可包括一个上层图案TP、一个导电通孔CV3、一个中间图案MP以及一个导电通孔CV4，但不限于此。另一方面，第二导电通孔结构13-2除了一个上层图案TP、一个导电通孔CV3、一个中间图案MP以及一个导电通孔CV4之外，可进一步包括导电通孔CV1A、导电图案CP2、连接件CT以及导电图案CP1。导电图案CP2可与第一像素阵列结构10-1中的像素电极PE一起形成，且导电图案CP2可通过导电通孔CV1A而与上层图案TP电连接。导电图案CP1可与第二像素阵列结构10-2的像素电极PE一起形成。在将第二像素阵列结构10-2以及元件层28设置在基板26上之后，可翻转基板26，使第二像素阵列结构10-2面向第一像素阵列结构10-1，并通过接着层30将第一像素阵列结构10-1与第二像素阵列结构10-2接合，且导电图案CP1通过连接件CT而与导电图案CP2电连接。连接件CT例如包括导电胶或焊接件，但不限于此。
图16及图17分别是根据本发明的第十一实施例的一种电子装置的局部剖面示意图以及局部上视示意图。请参照图16及图17，在电子装置1J中，像素阵列结构10J例如为被动式像素阵列结构。此外，像素阵列结构10J可不包括电源线PL、主动元件AD、电容器C、半导体层101以及中间导电层105，但不限于此。
在本发明的一实施例中，像素阵列结构的多条信号线可通过多个导电通孔结构连接至重布线结构的多条导线，再通过重布线结构的多条导线连接至驱动系统端(如驱动电路)，电子装置可以不用设置周边线路，进而有助于实现窄边框甚或无边框的设计。此外，随着电子装置的尺寸或分辨率的提升，可通过导电通孔结构、导线以及驱动电路其中至少一个的设计(如尺寸、数量或位置)来提供适当的信号传输路径，进而有助于改善电阻电容负载问题。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。因此，本发明的保护范围当视权利要求书及其均等范围所界定者为准。

Claims (15)

1.一种电子装置，其特征在于，包括：
像素阵列结构，包括多条信号线；
重布线结构，与所述像素阵列结构重叠设置且包括多条导线；以及
多个导电通孔结构，将所述像素阵列结构的所述多条信号线与所述重布线结构的所述多条导线电连接，其中所述多个导电通孔结构中的至少一个与所述像素阵列结构共用至少一层导电层。
2.根据权利要求1所述的电子装置，其特征在于，所述像素阵列结构还包括多个子像素，且相邻两排子像素共用一条信号线，且所述一条信号线与至少一个导电通孔结构电连接。
3.根据权利要求1所述的电子装置，其特征在于，还包括数据解复用器、移位寄存器单元以与栅极驱动电路中的至少一个。
4.根据权利要求1所述的电子装置，其特征在于，还包括：
多个仿真导电通孔结构，其中所述多个仿真导电通孔结构中的至少一个与所述像素阵列结构共用至少一层导电层，所述像素阵列结构还包括多个子像素，且各子像素中设置有一个导电通孔结构以及一个仿真导电通孔结构中的至少一个。
5.根据权利要求1所述的电子装置，其特征在于，所述像素阵列结构还包括多个子像素以及多个可拉伸电极，所述多个可拉伸电极的至少一个位于两个相邻子像素的交界且将位于所述两个相邻子像素中的同一条信号线的两个部分连接。
6.根据权利要求1所述的电子装置，其特征在于，还包括：
基板，其中所述像素阵列结构以及所述重布线结构设置在所述基板上；以及
元件层，设置在所述基板上且重叠于所述像素阵列结构以及所述重布线结构。
7.根据权利要求6所述的电子装置，其特征在于，所述元件层包括显示介质层或光电转换层。
8.根据权利要求6所述的电子装置，其特征在于，所述像素阵列结构以及所述重布线结构分别设置在所述基板的相对表面上，且所述多个导电通孔结构贯穿所述基板，以将所述像素阵列结构的所述多条信号线与所述重布线结构的所述多条导线电连接，其中所述元件层设置在所述像素阵列结构远离所述基板的一侧上。
9.根据权利要求6所述的电子装置，其特征在于，所述像素阵列结构位于所述重布线结构与所述基板之间，且
其中所述元件层位于所述重布线结构与所述像素阵列结构之间，或者所述重布线结构位于所述元件层与所述像素阵列结构之间，或者所述基板位于所述元件层与所述像素阵列结构之间。
10.根据权利要求1所述的电子装置，其特征在于，所述电子装置包括多个所述像素阵列结构，多个所述像素阵列结构包括第一像素阵列结构以及第二像素阵列结构，且所述第一像素阵列结构位于所述第二像素阵列结构与所述重布线结构之间，
其中所述重布线结构的多条导线包括多条第一导线以及多条第二导线，所述多个导电通孔结构包括多个第一导电通孔结构以及多个第二导电通孔结构，且
其中所述第一像素阵列结构中的多条信号线通过所述多个第一导电通孔结构而与所述重布线结构的所述多条第一导线电连接，且所述第二像素阵列结构中的多条信号线通过所述多个第二导电通孔结构而与所述重布线结构的所述多条第二导线电连接。
11.根据权利要求1所述的电子装置，其特征在于，述多个导电通孔结构中的所述至少一个与所述像素阵列结构共用所述像素阵列结构中的第一导电层以及第二导电层。
12.根据权利要求1所述的电子装置，其特征在于，所述像素阵列结构中各信号线通过至少一个导电通孔结构与所述重布线结构中对应的一条导线电连接。
13.根据权利要求1所述的电子装置，其特征在于，所述重布线结构的所述多条导线至少部分重叠于所述像素阵列结构的所述多条信号线。
14.根据权利要求1所述的电子装置，其特征在于，还包括：
驱动电路，重叠于所述像素阵列结构以及所述重布线结构，且所述驱动电路通过所述重布线结构的所述多条导线以及所述多个导电通孔结构而与所述像素阵列结构的所述多条信号线电连接。
15.根据权利要求1所述的电子装置，其特征在于，所述多个导电通孔结构中的至少一个导电通孔结构满足：
S1≤S≤S2；
S1＝2*d*cotθ+a1；以及
S2＝(25400/PPI]-a2，
其中S为所述至少一个导电通孔结构的最大尺寸，d为所述至少一个导电通孔结构中厚度最大的导电通孔的厚度，θ为厚度最大的所述导电通孔在窄端处的侧壁面与窄端处的接触面在所述导电通孔外的夹角，a1为所述导电通孔在窄端处的接触宽度，PPI为像素密度，且a2为所述重布线结构的所述导线的线距。
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