TWI746124B

TWI746124B - 電子裝置

Info

Publication number: TWI746124B
Application number: TW109128727A
Authority: TW
Inventors: 陳巍中; 郭文瑜; 馮捷威; 王泰瑞
Original assignee: 財團法人工業技術研究院
Priority date: 2019-10-01
Filing date: 2020-08-24
Publication date: 2021-11-11
Also published as: TW202115708A

Abstract

一種電子裝置，其包括畫素陣列結構、重分佈結構以及多個導電通孔結構。畫素陣列結構包括多條訊號線。重分佈結構與畫素陣列結構重疊設置且包括多條導線。多個導電通孔結構將畫素陣列結構的多條訊號線與重分佈結構的多條導線電性連接。多個導電通孔結構中的至少一個與畫素陣列結構共用至少一層導電層。

Description

電子裝置

本揭露是有關於一種電子裝置。

電子裝置中的驅動電路通常設置在主動區的周邊，且主動區中的訊號線藉由布置在主動區外圍的周邊線路來與驅動電路電性連接。周邊線路占據一定的布線區域，使得電子裝置不易達成窄邊框的設計。此外，隨著電子裝置的尺寸或解析度的提升，容易因周邊線路過長而產生電阻電容負載(RC loading)問題，進而影響電子裝置性能表現的均勻性，例如造成亮度或電性表現的均勻性不佳。

本揭露的一實施例提供一種電子裝置，其有助於實現窄邊框的設計或改善電阻電容負載問題。

本揭露的一實施例的一種電子裝置包括畫素陣列結構、重分佈結構以及多個導電通孔結構。畫素陣列結構包括多條訊號線。重分佈結構與畫素陣列結構重疊設置且包括多條導線。多個導電通孔結構將畫素陣列結構的多條訊號線與重分佈結構的多條導線電性連接。多個導電通孔結構中的至少一個與畫素陣列結構共用至少一層導電層。

為讓本揭露能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

實施方式中所提到的方向用語，例如：「上」、「下」、「前」、「後」、「左」、「右」等，僅是參考附圖的方向。因此，使用的方向用語是用來說明，而並非用來限制本揭露。

在附圖中，各圖式繪示的是特定示範實施例中所使用的方法、結構及/或材料的通常性特徵。然而，這些圖式不應被解釋為界定或限制由這些示範實施例所涵蓋的範圍或性質。舉例來說，為了清楚起見，各膜層、區域及/或結構的相對尺寸、厚度及位置可能縮小或放大，及/或部分元件或膜層可能省略示出。

本說明書或申請專利範圍中提及的「第一」、「第二」等用語僅用以命名不同元件或區別不同實施例或範圍，而並非用來限制元件數量上的上限或下限，也並非用以限定元件的製造順序或設置順序。再者，一元件/膜層設置在另一元件/膜層上(或上方)可包括兩個元件/膜層之間存在或不存在額外元件/膜層的情況，換句話說，所述元件/膜層可直接或間接設置在所述另一元件/膜層上(或上方)。另一方面，一元件/膜層直接設置在另一元件/膜層上(或上方)表示兩個元件/膜層彼此接觸，且兩個元件/膜層之間不存在額外元件/膜層。

圖1至圖3分別是依照本揭露的第一實施例的一種電子裝置的局部立體示意圖、局部剖面示意圖以及局部上視示意圖。請先參照圖1，電子裝置1可包括畫素陣列結構10、重分佈結構12以及多個導電通孔結構13，但不限於此。

畫素陣列結構10包括多條訊號線，如多條掃描線SL以及多條資料線DL，但不限於此。多條掃描線SL以及多條資料線DL彼此相交而界定出多個子畫素SP。每一個子畫素SP中可包含一條掃描線SL以及一條資料線DL。然而，掃描線SL、資料線DL以及子畫素SP的相對設置關係或每一個子畫素SP中所包含的掃描線SL以及資料線DL的數量可依需求改變。

重分佈結構12與畫素陣列結構10重疊設置。換句話說，重分佈結構12與畫素陣列結構10在電子裝置1的厚度方向(如第三方向D3)上彼此重疊。重分佈結構12可包括多條導線CL。在一些實施例中，如圖1所示，重分佈結構12的多條導線CL可至少部分重疊於畫素陣列結構10的多條訊號線(如資料線DL以及掃描線SL)，利於維持電子裝置1的開口率或光穿透率。本揭露的任一實施例在沒有衝突的情況下可組合此處敘述的技術手段(即多條導線CL可至少部分重疊於多條訊號線)，於下便不再重述。

多個導電通孔結構13將畫素陣列結構10的多條訊號線(如多條資料線DL)與重分佈結構12的多條導線CL電性連接。具體地，導電通孔結構13可包括在電子裝置1的厚度方向(如第三方向D3)上堆疊設置的多個導電結構。導電通孔結構13的其中一個導電結構可與對應的訊號線連接，而導電通孔結構13的其中另一個導電結構可與對應的導線CL連接。在一些實施例中，導電通孔結構13中的至少一個導電結構與畫素陣列結構10中的至少一導電結構可由同一導電層圖案化形成。換句話說，多個導電通孔結構13中的至少一個可與畫素陣列結構10共用至少一層導電層。

在一些實施例中，電子裝置1還可包括驅動電路20。驅動電路20重疊於畫素陣列結構10以及重分佈結構12，且驅動電路20可透過重分佈結構12的多條導線CL以及多個導電通孔結構13而與畫素陣列結構10的多條訊號線(如多條資料線DL)電性連接。

畫素陣列結構10的多條訊號線可經由重分佈結構12的多條導線CL以及多個導電通孔結構13接收來自驅動電路20的訊號，電子裝置1可以不用在主動區(多個子畫素SP所在的區域)的周邊設置周邊線路，進而有助於實現全窄邊框的設計。此外，隨著電子裝置的尺寸或解析度的提升，可藉由導電通孔結構13、導線CL以及驅動電路20其中至少一者的設計(如尺寸、數量或位置)來提供適當的訊號傳輸路徑，進而有助於改善電阻電容負載問題。在一些實施例中，電子裝置1可應用於無邊手機、無邊平板或超窄邊桌上型顯示器。在一些實施例中，當電子裝置1有高光穿透率的需求(如應用於透明顯示器)時，可採用微型的驅動電路20來降低驅動電路20的可視性。在一些實施例中，電子裝置1也可應用於大尺寸拼接式顯示器的可替換顯示模組。

圖1以矩形框示意性繪示出導電通孔結構13，其中各條資料線DL可透過一個以上的導電通孔結構13(上下層可為同一個導電通孔或不同的導電通孔)以及一條以上的導線CL而與驅動電路20電性連接。在一條資料線DL與多個導電通孔結構13電性連接的架構下，與同一條資料線DL電性連接的兩個導電通孔結構13可分別位於資料線DL的相對兩端的子畫素SP中。然而，導電通孔結構13的俯視形狀、各條訊號線所電性連接的導電通孔結構13的數量、各條訊號線所電性連接的導線CL的數量或多個導電通孔結構13在子畫素陣列中的位置可依需求改變，且畫素陣列結構10中的其他訊號線(如多條掃描線SL)也可透過多個導電通孔結構13以及多條導線CL而與驅動電路20電性連接。

在一些實施例中，如圖2所示，電子裝置1還可包括基板16以及元件層18。然而，依據不同的需求，電子裝置1可進一步包括其他元件/膜層或省略上述元件/膜層中的至少一者。

基板16例如用於承載元件，基板16可為硬質基板或可撓性基板。舉例而言，前述之硬質基板的材料例如是玻璃、晶圓、石英或其他硬質材料，而前述之可撓性基板材料例如是聚乙烯對苯二甲酸酯(polyethylene terephthalate，PET)、聚醯亞胺(polyimide，PI)、聚碳酸酯(polycarbonate，PC)、聚醯胺(polyamide，PA)、聚萘二甲酸乙二醇酯(polyethylene naphthalate，PEN)、聚乙烯亞胺(polyethylenimine，PEI)、聚氨酯(polyurethane，PU)、聚二甲基矽氧烷(polydimethylsiloxane，PDMS)、壓克力系(acrylic)聚合物例如是聚甲基丙烯酸甲酯(polymethylmethacrylate, PMMA)等、醚系(ether)聚合物例如是聚醚碸(polyethersulfone，PES)或聚醚醚酮(polyetheretherketone，PEEK)、聚烯(polyolefin)、薄玻璃或其他可撓性材料，但並不以此為限。

畫素陣列結構10可設置在基板16上。在一些實施例中，如圖2所示，畫素陣列結構10可包括緩衝層100、半導體層101、閘絕緣層102、第一導電層103、第一絕緣層104、中間導電層105、第二絕緣層106、第二導電層107、第三絕緣層108、第四絕緣層109以及第三導電層110。然而，依據不同的需求，畫素陣列結構10可調整各元件/膜層的相對位置關係，或者，進一步包括其他元件/膜層或省略上述元件/膜層中的至少一者。

緩衝層100、半導體層101、閘絕緣層102、第一導電層103、第一絕緣層104、中間導電層105、第二絕緣層106、第二導電層107、第三絕緣層108、第四絕緣層109以及第三導電層110例如依序形成在基板16上。上述多層的製造方法、材料及相對設置關係可依需求配置，於此不多加限制。

圖2中，畫素陣列結構10可包括四層導電層，如第一導電層103、中間導電層105、第二導電層107以及第三導電層110。在一些實施例中，基於導電性或訊號傳輸效率的考量，第一導電層103、中間導電層105以及第二導電層107的材料可包括金屬，但不限於此。另外，基於開口率或透光率的考量，第三導電層110的材料可包括透光導電材料，但不限於此。依據不同的需求，畫素陣列結構10可增加或減少導電層的數量。舉例來說，畫素陣列結構10可不包括中間導電層105，且第二導電層107可設置在第二絕緣層106上(如圖11所示)。

圖2中，半導體層101可為圖案化半導體層且包括多個通道圖案CH(圖2示意性繪示出一個通道圖案CH)。第一導電層103可為圖案化導電層且包括多條掃描線SL(參照圖3)、多個閘極GE(圖2示意性繪示出一個閘極GE)、多個下電極BE(圖2示意性繪示出一個下電極BE)以及多個中間圖案MP(圖2示意性繪示出一個中間圖案MP)。換句話說，多條掃描線SL、多個閘極GE、多個下電極BE以及多個中間圖案MP屬於同一層。中間導電層105可為圖案化導電層且包括多個上電極TE(圖2示意性繪示出一個上電極TE)。第二導電層107可為圖案化導電層且包括多條資料線DL(參照圖3)、多條電源線PL(參照圖3)、多個源極SE(圖2示意性繪示出一個源極SE)、多個汲極DE(圖2示意性繪示出一個汲極DE)以及多個上層圖案TP(圖2示意性繪示出一個上層圖案TP)。換句話說，多條資料線DL、多條電源線PL、多個源極SE、多個汲極DE以及多個上層圖案TP屬於同一層。在其他實施例中，多條資料線DL以及多條電源線PL可屬於不同層，舉例來說，多條電源線PL可與多個上電極TE一起製作，即多條電源線PL可與多個上電極TE屬於同一層。第三導電層110可為圖案化導電層且包括多個畫素電極PE(圖2示意性繪示出一個畫素電極PE)。

畫素陣列結構10可包括多個主動元件AE(圖2示意性繪示出一個主動元件AE)。各主動元件AE可包括一個通道圖案CH、一個閘極GE、一個源極SE以及一個汲極DE，但不以此為限。如圖2所示，源極SE可透過一個貫穿閘絕緣層102、第一絕緣層104以及第二絕緣層106的導電通孔CV1而與對應的通道圖案CH電性連接。此外，汲極DE可透過另一個導電通孔CV1而與對應的通道圖案CH電性連接。另外，汲極DE還可透過貫穿第三絕緣層108以及第四絕緣層109的導電通孔CV1A而與對應的畫素電極PE電性連接。然而，主動元件AE的種類以及主動元件AE中各元件的相對設置關係可依需求改變，而不以圖2所繪示的為限。舉例來說，主動元件AE可以是非晶矽薄膜電晶體(amorphous silicon thin film transistor，a-Si TFT)、低溫多晶矽(Low Temperature Poly-Silicon，LTPS)薄膜電晶體、高溫多晶矽(High Temperature Poly-Silicon，HTPS)薄膜電晶體或氧化物薄膜電晶體(oxide TFT)，但不限於此。

畫素陣列結構10還可包括多個電容器C(圖2示意性繪示出一個電容器C)。各電容器C可包括一個下電極BE以及一個上電極TE。在一些實施例中，上電極TE可透過貫穿第二絕緣層106的導電通孔CV2而與對應的源極SE電性連接。

圖3示意性繪示出畫素陣列結構10中多條訊號線(如多條掃描線SL、多條資料線DL以及多條電源線PL)以及多個子畫素SP的相對設置關係。如圖3所示，各掃描線SL可在第一方向D1上延伸，且多條掃描線SL可在第二方向D2上排列。第一方向D1以及第二方向D2彼此相交且皆垂直於電子裝置1的厚度方向(如第三方向D3)。第一方向D1以及第二方向D2可彼此垂直，但不限於此。各資料線DL可在第二方向D2上延伸，且多條資料線DL可在第一方向D1上排列。各電源線PL可在第二方向D2上延伸，且多條電源線PL可在第一方向D1上排列。如圖3所示，多條資料線DL以及多條電源線PL可在第一方向D1上交替排列，但不限於此。在其他實施例中，多條訊號線可進一步包括其他用途的走線，如修補線(未繪示)或共用電極線(未繪示)，但不限於此。

圖3以粗實線示意性繪示出九個子畫素SP。九個子畫素SP在第一方向D1以及第二方向D2上排列成矩形的陣列。然而，子畫素SP的數量及其排列方式可依需求(如電子裝置1的主動區的形狀)改變。舉例來說，多個子畫素SP也可排列成非矩形(如圓形、其他多邊形或不規則形狀等)的陣列。在一些實施例中，各子畫素SP中可包含一條掃描線SL、一條資料線DL以及一條電源線PL。然而，各子畫素SP內的掃描線SL的數量、資料線DL的數量以及電源線PL的數量或是各子畫素SP與對應的這些訊號線的相對設置關係可依需求改變。

請再參照圖2，元件層18可設置在基板16上且重疊於畫素陣列結構10以及重分佈結構12。在一些實施例中，如圖2所示，元件層18可設置在畫素陣列結構10遠離基板16的一側上，例如設置在第三導電層110上，但不限於此。在一些實施例中，元件層18可包括顯示介質層，如液晶層或電泳層，但不限於此。對應地，電子裝置1可提供顯示功能。在其他實施例中，元件層18可包括光電轉換層。舉例來說，元件層18可包括有機發光二極體(Organic Light Emitting Diode，OLED)、次毫米發光二極體(mini LED)、微發光二極體(micro LED)或光感測元件(photodiode，PD)，但不限於此。對應地，電子裝置1可提供照明功能、顯示功能或光感測功能。

重分佈結構12可設置在基板16上。在一些實施例中，畫素陣列結構10以及重分佈結構12分別設置在基板16的相對表面上，但不限於此。在一些實施例中，如圖2所示，重分佈結構12可包括緩衝層120、第一絕緣層121、第一重分佈導電層122、第二絕緣層123以及第二重分佈導電層124。然而，依據不同的需求，重分佈結構12可進一步包括其他元件/膜層或省略上述元件/膜層中的至少一者。

緩衝層120、第一絕緣層121、第一重分佈導電層122、第二絕緣層123以及第二重分佈導電層124例如依序形成在基板16上。舉例來說，在形成畫素陣列結構10以及元件層18之後，可將基板16倒置，再依序製作緩衝層120、第一絕緣層121、第一重分佈導電層122、第二絕緣層123以及第二重分佈導電層124。上述多層的製造方法、材料及相對設置關係可依需求配置，於此不多加限制。

圖2中，重分佈結構12可包括兩層導電層，如第一重分佈導電層122以及第二重分佈導電層124。在一些實施例中，基於導電性或訊號傳輸效率的考量，第一重分佈導電層122以及第二重分佈導電層124的材料可包括金屬，但不限於此。依據不同的需求，重分佈結構12可增加或減少導電層的數量。

第一重分佈導電層122可為圖案化導電層且包括多條導線1220(圖2示意性繪示出一條導線1220)。第二重分佈導電層124可為圖案化導電層且包括多條導線1240(圖2示意性繪示出一條導線1240)。在一些實施例中，導線1220透過貫穿第一絕緣層121、緩衝層120、基板16、緩衝層100以及閘絕緣層102的導電通孔CV4而與對應的中間圖案MP電性連接。導電通孔CV4的製造方法可包括例如是鑽孔製程(如雷射鑽孔製程，但不限於此)、濕式蝕刻、乾式蝕刻或是乾濕式混合蝕刻等製程方式形成貫穿第一絕緣層121、緩衝層120、基板16、緩衝層100以及閘絕緣層102的通孔，然後在形成第一重分佈導電層122時，將第一重分佈導電層122的材料填入所述通孔。另外，導線1240可透過貫穿第二絕緣層123的導電通孔CV5而與對應的導線1220電性連接。

在一些實施例中，如圖2所示，電子裝置1的多個導電通孔結構13中的至少一個導電通孔結構13可包括一個上層圖案TP、一個導電通孔CV3、一個中間圖案MP以及一個導電通孔CV4，但不限於此。在其他實施例中，導電通孔結構13也可不包括中間圖案MP以及導電通孔CV3，且導電通孔CV4可進一步貫穿第一絕緣層104以及第二絕緣層106。在導電通孔結構13包括中間圖案MP以及導電通孔CV3的架構下，導電通孔CV4可以不用進一步貫穿第一絕緣層104以及第二絕緣層106，因此有助於縮減導電通孔CV4的尺寸(如導電通孔CV4在第三方向D3上的厚度)或縮減導電通孔CV4的製造時間、材料使用量或製造難度。

在一些實施例中，導電通孔結構13中的上層圖案TP以及導電通孔CV3可與畫素陣列結構10中的源極SE、汲極DE、導電通孔CV1以及導電通孔CV2可一起製作，導電通孔結構13中的中間圖案MP可與畫素陣列結構10中的閘極GE以及下電極BE一起製作，即導電通孔結構13可與畫素陣列結構10共用至少一層導電層(如第一導電層103以及第二導電層107)。另一方面，導電通孔結構13中的導電通孔CV4可與重分佈結構12的導線1220一起製作，因此，導電通孔結構13也可與重分佈結構12共用至少一層導電層(如第一重分佈導電層122)。

驅動電路20可設置在重分佈結構12的第二重分佈導電層124上並與對應的導線1240連接。驅動電路20可包括積體電路，但不以此為限。

在每個子畫素SP中，導電通孔結構13的最大尺寸S例如由導電通孔結構13中厚度最大的導電通孔(如導電通孔CV4)決定。在一些實施例中，導電通孔結構13的最大尺寸S(例如導電通孔CV4在第一方向D1上的最大寬度)可大於或等於S1且小於或等於S2，即S1≦S≦S2。S1=2*d*cotθ+a1，且S2=(25400/PPI)-a2。在上述式子中，d為導電通孔的厚度(如導電通孔CV4在第三方向D3上的厚度)，θ為導電通孔在窄端處的側壁面與窄端處的接觸面在導電通孔外的夾角(參照圖2)，a1為導電通孔在窄端處的接觸寬度(例如導電通孔CV4在第一方向D1上的最大接觸寬度)，PPI為子畫素密度(sub-pixel per inch)，且a2為重分布結構12的導線CL線距(例如在第一方向D1上的最大線距)。在一些實施例中，a1≥2μm，且a2≥2μm。

以下搭配其他附圖說明本揭露的電子裝置的其他實施方式。在下述實施方式中，相同或相似的元件將採用相同或相似的標號，且將省略其贅述。此外，不同示範實施例中的特徵在沒有衝突的情況下可相互組合，且依本說明書或申請專利範圍所作之簡單的等效變化與修飾，皆仍屬本專利涵蓋之範圍內。

圖4是依照本揭露的第二實施例的一種電子裝置的局部上視示意圖。請參照圖4，在電子裝置1A中，相鄰兩排子畫素SP(如圖4中左邊六個子畫素SP)共用一條訊號線(如圖4中間的電源線PL)，且所述一條訊號線(如圖4中間的電源線PL)與至少一個導電通孔結構13電性連接。藉由共用訊號線的設計，有助於縮減導電通孔結構13的數量，進而提升電子裝置1A的開口率或光穿透率。在一些實施例中，導電通孔結構13可設置在相鄰的四個子畫素SP(如粗虛線框所示)之間，以降低四個子畫素SP各自的遮蔽率，但不以此為限。在其他實施例中，複數條訊號線(如複數條電源線PL或未繪示的複數條共用電極線)也可共用一個或多個導電通孔結構13，且複數條訊號線可透過連接線(未繪示)而彼此電性連接，以縮減導電通孔結構13的數量，進而提升電子裝置1A的開口率或光穿透率。本揭露的任一實施例在沒有衝突的情況下可組合此處敘述的技術手段，於下便不再重述。

圖5是依照本揭露的第三實施例的一種電子裝置的局部上視示意圖。請參照圖5，電子裝置1B可利用資料解多工器22的電路設計來縮減導電通孔結構13的數量，進而提升電子裝置1B的開口率或光穿透率。舉例來說，資料解多工器22中的多個(圖5示意性繪示出三個)主動元件AD1的多個閘極GE1分別與多個導電通孔結構13A電性連接，以透過多個導電通孔結構13A與對應的驅動電路(未繪示)電性連接，使多個主動元件AD1依序開啟(或依序關閉)。多個主動元件AD1的多個源極SE1與同一個導電通孔結構13電性連接，以透過導電通孔結構13接收來自驅動電路(未繪示)的資料訊號。多個主動元件AD1的多個汲極DE1分別與多條資料線DL電性連接，以將資料訊號傳遞至多條資料線DL。資料解多工器22的數量與配置位置可依需求而定，在此不予限制。

圖6是依照本揭露的第四實施例的一種電子裝置的局部上視示意圖。圖7A至圖7C分別是圖6中移位寄存器單元SR1至移位寄存器單元SR3的電路圖。請參照圖6至圖7C，電子裝置1C還包括閘極驅動電路(Gate Driver on Array，GOA)24。相較於將閘極驅動電路24設置在主動區(多個子畫素SP所在的區域)的外圍，藉由將閘極驅動電路24設置在主動區內，並透過導電通孔結構13B至導電通孔結構13F與驅動電路(未繪示)電性連接，有助於實現全窄邊框的設計。在一些實施例中，閘極驅動電路24可包括移位寄存器單元SR1至移位寄存器單元SR3。移位寄存器單元SR1至移位寄存器單元SR3中的每一個包括訊號線CLK、訊號線XCLK、訊號線INPUT、訊號線OUTPUT、訊號線VGH以及訊號線VGL。移位寄存器單元SR1中的訊號線INPUT透過導電通孔結構13B與驅動電路(未繪示)電性連接。移位寄存器單元SR2中的訊號線VGL以及訊號線XCLK分別透過導電通孔結構13C以及導電通孔結構13D與驅動電路(未繪示)電性連接。移位寄存器單元SR3中的訊號線CLK以及訊號線VGH分別透過導電通孔結構13E以及導電通孔結構13F與驅動電路(未繪示)電性連接。移位寄存器單元的數量與配置位置可依需求而定，在此不予限制。

圖8及圖9分別是依照本揭露的第五實施例的一種電子裝置的局部上視示意圖以及局部剖面示意圖。請參照圖8及圖9，在電子裝置1D中，考量到製程均勻性或電子裝置1D的視效均勻性，電子裝置1D還可包括多個仿真導電通孔結構13X。各子畫素SP中可例如設置有一個導電通孔結構13以及一個仿真導電通孔結構13X中的至少一者。如圖8所示，假設各子畫素SP設計為包括兩個導電通孔結構，則兩個導電通孔結構可以是兩個導電通孔結構13，也可以是一個導電通孔結構13與一個仿真導電通孔結構13X的組合，或是兩個仿真導電通孔結構13X(未繪示)。

在一些實施例中，如圖9所示，多個仿真導電通孔結構13X中的至少一個可包括一個上層圖案TP、一個導電通孔CV3以及一個中間圖案MP，即多個仿真導電通孔結構13X中的至少一個可與畫素陣列結構10共用至少一層導電層(如第一導電層103以及第二導電層107)。此外，多個仿真導電通孔結構13X可以不用與重分佈結構12的多條導線CL電性連接。

圖10是依照本揭露的第六實施例的一種電子裝置的局部上視示意圖。請參照圖10，在電子裝置1E中，畫素陣列結構還包括多個可拉伸電極111。訊號線(如掃描線SL或資料線DL)的部分可由可拉伸電極111構成，例如多個可拉伸電極111的至少一個可位於兩個相鄰子畫素SP的交界且將位於所述兩個相鄰子畫素SP中的同一條訊號線(如掃描線SL或資料線DL)的兩個部分連接。在另一些實施例中，訊號線(如掃描線SL或資料線DL)的整體也可由可拉伸電極111構成。可拉伸電極111具備高拉伸性及導電性。舉例來說，可拉伸電極111的材料可包括碳基納米材料、金屬納米材料或其組合，但不限於此。

圖11是依照本揭露的第七實施例的一種電子裝置的局部剖面示意圖。請參照圖11，在電子裝置1F中，畫素陣列結構10位於重分佈結構12與基板16之間，且元件層18位於重分佈結構12與畫素陣列結構10之間。舉例來說，重分佈結構12的緩衝層120可設置在元件層18、第三導電層110以及第四絕緣層109上。此外，在導電通孔結構13中，導電通孔CV4F貫穿第一絕緣層121、緩衝層120、第四絕緣層109以及第三絕緣層108，且導電通孔CV4F的相對兩端分別與導線1220以及上層圖案TP連接。電子裝置1F可例如應用於內嵌式感測顯示裝置，但不以此為限。

圖11未繪示出中間導電層105以及電容器C。依據不同的需求，電子裝置1F的畫素陣列結構10可包括也可不包括中間導電層105或電容器C。本揭露的任一實施例在沒有衝突的情況下可組合此處敘述的技術手段，於下便不再重述。

圖12是依照本揭露的第八實施例的一種電子裝置的局部剖面示意圖。請參照圖12，在電子裝置1G中，重分佈結構12G位於元件層18與畫素陣列結構10G之間。

在一些實施例中，如圖12所示，在基板16上依序形成畫素陣列結構10G的緩衝層100至第三絕緣層108之後，可接續形成重分佈結構12G的第一絕緣層121至第二重分佈導電層124，然後再依序形成驅動電路20、絕緣層109G、導電層110G、元件層18以及緩衝層120G。在此架構下，畫素陣列結構10G可不包括第四絕緣層109以及第三導電層110，重分佈結構12G可不包括緩衝層120。此外，重分佈結構12G的第一絕緣層121設置在畫素陣列結構10G的第三絕緣層108上。在導電通孔結構13G中，導電通孔CV4G貫穿第一絕緣層121以及第三絕緣層108，且導電通孔CV4G的相對兩端分別連接導線1220以及上層圖案TP。電子裝置1G的絕緣層109G設置在驅動電路20以及第二絕緣層123上。電子裝置1G的導電層110G設置在絕緣層109G上。導電層110G可為圖案化導電層且包括多個畫素電極PEG(圖12示意性繪示出一個畫素電極PEG)。畫素電極PEG可透過貫穿絕緣層109G以及第二絕緣層123的導電通孔CV1G而與導線1220電性連接。電子裝置1G的緩衝層120G設置在元件層18以及導電層110G上。

圖13是依照本揭露的第九實施例的一種電子裝置的局部剖面示意圖。請參照圖13，在電子裝置1H中，基板16位於元件層18與畫素陣列結構10G之間。舉例來說，電子裝置1H可不包括絕緣層109G，且電子裝置1H的導電層110H、元件層18以及緩衝層120G可依序設置在基板16遠離畫素陣列結構10G的表面上，其中導電層110H的畫素電極PEH透過貫穿基板16、緩衝層100以及閘絕緣層102的導電通孔CV1H而與對應的中間圖案MP電性連接。

圖14及圖15分別是依照本揭露的第十實施例的一種電子裝置的局部立體示意圖以及局部剖面示意圖。請參照圖14及圖15，電子裝置1I包括多個畫素陣列結構，如第一畫素陣列結構10-1以及第二畫素陣列結構10-2。第一畫素陣列結構10-1位於第二畫素陣列結構10-2與重分佈結構12之間。重分佈結構12的多條導線包括多條第一導線CL-1以及多條第二導線CL-2。為方便區別，圖14以不同線寬的實線表示第一導線CL-1以及第二導線CL-2。多個導電通孔結構包括多個第一導電通孔結構13-1以及多個第二導電通孔結構13-2。為方便區別，以不同底色標示出第一導電通孔結構13-1以及第二導電通孔結構13-2的所在區域。第一畫素陣列結構10-1中的多條訊號線(如多條資料線DL)透過多個第一導電通孔結構13-1而與重分佈結構12的多條第一導線CL1電性連接，且第二畫素陣列結構10-2中的多條訊號線(如多條資料線DL)透過多個第二導電通孔結構13-2而與重分佈結構12的多條第二導線CL2電性連接。圖14示意性繪示出多條第一導線CL1以及多條第二導線CL2電性連接至一個驅動電路20。替代地，多條第一導線CL1以及多條第二導線CL2可電性連接至多個驅動電路20(如圖15所示)。

請參照圖15，第一畫素陣列結構10-1與重分佈結構12中的元件/膜層及其相對設置關係可參照前述，於此不再重述。第二畫素陣列結構10-2設置在基板26上且可具有與第一畫素陣列結構10-1大體相似的結構。圖15的第二畫素陣列結構10-2未繪示中間導電層105、第二絕緣層106以及電容器C。然而，依據不同的需求，畫素陣列結構10-2可包括也可不包括中間導電層105、第二絕緣層106或電容器C。元件層28設置在第二畫素陣列結構10-2的畫素電極PE上。元件層28與元件層18可分別用以提供不同的功能，如照明功能、顯示功能以及光感測功能中的兩者，但不以此為限。舉例來說，元件層28與元件層18的其中一者可例如包括次毫米發光二極體陣列或微發光二極體陣列，以提供照明功能，且元件層28與元件層18的其中另一者可例如包括液晶層，以提供顯示功能。作為另一種選擇，元件層28與元件層18的其中一者可包括液晶層、電泳層、有機發光二極體陣列、次毫米發光二極體陣列或微發光二極體陣列，以提供顯示功能，且元件層28與元件層18的其中另一者可例如包括光感測元件陣列，以提供光感測功能。

在一些實施例中，如圖15所示，第一導電通孔結構13-1可具有與圖2的導電通孔結構13相似的結構，即第一導電通孔結構13-1可包括一個上層圖案TP、一個導電通孔CV3、一個中間圖案MP以及一個導電通孔CV4，但不限於此。另一方面，第二導電通孔結構13-2除了一個上層圖案TP、一個導電通孔CV3、一個中間圖案MP以及一個導電通孔CV4之外，可進一步包括導電通孔CV1A、導電圖案CP2、連接件CT以及導電圖案CP1。導電圖案CP2可與第一畫素陣列結構10-1中的畫素電極PE一起形成，且導電圖案CP2可透過導電通孔CV1A而與上層圖案TP電性連接。導電圖案CP1可與第二畫素陣列結構10-2的畫素電極PE一起形成。在將第二畫素陣列結構10-2以及元件層28設置在基板26上之後，可翻轉基板26，使第二畫素陣列結構10-2面向第一畫素陣列結構10-1，並透過接著層30將第一畫素陣列結構10-1與第二畫素陣列結構10-2接合，且導電圖案CP1透過連接件CT而與導電圖案CP2電性連接。連接件CT例如包括導電膠或焊接件，但不限於此。

圖16及圖17分別是依照本揭露的第十一實施例的一種電子裝置的局部剖面示意圖以及局部上視示意圖。請參照圖16及圖17，在電子裝置1J中，畫素陣列結構10J例如為被動式畫素陣列結構。此外，畫素陣列結構10J可不包括電源線PL、主動元件AD、電容器C、半導體層101以及中間導電層105，但不限於此。

在本揭露的一實施例中，畫素陣列結構的多條訊號線可透過多個導電通孔結構連接至重分佈結構的多條導線，再藉由重分佈結構的多條導線連接至驅動系統端(如驅動電路)，電子裝置可以不用設置周邊線路，進而有助於實現窄邊框甚或無邊框的設計。此外，隨著電子裝置的尺寸或解析度的提升，可藉由導電通孔結構、導線以及驅動電路其中至少一者的設計(如尺寸、數量或位置)來提供適當的訊號傳輸路徑，進而有助於改善電阻電容負載問題。

雖然本揭露已以實施例揭露如上，然其並非用以限定本揭露，任何所屬技術領域中具有通常知識者，在不脫離本揭露的精神和範圍內，當可作些許的更動與潤飾，故本揭露的保護範圍當視後附的申請專利範圍及其均等範圍所界定者為準。

1、1A-1J:電子裝置 10、10G、10J:畫素陣列結構 10-1:第一畫素陣列結構 10-2:第二畫素陣列結構 100、120、120G:緩衝層 101:半導體層 102:閘絕緣層 103:第一導電層 104、121:第一絕緣層 105:中間導電層 106、123:第二絕緣層 107:第二導電層 108:第三絕緣層 109:第四絕緣層 109G:絕緣層 110:第三導電層 110G、110H:導電層 111:可拉伸電極 12、12G:重分佈結構 122:第一重分佈導電層 124:第二重分佈導電層 1220、1240、CL:導線 13、13A-13G:導電通孔結構 13-1:第一導電通孔結構 13-2:第二導電通孔結構 13X:仿真導電通孔結構 16、26:基板 18、28:元件層 20:驅動電路 22:資料解多工器 24:閘極驅動電路 30:接著層 AE、AD1:主動元件 BE:下電極 C:電容器 CH:通道圖案 CL-1:第一導線 CL-2:第二導線 CLK、XCLK、INPUT、OUTPUT、VGH、VGL:訊號線 CP1、CP2:導電圖案 CT:連接件 CV1-CV4、CV1A、CV1G、CV1H、CV4F、CV4G:導電通孔 D1:第一方向 D2:第二方向 D3:第三方向 DE、DE1:汲極 DL:資料線 GE、GE1:閘極 MP:中間圖案 PL:電源線 PE、PEG、PEH:畫素電極 SE、SE1:源極 SL:掃描線 SP:子畫素 SR1、SR2、SR3:移位寄存器單元 TE:上電極 TP:上層圖案 θ:夾角

圖1至圖3分別是依照本揭露的第一實施例的一種電子裝置的局部立體示意圖、局部剖面示意圖以及局部上視示意圖。圖4至圖6分別是依照本揭露的第二實施例至第四實施例的電子裝置的局部上視示意圖。圖7A至圖7C分別是圖6中移位寄存器單元SR1至移位寄存器單元SR3的電路圖。圖8及圖9分別是依照本揭露的第五實施例的一種電子裝置的局部上視示意圖以及局部剖面示意圖。圖10是依照本揭露的第六實施例的一種電子裝置的局部上視示意圖。圖11至圖13分別是依照本揭露的第七實施例至第九實施例的電子裝置的局部剖面示意圖。圖14及圖15分別是依照本揭露的第十實施例的一種電子裝置的局部立體示意圖以及局部剖面示意圖。圖16及圖17分別是依照本揭露的第十一實施例的一種電子裝置的局部剖面示意圖以及局部上視示意圖。

1:電子裝置

10:畫素陣列結構

12:重分佈結構

13:導電通孔結構

20:驅動電路

CL:導線

D1:第一方向

D2:第二方向

D3:第三方向

DL:資料線

SL:掃描線

SP:子畫素

Claims

一種電子裝置，包括：畫素陣列結構，包括多條訊號線和多個子畫素，且相鄰兩排子畫素共用一條訊號線；重分佈結構，與所述畫素陣列結構重疊設置且包括多條導線；以及多個導電通孔結構，將所述畫素陣列結構的所述多條訊號線與所述重分佈結構的所述多條導線電性連接，其中所述多個導電通孔結構中的至少一個與所述畫素陣列結構共用至少一層導電層，且所述一條訊號線與至少一個導電通孔結構電性連接。
如請求項1所述的電子裝置，還包括資料解多工器、移位寄存器單元以及閘極驅動電路中的至少一者。
如請求項1所述的電子裝置，還包括：多個仿真導電通孔結構，其中所述多個仿真導電通孔結構中的至少一個與所述畫素陣列結構共用至少一層導電層，且各子畫素中設置有一個導電通孔結構以及一個仿真導電通孔結構中的至少一者。
如請求項1所述的電子裝置，其中所述畫素陣列結構還包括多個可拉伸電極，所述多個可拉伸電極的至少一個位於兩個相鄰子畫素的交界且將位於所述兩個相鄰子畫素中的同一條訊號線的兩個部分連接。
如請求項1所述的電子裝置，還包括：基板，其中所述畫素陣列結構以及所述重分佈結構設置在所述基板上；以及元件層，設置在所述基板上且重疊於所述畫素陣列結構以及所述重分佈結構。
如請求項5所述的電子裝置，其中所述元件層包括顯示介質層或光電轉換層。
如請求項5所述的電子裝置，其中所述畫素陣列結構以及所述重分佈結構分別設置在所述基板的相對表面上，且所述多個導電通孔結構貫穿所述基板，以將所述畫素陣列結構的所述多條訊號線與所述重分佈結構的所述多條導線電性連接，其中所述元件層設置在所述畫素陣列結構遠離所述基板的一側上。
如請求項5所述的電子裝置，其中所述畫素陣列結構位於所述重分佈結構與所述基板之間，且其中所述元件層位於所述重分佈結構與所述畫素陣列結構之間，或者所述重分佈結構位於所述元件層與所述畫素陣列結構之間，或者所述基板位於所述元件層與所述畫素陣列結構之間。
如請求項1所述的電子裝置，其中所述電子裝置包括多個所述畫素陣列結構，多個所述畫素陣列結構包括第一畫素陣列結構以及第二畫素陣列結構，且所述第一畫素陣列結構位於所述第二畫素陣列結構與所述重分佈結構之間，其中所述重分佈結構的多條導線包括多條第一導線以及多條第二導線，所述多個導電通孔結構包括多個第一導電通孔結構以及多個第二導電通孔結構，且其中所述第一畫素陣列結構中的多條訊號線透過所述多個第一導電通孔結構而與所述重分佈結構的所述多條第一導線電性連接，且所述第二畫素陣列結構中的多條訊號線透過所述多個第二導電通孔結構而與所述重分佈結構的所述多條第二導線電性連接。
如請求項1所述的電子裝置，其中所述多個導電通孔結構中的所述至少一個與所述畫素陣列結構共用所述畫素陣列結構中的第一導電層以及第二導電層。
如請求項1所述的電子裝置，其中所述畫素陣列結構中各訊號線藉由至少一個導電通孔結構與所述重分佈結構中對應的一條導線電性連接。
如請求項1所述的電子裝置，其中所述重分佈結構的所述多條導線至少部分重疊於所述畫素陣列結構的所述多條訊號線。
如請求項1所述的電子裝置，還包括：驅動電路，重疊於所述畫素陣列結構以及所述重分佈結構，且所述驅動電路透過所述重分佈結構的所述多條導線以及所述多個導電通孔結構而與所述畫素陣列結構的所述多條訊號線電性連接。
如請求項1所述的電子裝置，其中所述多個導電通孔結構中的至少一個導電通孔結構滿足： S1≦S≦S2；S1=2*d*cotθ+a1；以及S2=(25400/PPI]-a2，其中S為所述至少一個導電通孔結構的最大尺寸，d為所述至少一個導電通孔結構中厚度最大的導電通孔的厚度，θ為厚度最大的所述導電通孔在窄端處的側壁面與窄端處的接觸面在所述導電通孔外的夾角，a1為所述導電通孔在窄端處的接觸寬度，PPI為畫素密度，且a2為所述重分布結構的所述導線的線距。