KR102579383B1 - 비대칭 블랙 매트릭스 패턴을 갖는 터치 인식 가능 표시 패널 - Google Patents

비대칭 블랙 매트릭스 패턴을 갖는 터치 인식 가능 표시 패널 Download PDF

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Abstract

터치 인식 가능 표시 패널이 제공된다. 터치 인식 가능 표시 패널은 터치 센싱 영역 및/또는 터치 구동 영역의 역할을 하는 복수의 공통 전극 블록을 포함한다. 공통 전극 블록과 연결된 도전성 배선은 공통 전극 블록 및 화소의 화소 전극 아래에 배치되고, 액티브 영역을 가로질러 구동 집적 회로가 위치하는 비액티브 영역을 향해 라우팅된다. 도전성 배선은 하나 이상의 평탄화층 아래에 배치되고, 하나 이상의 컨택홀을 통해 대응하는 공통 전극 블록과 연결된다.

Description

비대칭 블랙 매트릭스 패턴을 갖는 터치 인식 가능 표시 패널{TOUCH RECOGNITION ENABLED DISPLAY PANEL WITH ASYMMETRIC BLACK MATRIX PATTERN}
본 발명은 표시 패널에 관한 것으로서, 보다 상세하게는 향상된 정전용량 터치 센싱을 위해 구성된 표시 패널 및 이의 제조 방법에 관한 것이다.
터치 스크린은 손가락, 스타일러스(stylus) 또는 다른 물체로 스크린 상의 그래픽 인터페이스를 터치함으로써, 간단하게 사용자가 장치와 상호 작용할 수 있도록 한다. 작동의 사용 편의성 및 범용성에 있어서, 터치 스크린은 액정 표시 장치(Liquid Crystal Display; LCD) 및 유기 발광 표시 장치(organic light emitting diode display; OLED)와 같은 다양한 평면 패널 표시 장치에서 사용되는 대중적인 사용자 상호작용 메커니즘 중 하나이다.
종래에는, 터치 구동 배선 및 터치 센싱 배선의 매트릭스를 갖는 기판이 터치 센싱 기능을 제공하기 위해 표시 패널에 중첩되었다. 그러나, 표시 패널 상에 별도의 터치 입력을 센싱하기 위한 별도의 기판을 배치하는 것은 표시 패널의 두께 및 무게를 증가시켰다. 이로 인해, 표시 패널을 형성하는 적층 구조(stack) 내에 터치 센서의 구성요소를 통합하는 것이 시도되고 있다. 그러나, 표시 패널 내에 터치 센서 구성요소를 통합시키는 것은 종종 표시 품질에 있어서 약간의 타협을 필요로 한다. 예를 들어, 터치 센싱 메커니즘을 구현하기 위한 표시 패널 내의 표시 영역들로 신호를 전송 및 수신하는 도전성 배선은 표시 패널의 다른 구성요소와의 원하지 않는 기생 정전용량을 발생시킬 수 있고, 이는 시각적 결점들(예를 들어, 액정 분자의 불규칙적인 틸팅 각도, 라인 딤(line dim), 모아레 효과(moire effects) 등)을 야기한다.
본 발명은 일반적으로 터치 센싱 기능이 제공되는 표시 패널에 관한 것으로서, 보다 구체적으로, 내부에 통합되는 터치 센서가 야기할 수 있는 시각적 결점을 최소화하는 표시 패널 내의 터치 센서 구조에 관한 것이다.
표시 패널에서, 표시 기능과 관련하여 사용되는 일부 구성요소는 스크린 상의 터치 입력을 인식하도록 구성될 수 있다. 예를 들어, 집적 회로(integrated circuits, IC)는 표시 화소들을 작동시키고, 터치 입력을 센싱하기 위한 신호를 제공하도록 구성될 수 있다. 또한, 표시 패널로부터 이미지를 표시하기 위해 사용되는 표시 화소 내의 저장 커패시터(storage capacitor)를 구현하는 일부 전극 및/또는 도전층은 터치 센서의 일 부분으로 구성될 수 있다. 이러한 방식으로, 표시 패널은 적은 제조 단계들로 적은 수의 부품을 사용하여 제조될 수 있고, 얇은 프로파일(profile)과 가벼운 무게를 가질 수 있다. 이러한 구조는 표시 패널에서 별개의 터치 센서 부품을 배치함으로써 발생하는 다양한 원하지 않은 부작용을 줄이거나 제거할 수 있다.
표시 패널의 내부에 터치 센서 구현 시, 터치 센싱 기능과 표시 기능 간의 미세한 조율이 문제될 수 있다. 다양한 종류의 LCD 표시 패널 중 2 가지 기능을 위한 구성요소의 배열은, 액정 분자의 배향을 제어하는 필드를 발생시키기 위한 전극이 액정층의 동일한 면에 제공됨에 따라, 수평 전계 스위칭(in-plane-switching, IPS) 타입 및 전계 스위칭(fringe-field-switching, FFS)타입 LCD 장치에서 특히 문제될 수 있다.
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
따라서, 표시 패널에 기판 상의 복수의 공통 신호 배선들(SL)이 제공될 수 있다. 공통 신호 배선들은 하부 평탄화층에 의해 덮인다. 하부 평탄화층은 복수의 공통 신호 배선들 상부에 평면을 제공할 수 있는 충분한 두께로 공통 신호 배선들 상부에 제공된다. 복수의 게이트 배선들, 복수의 데이터 배선들 및 복수의 박막 트랜지스터(thin-film-transistors, TFT)가 하부 평탄화층에 의해 제공된 평면 상에 제공되고, TFT 어레이를 형성한다. 즉, 게이트 배선들 및 데이터 배선들은 화소 영역들의 매트릭스를 정의하고, 각각의 화소 영역에는 TFT가 제공된다. 하부 평탄화층은 TFT 어레이 아래에 제공되기 때문에, 하부 평탄화층은 TFT 어레이와 같은 구성요소들의 형성과 관련된 공정을 견딜 수 있고 공통 신호 배선들 상부에 평면을 유지할 수 있도록, 충분한 내열성을 갖는 물질로 형성되어야 한다. 이로 인해, 하부 평탄화층은 무기 물질, 예를 들어 실리콘계 물질일 수 있다.
상부 평탄화층은 게이트 배선들, 데이터 배선들 및 TFT 어레이 상부에 제공된다. 복수의 투명 전극 블록들 및 복수의 화소 전극들은 상부 평탄화층 상에 제공된다. 화소 전극들은 화소 단위로 제공되는 반면, 투명 전극 블록들은 화소 그룹에 의해 공유된다.
공통 신호 배선들은 제1 금속층에 제공될 수 있고, 바이패스 배선들은 게이트 배선들과 함께 제2 금속층에 제공될 수 있고, 데이터 배선들은 TFT들의 소스/드레인 전극들과 함께 제3 금속층에 제공될 수 있다. 다시 말해, 바이패스 배선들은 하부 평탄화층 및 상부 평탄화층 사이에 제공된다. 따라서, 세트의 각각의 바이패스 배선은 하부 평탄화층을 관통하는 하부 컨택홀을 통해 공통 신호 배선에 연결되고, 상부 평탄화층을 관통하는 상부 컨택홀을 통해 투명 전극 블록에 연결된다.
일부 실시예들에서, 복수의 바이패스 배선들은 단일 공통 신호 배선을 화소 영역들의 그룹 상부에 제공되는 투명 전극 블록에 연결하기 위해 사용될 수 있다. 일부 실시예들에서, 복수의 공통 신호 배선들은 개별 투명 전극 블록에 연결하기 위해 사용될 수 있다. 더욱이, 일부 실시예들에서, 표시 패널에 복수의 더미 배선들이 제공될 수 있고, 하나 이상의 더미 배선들이 투명 전극 블록에 연결될 수 있다. 따라서, 각각의 투명 전극 블록은 바이패스 배선들의 세트에 연결된다.
일부 실시예들에서, 공통 신호 배선들은 데이터 배선들(예를 들어, Y-축)과 동일한 배향으로 배열될 수 있다. 이러한 실시예들에서, 공통 신호 배선들 각각은 대응하는 데이터 배선들 중 하나 밑에 배열될 수 있다. 바이패스 배선들은 게이트 배선들(예를 들어, X-축)과 동일한 배향으로 배열될 수 있다.
일부 실시예들에서, 제1 바이패스 배선의 세트에 대한 하부 컨택홀 및 제2 바이패스 배선의 세트에 대한 하부 컨택홀은 다른 행 및 열의 화소들에 제공된다. 보다 구체적으로, 바이패스 배선들의 세트는 제1 화소 영역에서 하부 평탄화층을 관통하는 하부 컨택홀을 통해 공통 신호 배선과 접촉하는 바이패스 배선 및 제2 화소 영역에서 제1 평탄화층을 관통하는 하부 컨택홀을 통해 동일한 공통 신호 배선과 접촉하는 다른 바이패스 배선을 포함한다. 여기서, 제1 화소 영역 및 제2 화소 영역은 화소 영역들의 매트릭스에서 다른 행 및 열에 위치한다.
일부 실시예들에서, 제1 바이패스 배선의 세트에 대한 상부 컨택홀 및 제2 바이패스 배선의 세트에 대한 상부 컨택홀은 다른 행 및 열의 화소들에 제공된다. 보다 구체적으로, 바이패스 배선들의 세트는 제1 화소 영역에서 제2 평탄화층을 관통하는 상부 컨택홀을 통해 복수의 투명 전극 블록들 중 하나와 접촉하는 바이패스 배선 및 제2 화소 영역에서 제2 평탄화층을 관통하는 상부 컨택홀을 통해 동일한 투명 전극 블록과 접촉하는 다른 바이패스 배선을 포함한다. 여기서, 제1 화소 영역 및 제2 화소 영역은 화소 영역들의 매트릭스에서 다른 행 및 열에 위치한다.
각각의 투명 전극 아래에 배열된 화소 영역들의 그룹은 복수의 정상 화소 영역들 및 복수의 바이패스 화소 영역들을 포함한다. 각각의 바이패스 배선은 하부 컨택홀을 수용하는 제1 바이패스 화소로부터 상부 컨택홀을 수용하는 제2 바이패스 화소로의 적어도 2개의 연속적으로 배열된 화소 영역들을 가로질러 연장된다. 이로 인해, 바이패스들의 개구율은 하부 컨택홀, 상부 컨택홀 뿐만 아니라 하부 컨택홀과 상부 컨택홀 사이를 연장하는 바이패스 배선에 의해 줄어든다. 정상 화소들은 바이패스 화소에 의해 개구율이 줄어들지 않은 화소들이다. 다시 말해, 정상 화소들은 내부에서 연장하는 바이패스 배선의 어느 부분도 없는 화소들이다.
일부 실시예들에서, 하부 컨택홀 및 상부 컨택홀을 수용하는 제1 바이패스 화소 영역 및 제2 바이패스 화소 영역의 개구율은 각각 제1 바이패스 화소와 제2 바이패스 화소 사이에 위치된 중간(interim) 바이패스 화소의 개구율 보다 작을 수 있다. 더욱이, 내부에 배치된 하부 컨택홀을 갖는 제1 바이패스 화소 영역의 개구율은 내부에 배치된 상부 컨택홀을 갖는 제2 바이패스 화소의 개구율 보다 작을 수 있다.
일부 실시예들에서, 제1 바이패스 화소 영역 및 제2 바이패스 화소 영역은 동일한 화소 그룹의 2개의 인접한 화소 영역이고, 이는 청색의 광을 방출하도록 구성된다. 일부 실시예들에서, 제1 바이패스 화소 영역 및 제2 바이패스 화소 영역은 동일한 화소 그룹의 2개의 인접한 청색 광을 방출하는 화소 영역이고, 적어도 하나의 중간 바이패스 화소 영역이 제1 바이패스 화소 영역과 제2 바이패스 화소 영역 사이에 제공된다. 일부 실시예들에서, 제1 바이패스 화소 영역 및 제2 바이패스 화소 영역은 동일한 그룹의 화소 영역 내에서 동일한 행의 2개의 청색 광을 방출하는 화소 영역들이고, 하나 이상의 중간 바이패스 화소 영역이 제1 바이패스 화소 영역과 제2 바이패스 화소 영역 사이에 제공된다. 복수의 중간 바이패스 화소 영역들이 제1 바이패스 화소 영역과 제2 바이패스 화소 영역 사이에 제공될 때, 중간 바이패스 화소 영역들은 청색 광을 방출하는 화소 영역을 포함할 수 있다.
공통 신호 배선 각각은 라우팅부 및 적어도 하나의 컨택부를 포함한다. 라우팅부는 데이터 배선들에 평행하게 연장되고, 컨택부는 각각의 바이패스 배선과 접촉하도록 라우팅부로부터 하부 컨택홀을 향해 돌출된다.
일부 실시예들에서, 적어도 하나의 공통 신호 배선에 복수의 컨택부가 제공되고, 각각의 컨택부는 각각의 바이패스 배선이 공통 신호 배선과 연결되는 하부 컨택홀로 연장된다. 공통 신호 배선의 복수의 컨택부들과 접촉하는 바이패스 배선들은 동일한 투명 전극 블록에 연결된다. 일부 실시예들에서, 복수의 컨택부들은 각각 서로 다른 길이를 갖는 적어도 2개의 컨택부들을 포함한다. 또한, 복수의 컨택부들은 행 및 열에 위치된 화소 영역으로 연장된 컨택부를 포함한다. 또한, 복수의 컨택부들은, 동일한 공통 신호 배선의 다른 컨택부의 행 및 열과 상이한 행 및 열에 위치된 화소 영역으로 연장된 컨택부를 포함한다. 공통 신호 배선의 복수의 컨택부는 하나 이상의 게이트 배선들을 가로질러 연장하도록 배열된 컨택부를 포함한다. 복수의 컨택부들은 라우팅부의 제1 측을 향해 연장된 컨택부 및 공통 신호 배선의 라우팅부의 제2 측을 향해 연장된 다른 컨택부를 포함한다.
일부 실시예들에서, 표시 패널은 복수의 더미 배선들을 더 포함할 수 있다. 더미 배선들은 공통 신호 배선과 동일한 금속층으로 형성되고, 하부 평탄화층 아래에 덮인다. 더미 배선들은 공통 신호 배선들과 동일한 배향으로 배열된다. 즉, 더미 배선들은 데이터 배선들을 따라 놓일 수 있다. 이러한 경우, 각각의 더미 배선은 데이터 배선들중 하나와 적어도 부분적으로 중첩되도록 배열될 수 있다.
일부 실시예들에서, 더미 배선들은 플로팅 배선으로 제공된다. 또한, 일부 실시예들에서, 더미 배선들은 그라운드 배선으로 제공된다. 더욱이, 일부 실시예들에서, 더미 배선들에 DC 전압이 제공된다.
일부 실시예들에서, 하나 이상의 더미 배선들은 하나의 투명 전극 블록에 연결된다. 여기서, 더미 배선과 투명 전극 블록 사이의 연결은 하나 이상의 바이패스 배선들을 통해 이루어진다. 바이패스 배선은 하부 평탄화층을 관통하여 형성된 하부 컨택홀을 통해 더미 배선에 연결될 수 있고, 상부 평탄화층을 관통하여 형성된 상부 컨택홀을 통해 투명 전극 블록에 연결될 수 있다. 비록, 더미 배선들은 표시 패널의 활성 영역을 가로질러 드라이브 IC와 직접 연결되지는 않지만, 더미 배선들은 하나의 투명 전극 내의 2개의 지점 사이에서 신호를 전송할 수 있다. 공통 신호 배선들과 유사하게, 각각의 더미 배선은 라우팅부 및 복수의 컨택부들을 포함할 수 있고, 각각의 컨택부는 하부 컨택홀이 제공되는 화소 영역에 연장된다. 컨택부들의 길이 및 배향 뿐만 아니라 컨택부들이 연장하는 화소 영역들의 배열은 공통 신호 배선의 컨택부들과 유사한 방식으로 구성될 수 있다.
복수의 더미 배선들이 제공된 실시예들에서, 적어도 하나의 공통 신호 배선의 복수의 컨택부는, 하나 이상의 더미 배선들을 가로질러 연장하도록 배열된 컨택부를 포함할 수 있다. 더욱이, 적어도 하나의 공통 신호 배선의 복수의 컨택부는, 각각 다른 수의 더미 배선들을 가로질러 연장하도록 배열된 적어도 2개의 컨택부들을 포함할 수 있다.
표시 패널은, 복수의 데이터 BM 섹션들 및 복수의 게이트 BM 섹션들을 포함하는 마스킹층을 더 포함한다. 일부 실시예들에서, 데이터 BM 스트립의 일 부분은, 화소 영역들 사이의 개구율 불일치를 줄이기 위하여, 동일한 데이터 BM 스트립의 다른 부분과 비대칭적으로 배열될 수 있다.
공통 신호 배선은 터치 구동 IC 및 이와 연결된 투명 전극으로/으로부터 터치 제어 신호를 전송하도록 구성될 수 있다.
일부 실시예들에서, 투명 전극 블록들은 표시 패널에서 자기 정전용량 터치 인식 시스템을 구현하도록 구성될 수 있다. 이러한 구조에서, 투명 전극 블록들 중 하나와 연결된 하나 이상의 공통 신호 배선들은, 각각의 투명 전극 블록이 터치 구동 IC에 의해 개별적으로 제어되도록, 다른 투명 전극 블록들 아래 및 다른 투명 전극 블록들을 가로질러 라우팅된다.
일부 다른 실시예들에서, 투명 전극 블록들은 표시 패널에서 상호 정전용량 터치 인식 시스템을 구현하도록 구성될 수 있다. 이러한 구조에서, 투명 전극 블록들 중 하나와 연결된 하나 이상의 공통 신호 배선들은, 다른 다른 투명 전극 블록들 아래 및 다른 투명 전극 블록들을 가로질러 라우팅된다. 공통 신호 배선들은 선택적인 그룹들에서 투명 전극 블록들을 제어하도록 표시 패널의 비표시 영역에서 선택적으로 그룹화될 수 있고, 선택적인 그룹들 중 일부는 터치 구동 영역으로서 역할을 하고 선택적인 그룹들 중 일부는 상호 용량 터치 인식 시스템의 터치 센싱 영역으로서 역할을 한다.
또 다른 양태에서, 본 발명은 터치 인식 가능 LCD 패널에 관한 것이다. 일 실시예에서, 터치 인식 가능 LCD 패널은 화소 전극 및 공통 전극에 의해 작동하는 복수의 화소들을 포함한다. LCD 패널의 공통 전극은 복수의 공통 전극 블록들에 제공되고, 각각의 공통 전극 블록은 화소 그룹에 의해 공유된다. 복수의 공통 신호 배선들이 터치 인식 가능 LCD 패널에 더 포함된다. 각각의 공통 신호 배선은 터치 구동 IC와 하나 이상의 공통 전극 블록들 사이에서 터치 제어 인식 신호를 전송하도록 구성된다. 하부 평탄화층은 복수의 공통 신호 배선들 상부에 제공되고, 복수의 TFT들은 하부 평탄화층 상에 제공된다. 상부 평탄화층은 복수의 TFT들 상부에 제공되고, 화소 전극들 및 복수의 공통 전극 블록들은 상부 평탄화층 상에 제공된다. 각각의 공통 전극 블록은 바이패스 배선들의 세트를 통해 적어도 하나의 공통 신호 배선에 연결된다. 공통 전극 블록들 중 하나에 대한 바이패스 배선들의 세트는, 공통 전극 블록들 중 다른 하나에 연결된 바이패스 배선들의 다른 세트의 적어도 하나의 바이패스 배선과 다르게 배열된 적어도 하나의 바이패스 배선을 포함한다.
도 1은 본 발명의 일 실시예에 따른 예시적인 표시 패널의 개략도이다.
도 2a는 공통 신호 배선과 연결되고 자기 정전용량 터치 센서에서 작동하도록 구성된 복수의 투명 전극 블록들을 갖는, 본 발명의 일 실시예에 따른 예시적인 표시 패널의 개략도이다.
도 2b는 공통 신호 배선과 연결되고 상호 정전용량 터치 센서에서 작동하도록 구성된 복수의 투명 전극 블록들을 갖는, 본 발명의 일 실시예에 따른 예시적인 표시 패널의 개략도이다.
도 3은 본 발명의 일 실시예에 따른 표시 기간 및 터치 센싱 기간 동안 화소의 투명 전극 블록들 및 화소 전극들에 공급되는 예시적인 신호를 나타내는 타이밍 다이어그램이다.
도 4a는 본 발명의 일 실시예에 따른 표시 패널에서 복수의 공통 신호 배선들 및 복수의 바이패스 배선들의 예시적인 구조를 나타내는 평면도이다.
도 4b는 바이패스 배선을 통해 공통 신호 배선을 투명 전극 블록에 연결하기 위한 예시적인 구조를 나타내는 단면도이다.
도 4c는 본 발명의 일 실시예에 따른 공통 신호 배선들, 바이패스 배선들, 게이트 배선들, 데이터 배선들 및 박막 트랜지스터의 소스/드레인을 형성하는 금속층들의 배치 순서를 나타내는 개략도이다.
도 5는 본 발명의 일 실시예에 따른 표시 패널의 공통 신호 배선들 및 더미 배선들의 예시적인 구조를 나타내는 계략도이다.
도 6a는 본 발명의 일 실시예에 따른 마스킹층 BM의 예시적인 구조를 나타내는 개략도이다.
도 6b는 본 발명의 일 실시예에 따른 마스킹층 BM의 다른 예시적인 구조를 나타내는 개략도이다.
도 6c는 도 6B에서 “A” 확대 영역의 단면도이다.
도 6d는 도 6B에서 “B” 확대 영역의 단면도이다.
도 6e는 도 6B에서 “C” 확대 영역의 단면도이다.
도 7a는 복수의 공통 신호 배선들(또는 더미 배선들)에 공통 전극 블록을 연결하기 위한 바이패스 배선들의 세트의 예시적인 구조를 나타내는 개략도이다.
도 7b는 복수의 공통 신호 배선들(또는 더미 배선들)에 공통 전극 블록을 연결하기 위한 바이패스 배선들의 세트의 예시적인 구조를 나타내는 개략도이다.
도 7c는 바이패스 배선들 중 하나는 공통 신호 배선(또는 더미 배선)의 제1 측을 향해 연장되고, 바이패스 배선들 중 다른 하나는 공통 신호 배선(또는 더미 배선)의 제2 측을 향해 연장된, 공통 전극 블록에 대한 바이패스 배선들의 세트의 예시적인 구조를 나타내는 개략도이다.
도 7d는 상이한 화소 영역들로 라우팅되고, 공통 신호 배선에 복수의 컨택부들이 제공된 공통 전극 블록에 대한 바이패스 배선들의 세트의 예시적인 구조를 나타내는 개략도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
소자 또는 층이 다른 소자 또는 층 "위(on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.
도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 크기 및 두께에 반드시 한정되는 것은 아니다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
예시적인 실시예들은 x축 방향 및 y축 방향을 각각 수평 방향(행 방향)과 수직 방향(열 방향)과 동일시 할 수 있는 직교 좌표계(Cartesian coordinate)를 참조하여 설명될 수 있다. 그러나, 특정 좌표 시스템은 단지 명확성을 위해 참고하는 것일 뿐이며, 특정 방향 또는 특정 좌표 시스템의 구조의 방향을 제한하는 것이 아니라는 것이, 당업자에게 이해될 수 있을 것이다.
이하의 설명은 터치 구동 블록들 및 공통 전극 블록들(예를 들어, 공통 전극들)이 화소 전극들과 함께 하부 기판에 형성되는, LCD, 특히 IPS 모드 LCD 및/또는 FFS 모드 LCD의 맥락에서 기술된 실시예들을 포함한다. 그러나, 여기서 기술된 특징들은 TFT 어레이 아래에 배치된 복수의 도전성 배선들이 갖추어진 표시 장치이기만 하면 다양한 다른 표시 장치에도 적용될 수 있고, 복수의 도전성 배선들은 바이패스 배선들을 사용함으로써 TFT 어레이 상부에 배치된다.
예를 들어, 유기 발광 표시 장치(OLED)에서, 복수의 도전성 배선들은 TFT 어레이의 일 측 상에 배치될 수 있고, 도전성 배선들은 TFT 어레이의 다른 측 상에 제공된 전극들에 연결될 수 있다. TFT 어레이의 다른 측 상에 제공된 전극들은 터치 인식 기능을 제공하기 위해 픽셀들의 그룹 사이에서 공유될 수도 있다. 더욱이, TFT 어레이의 다른 측 상에 제공된 전극들의 기능은 터치 센싱에 제한되지 않고, 터치 압력 센싱 기능, 촉각 피드백 등과 같은 다양한 다른 기능들을 위해 사용될 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 패널(100)의 구성을 나타내는 개략도이다. 도 1을 참조하면, 표시 패널(100)는 복수의 데이터 배선들(DL) 및 복수의 게이트 배선들(GL)과 연결된 복수의 표시 화소들 ”P”이 제공된 기판(110)을 포함한다. 데이터 구동 IC(integrated circuit)(120) 및 게이트 구동 IC(130)는 비액티브 영역(즉, 비표시 영역)으로 지칭될 수 있는 액티브 영역 밖의 영역에 제공된다. 데이터 구동 IC(120) 및 게이트 구동 IC(130)는 액티브 영역의 표시 화소(P)를 작동시키도록, 데이터 배선들(DL) 및 게이트 배선들(GL) 상에 각각 데이터 신호 및 게이트 신호를 제공하기 위해 구성된다.
각각의 표시 화소(P)는 게이트, 소스 및 드레인을 갖는 박막 트랜지스터(이하, TFT)를 포함한다. 또한, 각각의 표시 화소(P)는 화소 전극 및 공통 전극(Vcom)으로 형성된 커패시터(capacitor)를 포함한다. TFT의 게이트는 게이트 배선(GL)에 연결되고, TFT의 소스는 데이터 배선(DL)에 연결되고, TFT의 드레인은 개별 화소의 화소 전극(PXL)에 연결된다.
화소들은 표시 기능 및 터치 센싱 기능을 위해 사용될 수 있는 정전용량 구성요소(capacitive elements) 또는 전극을 포함한다. 예를 들어, 액정 표시 장치에서, 액정 분자층을 통과하는 광의 양을 조절하는 액정 분자를 제어하는 전기장을 발생시키기 위하여, 화소 전극 및 공통 전극에 각각 데이터 전압 및 공통 전압이 제공된다. 도 1에 도시된 표시 패널에서, 공통 전극(Vcom)은 복수의 공통 전극 블록(B1-B12)들로 분리된다.
터치 구동 IC(140)는, 표시 패널(100) 상의 센싱 터치 입력에 공통 전극 블록들을 사용하기 위해, 복수의 공통 신호 배선들을 통해 터치 센싱 관련 신호를 각각의 공통 전극 블록에 송신하고 공통 전극 블록부터 수신하도록 구성된다. 표시 패널에 제공되는 다른 투명 전극들은 복수의 블록들로 나누어질 수 있고, 복수의 공통 신호 배선들(SL)을 통해 터치 구동 IC(140)로부터 터치 센싱 관련 신호을 수신하거나 터치 구동 IC(140)로 송신할 수 있도록 구성될 수 있다. 유사하게, 유기 발광 표시 패널의 액티브 영역을 가로질러 배열된 복수의 투명 전극 블록들은 공통 신호 배선들(SL)을 통해 터치 구동 IC(140)와 통신될 수 있도록 구성된다.
일부 실시예들에서, 터치 구동 IC(140)와 복수의 공통 전극 블록들 사이에서 통신된 터치 센싱 기능 관련 신호 중 일부는 데이터 구동 IC(120)를 통해 전송될 수 있다. 일부 실시예들에서, 데이터 구동 IC(120), 게이트 구동 IC(130) 및 터치 구동 IC(140) 모두 기판(110) 상에 제공될 수 있다. 일부 다른 실시예들에서, 구동 IC들의 일부는 연결 수단(예를 들어, 패드들, 핀들 등)을 사용하여 기판(110)과 연결된 별도의 인쇄 회로 기판(printed circuit board, PCB) 상에 제공될 수 있다. 비록 데이터 구동 IC(120), 게이트 구동 IC(130) 및 터치 구동 IC(140) 각각이 표시 패널(100)에서 별개의 구성요소로 표시되어 있지만, 이러한 구동 IC들의 일부 또는 전부는 단일의 구성요소로 서로 통합될 수도 있다. 예를 들어, 터치 구동 IC(140)는 데이터 구동 IC(120)의 일 부분으로서 제공될 수 있다. 또한, 데이터 구동 IC(120) 및 터치 구동 IC(140)는 기판(110) 상에 제공되는 공통 신호 배선들 및 데이터 배선들과 연결된 동일한 인쇄 회로 기판 상에 형성될 수 있다.
도 2a 및 도 2b는 표시 패널(100)의 터치 센서를 구현하기 위해, 투명 전극 블록들에 대한 배선 및 투명 전극 블록들(예를 들어, 공통 전극 블록들)의 예시적인 구조의 개략도이다. 특히, 도 2a는 자기 정전용량 터치 인식 시스템(self-capacitance touch recognition system)의 공통 전극 블록들 및 공통 신호 배선들(SL)의 구성을 나타내는 개략도이다. 자기 정전용량 터치 인식 시스템에서, 각각의 공통 전극 블록(B1-B12)은 고유의 좌표를 갖는 터치 센싱 전극으로서 기능한다. 따라서, 각각의 공통 전극 블록으로부터 판독된 정전용량의 변화를 이용하여 표시 패널 상의 터치 입력 위치가 검출될 수 있다. 이를 수행하기 위해, 각각의 공통 전극 블록은 독립적인 공통 신호 배선(SL)을 사용함으로써, 다른 공통 전극 블록으로부터 분리되어 터치 구동 IC(140)와 통신하도록 구성된다.
도 2b는 표시 패널(100) 내의 상호 정전용량 터치 인식 시스템(mutual-capacitance touch recognition system)에 대한 공통 전극 블록들(B1-B12) 및 공통 신호 배선들(SL)의 예시적인 구조를 나타내는 개략도이다. 자기 상호 정전용량 터치 인식 시스템과 달리, 상호 정전용량 터치 인식 시스템은 표시 패널(100) 상의 터치 입력의 위치를 검출하기 위해 터치 구동 전극 및 터치 센싱 전극의 하나의 쌍 사이의 정전용량 변화에 따른다. 따라서, 상호 정전용량 터치 인식 시스템에서, 공통 전극 블록들의 일부 그룹들이 터치 구동 전극들의 역할을 하고 공통 전극 블록들의 다른 일부 그룹들이 터치 센싱 전극들의 역할을 하도록, 공통 전극 블록들은 서로 선택적으로 그룹화된다. 이를 위해, 공통 신호 배선들(SL)은, 일 방향(예를 들어, x축 방향)으로 배열된 공통 전극 블록들의 각각의 그룹이 터치 구동 배선(예를 들어, TX1-TX4)을 집합적으로 형성하고, 다른 방향(예를 들어, y축 방향)으로 배열된 공통 전극 블록들의 각각의 그룹이 터치 센싱 배선(예를 들어, RX1)을 집합적으로 형성하도록, 서로 그룹화될 수 있다.
공통 전극 블록들 중 대응하는 하나의 공통 전극 블록에 연결되는 공통 신호 배선들(SL)은 액티브 영역을 직접 가로질러 라우팅되고, RX 배선부 또는 TX 배선부 중 어느 하나를 형성하도록 액티브 영역의 외부에서 서로 그룹화된다. 예를 들어, 도 2b에 도시된 바와 같이, 공통 전극 블록 B1 및 B3으로부터의 공통 신호 배선들(SL)은 서로 그룹화되어, x축 방향으로 제1 TX 배선부(TX1)가 형성된다. 유사하게, 공통 전극 블록 B4 및 B6에 대응되는 공통 신호 배선들(SL), 공통 전극 블록 B7 및 B9에 대응되는 공통 신호 배선들(SL) 및 공통 전극 블록 B10 및 B12에 대응되는 공통 신호 배선들(SL)은 각각 그룹화되어 제2 TX 배선부(TX2), 제3 TX 배선부(TX3) 및 제4 TX 배선부(TX4)을 형성한다. RX 배선부는 공통 전극 블록 B2, B5, B8 및 B 11에 대응되는 공통 신호 배선들(SL)이 그룹화되어 Y축 방향으로 형성된다. TX 배선부들(TX1-TX4)은 게이트 배선들(GL)과 같은 방향(예를 들어, X축 방향)으로 배향되고, 터치 센싱 배선(RX)은 데이터 배선들(DL)과 동일한 방향(예를 들어, Y축방향)으로 배향된다. 이러한 방식으로, 상호 정전용량은 TX 배선부와 RX 배선부 사이의 교차점에서 형성된다.
단순화 하기 위해, 도 2a 및 도 2b는 표시 패널(100)에 터치 센서들을 구현하는 12개의 공통 전극 블록만을 도시하였다. 그러나, 표시 패널(100)에 제공되는 공통 전극 블록의 수는 이로써 제한되지 않으며, 표시 패널(100)의 공통 전극은 추가되는 공통 전극 블록의 수에 따라 나누어질 수 있다. 예로서, 9.7 인치 표시 패널은 36 x 48 공통 전극 블록들을 포함할 수 있다. 또한, 각각의 화소 크기는 표시 패널(100)에 제공된 터치 센싱 영역의 각각의 단위 크기 보다 작을 수 있다. 즉, 각각의 공통 전극 블록 크기는 개별 화소 크기보다 더 클 수 있다. 따라서, 화소 그룹은 단일 공통 전극 블록을 공유할 수 있으나, 이들 각각의 화소에 개별 화소 전극이 제공된다. 예로서, 각각의 공통 전극 블록은 42 x 42 화소에 의해 공유될 수 있다.
도 3은 표시 기간 및 터치 센싱 기간 동안 공통 신호 배선들(SL)을 통해 공통 전극 블록들에 공급되는 예시적인 신호의 타이밍 다이어그램이다. 공통 전극 블록들은 터치 전극으로도 사용될 수 있으므로, 공통 전극 블록들은 특정 기간 동안 표시 기능과 관련된 신호를 전송받고, 특정 기간 동안 터치 센싱 관련 신호를 제공 받는다. 즉, 수직 싱크 신호(vertical sync signal)에 의해 정의되는 일 프레임(frame) 기간은 표시 기간 및 터치 센싱 기간을 포함한다.
표시 기간은 단지 일 프레임 기간의 일부일 수도 있다. 표시 기간 동안, 화소에 새로운 이미지 데이터를 인가하기 위해, 각각 게이트 신호 및 데이터 신호가 게이트 배선들 및 데이터 배선들에 제공된다. 나머지 프레임 기간은 다음 이미지 데이터를 받기 위해 화소들을 준비하기 위해서 뿐만 아니라 스크린 상의 터치 입력을 식별하기 위해 공통 전극 블록들을 스캐닝하기 위해서 사용될 수 있다. 예를 들어, 표시 패널이 초 당 60 프레임의 빈도로 동작하도록 구성될 때, 각각의 프레임은 16.6ms일 수 있다. 16.6ms 내에서, 약 12ms는 표시 기간으로 사용될 수 있다. 나머지는 터치 센싱 기능을 수행하고 새로운 이미지 데이터 프레임을 수신하도록 화소를 준비하기 위해 사용될 수 있다.
따라서, 표시 기간 동안 공통 전압 신호는 데이터 구동 IC(120)에서 공통 전극 블록들로 전송된다. 공통 전압 신호는 LCD 인버젼(inversion)을 수행하기 위해 양 전압과 음 전압 사이를 스윙(swing)하는 펄스 신호의 형태일 수 있다. 일부 실시예들에서, 공통 전압 신호는 공통 신호 배선들(SL)을 통해 공통 전극 블록들로 공급된다. 일부 다른 실시예들에서, 공통 전압 신호는, 공통 신호 배선(SL)이 아닌 전용 공통 전압 신호 배선을 통해 공통 전극 블록들로 공급될 수 있다. 더욱이, 일부 실시예들에서, 표시 패널이 공통 전극 블록들로 공통 전압 신호를 제공하도록 구성된 하나 이상의 다른 신호 배선들을 포함하더라도, 공통 전압 신호는 공통 신호 배선들(SL)을 통해 공통 전극 블록들에 공급될 수 있다.
터치 기간에는, 터치 구동 신호가 공통 신호 배선들(SL)을 통해 터치 구동 IC(140)에서 공통 전극 블록들로 전송된다. 공통 전극 블록들이 자기 정전용량 터치 인식 시스템으로 구성된 경우, 각각의 공통 전극 블록에는 터치 구동 펄스가 제공되고, 각각의 공통 전극 블록으로부터의 신호는 터치 입력이 특정 공통 전극 블록들에 인식되었는지 여부를 알아내기 위해 분석된다. 보다 구체적으로, 자기 정전용량 터치 인식 시스템에서, 공통 전극 블록들에 터치 구동 펄스를 충전(charge)하거나 방전(discharge)함으로써 공통 전극 블록들에 터치 입력이 되었는지 알아낼 수 있다. 예를 들어, 터치 입력에 의한 정전용량 값의 변화는 공통 전극 블록들에서 전압의 기울기에 따른 시간을 변경한다. 각각의 공통 전극 블록 상의 정전용량 값의 변화는 표시 패널(100) 상에 터치 입력의 위치를 알아내기 위해 분석될 수 있다.
공통 전극 블록들이 상호 정전용량 터치 인식 시스템으로 구성된 경우, 터치 구동 배선들(TX)로 구성된 공통 전극 블록들의 그룹들에 터치 구동 펄스가 제공되고, 터치 센싱 배선들(RX)로 구성된 공통 전극 블록들의 그룹들에 터치 기준 전압 신호가 제공된다. 표시 패널(100) 상에 행해진 터치 입력은 터치 구동 배선(TX)와 터치 센싱 배선(RX)의 교차점에서의 정전용량 커플링을 변화시키고, 이는, 터치 센싱 배선(RX)에 의해 이동되는 전류를 변화시킨다. 로(raw) 정보 또는 일부 프로세싱된 형태의 이 정보는 표시 패널(100) 상에서 터치 입력의 위치를 결정하기 위해 사용될 수 있다. 터치 구동 IC(140)는, 다중지점 센싱을 제공할 수 있도록, TX 배선부 및 RX 배선부의 각각의 교차점에 대해 고속으로 이러한 동작을 수행한다.
도 2b에 도시된 실시예에서, 각각의 TX 배선부는 행(x축 방향)에 배열된 공통 전극 블록들의 그룹에 의해 정의되고, 각각의 RX 배선부는 열(y축 방향)에 배열된 공통 전극 블록들의 그룹에 의해 정의된다. 그러나, 이로써 공통 전극 블록들의 배열이 제한되는 것은 아니며, 표시 패널(100)에서 요구되는 TX 배선부 및 RX 배선부의 레이아웃에 따라 다양한 방식으로 배열될 수 있다. 단일 열에 배열된 공통 전극 블록들로 구현된 RX 배선부의 수뿐만 아니라 단일 행에 배열된 공통 전극 블록들로 구현된 TX 배선부의 수는 다양한 요소들에 의해 달라질 수 있다. 예를 들어, 표시 패널(100)의 크기 뿐만 아니라 터치 스캔 주파수 및 정확도에 기초하여, 단일 행에 배열된 공통 전극 블록들은 복수의 TX 배선부를 제공하도록 사용될 수 있고, 단일 열에 배열된 공통 전극 블록들은 복수의 RX 배선부를 제공하기 위해 사용될 수 있다.
또한, 상호 정전용량 터치 인식 시스템의 RX 배선부는 TX 배선부를 형성하는 공통 전극 블록들보다 더 큰 공통 전극 블록으로 형성될 수 있다. 예를 들어, 열 방향에 배열된 복수의 공통 전극 블록들로 RX 배선부를 형성하는 것 보다, 열 방향(즉, Y축 방향)에 액티브 영역을 가로질러 연장된 단일의 큰 공통 전극 블록이 RX 배선부로 사용될 수 있다.
표시 패널(100)의 엣지(edge)에서의 터치 센싱 정확도를 개선하기 위하여, RX 배선부가 액티브 영역의 가장 먼 끝 단에 형성되도록, 액티브 영역의 가장 먼 끝단(즉, 좌측 및 우측 끝단) 각각에 배치된 공통 전극 블록들에 대응되는 공통 신호 배선들(SL)은 서로 그룹화될 수 있다. 이러한 방식으로, 표시 패널(100)의 엣지에서 일반적인 손가락 크기보다 더 작은 터치 포인트(예를 들어, 2.5Φ)를 갖는 물체에 의한 터치 입력이 인식될 수 있다.
터치 센싱 능력을 더욱 개선하기 위하여, 표시 패널(100)의 가장 먼 끝단에서 RX 배선부의 역할을 하는 공통 전극 블록의 폭은 패널(110)의 다른 영역에서의 다른 터치 센싱 블록의 폭과 다를 수 있다. 표시 패널(100)의 가장 먼 끝단의 공통 전극 블록을 RX 배선부로 구성함으로써, 액티브 영역의 가장 끝 부분에서도 보다 정확한 터치 입력을 인식할 수 있다. 그러나, 이는 TX 배선부의 역할을 하는 공통 전극 블록의 위치가 엣지에서의 RX 배선부의 역할을 하는 공통 전극 블록의 폭만큼 엣지로부터 시프트되는 것을 의미한다. 또한, 각각의 TX 배선부는 엣지상의 RX 배선부를 완전히 가로질러 연장되지 않을 수 있다. 따라서, 엣지에서의 공통 전극 블록의 폭이 액티브 영역의 다른 영역에서의 공통 전극 블록의 폭보다 더 좁을 수 있다. 예를 들어, X축 방향으로 측정된 액티브 영역의 엣지에서의 공통 전극 블록의 폭은 다른 공통 전극 블록의 1/2일 수 있다.
표시 패널(100)의 상부 엣지 및 하부 엣지에서 터치 센싱의 정확도를 개선하기 위하여, 표시 패널(100)의 상부 엣지 및 하부 엣지에서의 공통 전극 블록들은 패널의 다른 영역의 공통 전극 블록과 비교하여, Y축 방향에서 측정된 감소된 폭을 가질 수 있다. 이러한 방식으로, 좁은 TX 배선부는 패널의 상부 엣지 및 하부 엣지에 제공될 수 있다. 표시 패널(100)에서 TX 배선부 및 RX 배선부의 개수는 액티브 영역의 공통 전극 블록의 배열 및 크기에 따라 조절될 수 있다.
표시 패널(100)에서 구현되는 터치 인식 시스템의 타입과 무관하게, 공통 전극 블록들 각각은 적어도 하나의 공통 신호 배선(SL)과 연결된다. 공통 신호 배선(SL)은 서로 평행하게 연장하고, 데이터 배선들(DL)과 같은 방향으로 액티브 영역 외부로 라우팅된다. 공통 신호 배선들(SL)을 서로 평행하게 배열시키고, 구동 IC들을 향해 액티브 영역을 가로질러 라우팅되게 하는 것은, 표시 패널의 측부로부터 공통 신호 배선들(SL)을 라우팅하기 위한 공간을 제거하고, 따라서, 베젤의 크기를 감소시킨다.
액티브 영역을 가로질러 공통 신호 배선들(SL)을 라우팅하는 경우, 구동 IC와 가장 근접한 행 또는 열의 공통 전극 블록에 연결된 공통 신호 배선을 제외한 공통 신호 배선들(SL)은 다른 공통 전극 블록들을 가로질러 라우팅된다. 예를 들어, 공통 전극 블록 B1과 연결된 공통 신호 배선(SL)은 경로(route) 상의 공통 전극 블록들과 연결되지 않고, 공통 전극 블록 B4, B7 및 B10을 가로질러 구동 IC들이 위치하는 비액티브 영역에 도달하도록 연장된다.
이러한 설정에서, 공통 신호 배선들(SL)이 공통 전극 블록들의 표면과 직접 인터페이스(interface) 하기 위해, 공통 신호 배선들(SL)은 공통 전극 블록들의 상부에 직접 또는 하부에 직접 배치될 수 없다.
바람직하지 않은 비교예로써, 만약 공통 신호 배선들(SL)이 공통 전극 블록들의 표면 상에서 라우팅되면, 공통 전극 배선들(SL)은 비액티브 영역을 향한 경로를 따르는 복수의 공통 전극 블록들과 접촉할 것이다. 이는 자기 정전용량 터치 인식 시스템에서의 공통 전극 블록들의 고유의 좌표를 방해하거나 상호 정전용량 터치 인식 시스템에서의 TX 배선부 및 RX 배선부의 형성을 차단할 것이다.
바람직하지 않은 비교예로써, 공통 신호 배선들(SL)이 화소 전극과 동일한 층에 배치되는 경우, 공통 신호 배선들(SL)과 화소 전극 사이에 발생된 커플링(coupling)은, 터치 센싱 기간 동안 공통 신호 배선들(SL)이 공통 전극 블록들을 조절(modulate)하도록 사용될 때 다양한 형태의 화질 저하를 야기할 수 있다. 따라서, 공통 신호 배선들(SL) 및 화소 전극들이 동일한 층에 배치되는 경우, 보다 낮은 저장 전정용량을 위해 공통 전극 블록들과 화소 전극 사이의 간격을 줄이는 것은 어렵다.
바람직하지 않은 비교예로써, 공통 신호 배선들(SL)이 커플링된 정전용량을 낮추기 위해 2개의 인접한 공통 전극 블록들 사이의 갈라진 영역 아래에 배치는 경우, 공통 전극 블록들과 공통 신호 배선들(SL) 사이에 원하지 않는 전계(fringe field)가 발생될 수 있다. 이러한 전계는 액정 분자에 영향을 줄 수 있고, 예상하지 못한 빛샘 현상을 야기한다. 따라서, 공통 신호 배선들(SL)을 표시 패널(100)의 액티브 영역을 가로질러 라우팅하기 위해, 공통 신호 배선들(SL)의 평면 레벨(plane level)은 화소 전극 및 공통 전극 블록들의 평면 레벨과 달라야 한다.
바람직하지 않은 비교예로써, 화소 전극층과 공통 전극 블록층 사이에 공통 신호 배선들(SL)을 배치시키는 것은 유사한 문제점을 발생시킨다. 즉, 절연층이 공통 전극 블록층과 공통 신호 배선(SL) 사이에 배치될 경우, 공통 신호 배선(SL)의 두께는 화소 전극층과 공통 전극 블록층 사이의 절연층 두께보다 두꺼워지는데 제약이 발생될 수 있다. 또한, IPS 또는 FFS 모드의 LCD 장치에서, 화소 전극과 공통 전극 블록 사이에 개재된 절연층의 두께는 특정 범위로 제한될 수 있으며, 이로 인해, 공통 신호 배선들(SL)의 두께 또한 제한되는 어려움이 있을 수 있다.
바람직하지 않은 비교예로써, 예를 들어, 화소 전극과 공통 전극 블록들 사이에 개재된 절연층의 두께가 약 3000Å일 경우, 공통 신호 배선들(SL)이 공통 전극 블록들과 화소 전극 사이에 배치된다면, 공통 신호 배선들(SL)의 두께는 약 2500Å으로 제한된다. 저항은 공통 신호 배선들(SL)의 두께에 의해 달라진다. 두께는 공통 신호 배선들(SL)의 저항에 영향을 주는 요소들 중 하나이므로, 공통 신호 배선들(SL)의 두께를 제한하는 것은, 특히, 표시 장치의 표시 영역의 크기를 더 크게 하는 경우, 구동 IC들과 공통 전극 블록들 사이에 신호를 전송하는 공통 전극 배선들(SL)의 성능을 효과적으로 제한한다.
따라서, 본 발명에서 설명한 실시예들의 표시 패널들에서, 공통 신호 배선들(SL)은 TFT 어레이 위에 제공된 화소 전극 및 공통 전극 블록으로부터 충분히 이격되도록 TFT 어레이 아래에 위치한다. 이러한 방식으로, 공통 신호 배선들(SL)의 폭 및 두께는 화소 전극과 공통 전극 블록들 사이의 거리에 의해 제한되지 않을 수 있는 장점이 있다. 이러한 설정은 공통 신호 배선들(SL)의 폭 및 두께에 더 많은 자유를 준다. 이를 위해, 하나 이상의 평탄화층이 공통 신호 배선들(SL)과 공통 전극 블록들 사이에 제공되고, 공통 신호 배선들(SL)은 평탄화층들의 컨택홀들을 통해 공통 신호 배선들(SL) 및 공통 전극 블록들 모두와 연결되는 바이패스 배선들을 통해 대응하는 공통 전극 블록들과 연결된다. 이러한 설정에서, 공통 전극 블록과 연결된 공통 신호 배선들(SL)은 공통 신호 배선의 경로에 배치된 다른 공통 전극 블록들과의 접촉 없이 액티브 영역을 가로질러 라우팅될 수 있는 장점이 있다. 공통 신호 배선들(SL)은 비액티브 영역의 데이터 구동 IC(120)의 경로를 따라 공통 전극 블록들을 쉽게 우회할 수 있다.
도 4a는 일 실시예에 따른 표시 패널 내의 화소 영역의 매트릭스 내의 공통 신호 배선들(SL) 및 바이패스 배선들의 구조를 나타낸 평면도이다. 도 4a를 참조하면, 데이터 배선들(DL) 및 게이트 배선들은 서로 교차하도록 배열되어, 표시 패널(100)의 액티브 영역에서 화소 영역들의 매트릭스를 정의한다. 공통 신호 배선들(SL)은 데이터 배선(DL)과 동일한 방향으로 연장하도록 배열된다. 각각의 공통 신호 배선(SL)은 공통 신호 배선(SL)에 의한 화소 영역들의 개구율의 감소를 최소화하기 위하여 데이터 배선(DL)과 적어도 부분적으로 중첩되도록 배치된다. 각각의 화소 영역에 TFT가 제공된다. 이하에 기술될 바와 같이, 더미 배선(DML)은 공통 신호 배선(SL) 대신 일부 데이터 배선들(DL) 밑에 배치될 수도 있다.
TFT는 반도체층의 반대 측부 상에 제공된 소스 및 드레인를 갖는 바텀 게이트 구조로 형성될 수 있다. TFT의 소스 전극은 데이터 배선(DL)으로부터 연장되거나, 그렇지 않으면, 데이터 배선(DL)과 연결되고, 드레인은 대응하는 화소 영역에 제공된 화소 전극(PXL)과 연결된다. 화소 전극(PXL)에, 중첩된 공통 전극 블록(미도시)과 함께 전계를 발생하도록, 복수의 슬릿(미도시)이 제공된다.
공통 신호 배선들(SL)은 화소의 TFT 아래에 배치되고, 각각의 공통 전극 블록은 TFT 상에 형성된 평탄화층을 관통하는 컨택홀(즉, 하부 컨택홀, 하부 컨택홀)을 통해 대응하는 공통 신호 배선들(SL) 중 하나와 연결된다. 이러한 구조에서, 각각의 공통 신호 배선(SL)은 대응하는 공통 전극 블록에 연결된 적어도 하나의 바이패스 배선(BL)과 연결된다. 바이패스 배선(BL)이 하나의 화소 영역에서 동일한 행의 다른 화소 영역으로 연장하도록, 바이패스 배선(BL)은 공통 신호 배선(SL)을 가로지르는 방향으로 배열될 수 있다. 즉, 바이패스 배선(BL)과 공통 신호 배선(SL) 사이의 연결은 하나의 화소 영역에 제공된 컨택홀을 통해 형성될 수 있고, 바이패스 배선(BL)과 공통 전극 블록 사이의 연결은 다른 화소 영역에 제공된 컨택홀을 통해 형성될 수 있다. 도 4A에 도시된 바와 같이, 화소 영역들의 개구율은 컨택홀(CTU/CTL) 및 바이패스 배선들(BL)에 의해 달라진다.
도 4b는 바이패스 배선(BL)을 통해 공통 신호 배선을 투명 전극 블록에 연결하기 위한 예시적인 구조를 나타내는 단면도이다. 도 4c는 표시 패널(100)의 공통 신호 배선들(SL), 바이패스 배선들(BL), 게이트 배선들(GL), 데이터 배선들(DL) 및 TFT의 소스/드레인을 형성하기 위해, 금속층들이 배치된 구조를 나타내는 개략도이다. 공통 신호 배선들(SL)을 형성하기 위해 사용되는 금속층은 제1 금속층으로 정의될 수 있고, 설명상 편의를 위해, 다른 금속층의 순서는 제1 금속층을 참조하여 정의될 수 있다.
도 4b 및 도 4c를 참조하면, 공통 신호 배선들(SL)은 기판 상의 제1 금속층으로 형성된다. 용어 “제1 금속층”이 반드시 단일 금속층으로 구성된다는 것을 의미하는 것은 아니다. 오히려, 용어 ”제1 금속층”은 금속층 또는 금속층들의 적층 구조(stack)를 의미한다. 금속층들의 적층 구조는 표면 상에 패터닝될 수 있고, 절연층에 의해 금속층의 다른층과 절연되거나 다른 금속층들의 적층 구조에 의해 절연될 수 있다. 제1 금속층과 유사하게, 본 발명의 실시예들에서 다른 후술하는 금속층들(예를 들어, 제2 금속층, 제3 금속층)은 다른 복수의 금속층의 적층 구조로 형성될 수 있다.
일부 실시예들에서, 제1 금속층은 구리(Cu)층 및 몰리브덴-티타늄 합금층(MoTi)의 적층 구조로 형성될 수 있다. 제2 금속층 또한 구리(Cu)층 및 몰리브덴-티타늄 합금층(MoTi)의 적층 구조로 형성될 수 있다. 제3 금속층은 몰리브덴-티타늄 합금층(MoTi), 구리(Cu)층 및 다른 몰리브덴-티타늄 합금층(MoTi)의 적층 구조로 형성될 수 있다. 구리층은 몰리브덴-티타늄 합금층보다 두꺼울 수 있다. 제2 금속층은 게이트 금속층으로 지칭될 수 있고, 제3 금속층은 소스/드레인 금속층으로 지칭될 수 있다.
공통 신호 배선들(SL) 상에 TFT 어레이를 제공하기 위해, 하부 평탄화층(PLN-L)이 공통 신호 배선들(SL) 상에 제공된다. 하부 평탄화층(PLN-L)의 두께는 공통 신호 배선들(SL)의 두께에 따라 달라질 수 있다. 예를 들어, 공통 신호 배선들(SL)의 두께는 약 2500Å 내지 약 7500Å일 수 있고, 보다 바람직하게는 약 3500Å 내지 약 6500Å일 수 있고, 보다 바람직하게는 약 4500Å 내지 약 5500Å일 수 있다. 하부 평탄화층(PLN-L)의 두께는 약 1㎛ 내지 약 4㎛일 수 있고, 보다 바람직하게는 약 1㎛ 내지 약 3㎛일 수 있고, 보다 바람직하게는, 약 1㎛ 내지 약 2㎛일 수 있다. 공통 신호 배선들(SL)을 덮는 평탄화층의 두께는 유전체 특성, 물질, 제조 공정 등과 같은 다양한 요소에 의해 달라질 수 있다.
TFT 어레이는 하부 평탄화층(PLN-L) 상에 제조되므로, 하부 평탄화층(PLN-L)에 사용되는 물질로 TFT 상의 평탄화층으로 통상적으로 사용되는 포토 아크릴(PAC)을 이용할 수 없다. TFT 제조 공정 중 일부는 고온에서 수행될 수 있으므로, 하부 평탄화층(PLN-L)은 TFT 제조 공정의 이러한 높은 온도 조건 아래에서 특성을 유지할 수 있어야 한다. 예를 들어, IGZO(indium-Gallium-Zinc-Oxide)와 같은 산화물 반도체층을 갖는 TFT를 제조하는 동안, 일부 공정은 약 350℃ 또는 그 이상의 온도에서 수행될 수 있다. 폴리 실리콘 반도체층을 갖는 TFT들은 더 높은 온도에서 처리를 요구할 수도 있다. 이로 인해, 하부 평탄화층(PLN-L)은 350℃이상, 보다 바람직하게는 380℃ 이상에서 평탄화 기능을 유지할 수 있는 물질로 형성될 수 있다. 이를 위해, 높은 내열성을 갖는 실리콘계 무기 물질이 하부 평탄화층(PLN-L)(즉, SOG층)에 적합하다. 또한, 이러한 물질은 평탄화층으로서 공통 신호 배선들(SL) 상부를 덮기에 적합해야 한다. 예를 들어, 높은 내열성을 갖는 무기 물질은 스핀-온-글래스(spin-on-glass)법, 슬릿 코팅법 또는 다른 적절한 코팅법을 사용하여 하부 평탄화층(PLN-L)으로서 공통 신호 배선(SL) 상에 배치될 수 있다. 무기 물질이 공통 신호 배선들(SL) 상부에 코팅된 다음, 큐어링(curing)과정이 수행된다.
캡핑층(capping layer)으로서 역할을 할 수 있는 패시베이션층(PAS1-1)은 공통 신호 배선들(SL)과 하부 평탄화층(PLN-L) 사이에 제공될 수 있다. 하부 평탄화층(PLN-L) 상에서, 게이트 배선들(GL) 및 TFT의 게이트(G)가 제2 금속층으로 제공된다. 바이패스 배선(BL) 또한 하부 평탄화층(PLN-L) 상에 제2 금속층을 패터닝함으로써 제공된다. 반도체층(ACT)(예를 들어, 산화물 반도체, LTPS 반도체, a-Si 반도체)은 게이트 배선(GL), TFT의 게이트(G) 및 바이패스 배선(BL)을 덮을 수 있는 게이트 절연층(GI) 상에 패터닝된다. TFT의 소스에 연결되는 데이터 배선(DL)은 제3 금속층으로 형성된다. TFT의 드레인(D)은 상부 평탄화층(PLN-U)의 컨택홀을 통해 화소 전극(PXL)과 접촉된다.
더욱이, 다른 패시베이션층(PAS1-2)은 하부 평탄화층(PLN-L)과 TFT 어레이 사이에 제공될 수 있다. 패시베이션층(PAS1-2)은 하부 평탄화층(PLN-L) 상에 배치되는 구성요소를 하부 평탄화층(PLN-L)로부터의 원하지 않은 가스(fume)(예를 들어, 수소 가스)로부터 보호하는 기능을 제공할 수 있다.
하부 평탄화층(PLN-L)과 TFT 어레이 사이의 패시베이션층(즉, PAS1-2)의 물질 및 구조는 TFT 어레이 내의 TFT의 반도체층(즉, 액티브층)에 따라 달라질 수 있다. 예를 들어, 패시베이션층(PAS1-2)은 실리콘 질화물(silicon nitride)층, 실리콘 산화물(silicon oxide)층 또는 이들의 적층 구조일 수 있다. 일부 적절한 실시예들에서, 하부 평탄화층(PLN-L) 아래의 패시베이션층(PAS1-1) 및 하부 평탄화층(PLN-L) 상의 패시베이션층(PAS1-2)은 실질적으로 동일한 두께로 제공될 수 있고, 동일한 무기 물질로 구성될 수 있다. 예를 들어, 패시베이션층(PAS1-1) 및 패시베이션층(PAS1-2)은 약 2000Å 두께의 실리콘 질화물층일 수 있다.
특히, 하부 평탄화층(PLN-L) 상에 제공되는 TFT의 적어도 일부는 인듐-갈륨-아연 산화물(indium-gallium-zinc oxide, IGZO)과 같은 금속 산화물 반도체층을 포함할 수 있고, 실리콘 질화물층은 하부 평탄화층(PLN-L)과 이의 상부에 형성된 TFT 사이에 개재될 수 있다. 수소 가스로부터의 보호를 극대화하기 위하여, 바이패스 배선(BL)과 공통 신호 배선(SL)을 연결하기 위한 컨택홀들이, 하부 평탄화층(PLN-L) 상에 패시베이션층(PAS1-2)이 형성되기 전에 형성될 수 있다. 즉, 컨택홀은 하부 평탄화층(PLN-L)의 형성 이후에 형성될 수 있고, 패시베이션층(PAS1-2)은 미리 형성된 컨택홀을 포함하는 하부 평탄화층(PLN-L) 상부에 형성될 수 있다. 이러한 방식으로, 패시베이션층(PAS1-2)은 컨택홀 내의 표면(즉, 측벽)도 덮게 된다. 애칭 공정(etching process)은 바이패스 배선(BL)과 연결을 위한 공통 신호 배선(SL)의 실제 접촉 영역을 개방하기 위해 수행될 수 있다.
바이패스 배선(BL)과 대응하는 공통 전극 블록 사이의 연결은 바이패스 배선(BL) 상에 배치된 컨택 브릿지(bridge)를 통해 만들어질 수 있다. 더욱 구체적으로, 컨택 브릿지는 제3 금속층으로 형성될 수 있고, 상부 평탄화층(PLN-U)의 상부 컨택홀(CTU)을 통해 노출된 바이패스 배선(BL)의 컨택부에 배치될 수 있다.
공통 전극 블록들을 배치하기 위한 평면을 제공하기 위해, 상부 평탄화층(PLN-U)이 TFT들 및 바이패스 배선(BL) 상부에 제공된다. 설명한 바와 같이, SiNx 및/또는 SiOx와 같은 무기 물질로 형성된 패시베이션층(PAS1-3)은 상부 평탄화층(PLN-U)과 제3 금속층 사이에 개재될 수 있다. 다른 패시베이션층(PAS2)은 상부 평탄화층(PLN-U) 상에 제공된 화소 전극(PXL)과 공통 전극 블록들 사이에 개재된다.
표시 패널의 액티브 영역을 가로지르는 공통 신호 배선들(SL)을 제공하도록, 기판 상에 제1 금속층을 패터닝할 때, 복수의 외부 신호 배선들은 표시 패널(100)의 비액티브 영역에 패터닝될 수 있다. 표시 패널(100)의 게이트 구동 IC(120)는 표시 패널(100)의 비액티브 영역에 직접 형성된 복수의 TFT들로 구현된 GIP(gate-in-panel) 형으로 제공될 수 있다. 이러한 경우, 표시 패널(100)의 액티브 영역 내의 TFT 어레이와 유사하게, GIP 회로의 TFT들은 하부 평탄화층(PLN-L) 상에 형성된다. 여기서, GIP 회로에 외부 신호를 공급하기 위한 도전성 배선들은 하부 평탄화층(PLN-L) 아래에 제공될 수 있다.
외부 신호 배선들은 복수의 TFT들로 구현된 GIP 회로의 복수의 시프트 레지스터들 아래를 가로질러 연장되도록 위치될 수 있다. 외부 신호 배선들은 하부 평탄화층(PLN-L)을 관통하는 컨택홀들을 통해 GIP 회로의 부분들에 연결될 수 있다. GIP 회로 아래로 라우팅된 외부 신호 배선들은 다양한 클록 신호 배선들, 전력 신호 배선들(예를 들어, VSS, VDD), 리셋 신호 배선들 등을 포함할 수 있다. 일부 실시예들에서, 공통 전압 신호를 전송하기 위한 신호 배선은 GIP 회로 아래의 비액티브 영역에 라우팅될 수 있다. GIP 회로 바로 아래로 외부 신호 배선들 중 적어도 일부를 라우팅하는 것은 베젤의 폭을 보다 더 감소시키게 한다.
적어도 하나의 공통 신호 배선(SL)은 각각의 공통 전극 블록들에 필요하다. 따라서, 표시 패널에 요구되는 공통 신호 배선들(SL)의 최소의 수는 공통 전극 블록들의 수와 같을 것이다. 각각의 공통 전극 블록은 안정적인 연결을 위해, 여분의 공통 신호 배선들(SL)과 연결될 수 있다. 원하는 경우, 공통 신호 배선(SL)은 각각의 데이터 배선 및 모든 데이터 배선(DL) 아래에 제공될 수 있고, 공통 신호 배선은 자기 정전용량 터치 센서, 상호 정전용량 터치 센서 중 어느 하나를 구현하거나 표시 패널에 다양한 다른 기능을 제공하도록 공통 전극 블록들과 연결될 수 있다.
공통 전극 블록들에 보다 안정적인 연결을 제공하는 것에 더하여, 각각의 데이터 배선(DL) 및 모든 데이터 배선들(DL) 아래의 공통 신호 배선(SL)은 각각의 공통 신호 배선(SL) 상의 로드(load)를 감소시키게 한다. 더욱이, 공통 신호 배선(SL)은 모든 데이터 배선들(DL) 아래에 배치되고, 데이터 배선(DL)과 공통 신호 배선(SL) 사이의 정전용량이 표시 패널 전체에 걸쳐 균일하게 될 것이다. 그러나, 모든 데이터 배선들(DL) 아래에 공통 신호 배선(SL)을 배치하고, 공통 전극 블록과 연결하는 것은, 예를 들어, 화소 영역의 개구율 감소와 같은, 부작용을 동반할 수도 있다.
공통 신호 배선(SL)을 모든 데이터 배선들(DL) 아래에 배치하고 하부의 공통 전극 블록과 연결하는 것으로부터의 이익은 부작용보다 클 순 없다. 이로 인해, 공통 신호 배선들(SL)은 일부 데이터 배선들(DL)의 아래에 배치될 수 있고, 더미 배선들(DML)은 남은 데이터 배선들(DL) 아래에 배치될 수 있다. 더미 배선들(DML)은 공통 신호 배선(SL)과 동일한 물질로 형성되나, 적어도 구동 IC와 연결되지는 않는다.
균일한 데이터 배선 정전용량을 갖는 데이터 배선들(DL)을 위해, 도 4a에 도시된 바와 같이, 표시 패널의 모든 데이터 배선들(DL)은 공통 신호 배선(SL) 또는 더미 배선(DML) 중 어느 하나와 중첩되도록, 더미 배선들(DML)은 표시 패널 내에 제공될 수 있다. 표시 패널 내에 특정한 특징을 구현하기 위해, 공통 신호 배선들(SL)에 의해 설정된 공통 전극 블록들의 구조를 방해하지 않는 한, 더미 배선들(DML)은 공통 전극 블록들과 연결 되거나 또는 연결되지 않을 수 있다.
일부 실시예들에서, 더미 배선들(DML)은 상부의 공통 전극 블록들에 연결되지 않는 플로팅(floating) 배선들 또는 그라운드 배선들로 제공될 수 있다. 더미 배선들(DML)은 바이패스 배선들(BL)에 연결될 필요가 없기 때문에, 표시 패널 내의 필요한 전체 바이패스 배선들(BL)의 수는 크게 감소될 수 있고, 이는 표시 패널(100)의 전체 밝기를 향상시킬 수 있다.
플로팅 상태의 더미 배선들(DML)은 표시 패널의 제조 동안 정전기를 유발할 수 있다. 따라서, 일부 또는 모든 더미 배선들(DML)은 표시 패널(100)의 일부 실시예들에서 공통 신호 배선들(SL)과 유사한 방식으로, 공통 전극 블록들에 연결될 수 있다. 이러한 경우, 더미 배선(DML)은 공통 신호 배선들(SL)의 세트 또는 분리된 하나의 공통 신호 배선(SL)을 통해 구동 IC와 개별적으로 통신하는 복수의 공통 전극 블록들을 상호 연결(interconnect)하지 않아야 한다.
도 5는 복수의 더미 배선들(DML)이 제공된 표시 패널의 예시적인 구조를 나타내는 개략도이다. 여기서, 더미 배선들(DML)은 선택적으로 공통 전극 블록들 중 대응하는 공통 전극 블록들에 선택적으로 연결된다. 더미 배선들(DML)과 공통 전극 블록 사이의 연결은 공통 신호 배선들(SL)과 동일한 방식으로 바이패스 배선을 통해 이루어질 수 있다. 도시된 바와 같이, 더미 배선들(DML)은 그 위의 공통 전극 블록들에 연결되나, 공통 전극 블록들과 상호 연결하지는 않는다. 이로 인해, 더미 배선들(DML)은, 도 5에 도시된 바와 같이, 공통 전극 블록 아래의 더미 배선(DML)이 다른 공통 전극 블록으로 넘어 연장되지 않도록, 여러 부분으로 나누어질 수 있다.
도 5에 도시된 예에서, 더미 배선들(DML)은 복수의 바이패스 배선들(BL)을 사용하는 복수의 위치들에서 대응하는 공통 전극 블록에 연결된다. 이와 같이, 공통 신호 배선들(SL)은 또한 복수의 위치들에서 복수의 바이패스 배선들(BL)을 통해 대응하는 공통 전극 블록과 연결될 수 있다. 표시 패널(100)에 균일한 데이터 배선 정전용량을 제공하는 것에 더하여, 공통 전극 블록들의 복수의 위치에 연결된 더미 배선들(DML)은, 대응하는 공통 전극 블록 내의 전류 경로로서 역할을 할 수 있다.
도 5에서, 비록 각각의 공통 신호 배선(SL)이 공통 전극 블록들 중 오직 하나에 연결되나, 공통 신호 배선들(SL)은 복수의 공통 전극 블록들을 가로질러 연장된다. 일부 실시예들에서, 더미 배선들(DML)은 공통 신호 배선(SL)과 유사하게 복수의 공통 전극 블록들을 가로질러 연장될 수 있다. 공통 신호 배선들(SL)과 유사하게, 각각의 더미 배선(DML)은 공통 전극 블록들 중 하나의 공통 전극 블록의 복수의 지점에 연결될 수 있고, 단순히 다른 공통 전극 블록들을 가로질러 통과할 수 있다.
이전 도면들에서 도시된 실시예들에서, 공통 전극 배선(SL) 또는 더미 배선(DML) 중 어느 하나는 각각의 데이터 배선(DL) 아래에 배치된다. 그러나, 공통 신호 배선(SL) 및 더미 배선(DML)은 단일 데이터 배선(DL) 아래에 제공될 수 있다는 것이 이해되어야 한다. 예를 들어, 공통 신호 배선(SL)은 데이터 배선(DL) 아래에 연장되고, 공통 전극 블록에 연결된다. 공통 신호 배선(SL)은 공통 전극 블록과 연결되는 지점에서 종결될 것이다. 그로부터, 공통 신호 배선(SL)으로부터 연결이 끊어진 도전성 배선의 부분은 더미 배선으로서 데이터 배선(DL) 아래에 연장될 수 있다.
비록 더미 배선들(DML)은 공통 전극 블록과 연결될 수 있거나 연결될 수 없더라도, 각각의 공통 신호 배선(SL)은 하나 이상의 바이패스 배선(BL)에 의해 공통 전극 블록들 중 하나와 연결될 수 있다. 이와 관련하여, 바이패스 배선(BL) 중 일 단부는 하부 평탄화층(PLN-L) 및 그 아래의 패시베이션층(PAS1-1/PAS1-2)를 관통하는 하부 컨택홀(CTL)을 통해 공통 신호 배선(SL)에 연결된다. 바이패스 배선(BL)의 다른 단부는 상부 평탄화층(PLN-U) 및 그 아래의 패시베이션층을 관통하는 상부 컨택홀(CTU)을 통해 공통 전극 블록에 연결된다. 바이패스 배선(BL)은 하부 컨택홀(CTL)을 통해 공통 신호 배선(SL)과 직접 연결될 수 있다. TFT의 소스/드래인 금속과 동일한 금속층으로 형성된 컨택 브릿지(contact bridge)는 바이패스 배선(BL)과 공통 전극 블록 사이에 개재될 수 있다. 공통 전극 블록은 공통 전극 블록과 바이패스 배선(BL)과 전기적으로 연결하도록, 상부 컨택홀(CTU)을 통해 컨택 브릿지와 연결하게 될 수 있다.
도 4a 내지 도 4c를 다시 참조하면, 공통 신호 배선(SL)은 데이터 배선(DL)과 동일한 방향으로 연장된 라우팅부 및 라우팅부로부터 하부 컨택홀(CTL)을 향해 돌출하는 컨택부을 포함한다. 컨택부의 단부는 하부 컨택홀(CTL)을 통해 바이패스 배선과 연결하기 쉽도록 커질될 수 있다. 유사하게, 하부 컨택홀(CTL) 및 상부 컨택홀(CTU)에 대응하는 바이패스 배선(BL)의 단부들은 바이패스 배선의 중간 섹션(interim section) 보다 넓을 수 있다.
도 4a 내지 도 4c에 도시된 실시예들에서, 공통 신호 배선(SL)의 컨택부는 공통 신호 배선(SL)의 라우팅부와 바로 인접하는 화소 영역으로 연장되도록 도시된다. 그러나, 컨택부의 구조는 이렇게 제한되지는 않고, 컨택부는 다른 화소 영역들로 더 연장될 수 있다. 더미 배선들(DML)이 표시 패널 내에 배치되면, 각각의 데이터 배선 아래의 더미 배선들(DML)은, 더미 배선들(DML)을 가로질러 연장하는 컨택부에 대한 통로를 제공하도록, 조각들로 분할되어 제공될 수 있다.
일부 데이터 배선들(DL) 아래의 더미 배선들(DML)이 공통 전극 블록들 중 대응하는 더미 배선들(DML)과 연결되는 실시예들에서, 더미 배선들(DML)은 데이터 배선들(DL)과 평행하게 연장되는 라우팅부 및 바이패스 배선과 연결되도록 라우팅부로부터 돌출하는 컨택부를 포함한다. 더미 배선들(DML)의 컨택부는 여러 화소 영역들을 가로질러 가로로 연장될 수 있다. 이 경우, 데이터 배선들(DL) 아래의 다른 더미 배선들(DML)은, 더미 배선(DML)의 컨택부에 대한 통로를 제공하도록, 조각들로 분할되어 제공될 수 있다. 더미 배선(DML)의 컨택부는, 다른 더미 배선들(DML)이 다른 공통 전극 블록에 연결되지 않는 한, 다른 더미 배선들(DML)을 따라 연결될 수 있다는 것을 고려해야 한다.
언급된 바와 같이, 공통 신호 배선들(SL)은 데이터 배선들(DL)을 따라 표시 패널(100)의 액티브 영역을 가로질러 라우팅된다. 이는 공통 신호 배선(SL) 각각의 라우팅부가 그 위에 제공된 데이터 배선(DL)과 적어도 부분적으로 중첩되도록 한다. 그러나, 공통 신호 배선(SL)의 라우팅부로부터 가로로 돌출된 컨택부는 데이터 배선 아래로 덮지 않을 수 있다.
또한, 바이패스 배선들(BL)은 TFT들의 게이트 전극 및 게이트 배선들의 비투명 금속층과 동일한 제2 금속층으로 형성되기 때문에, 바이패스 배선들(BL)은 게이트 배선들(GL)과 중첩되어 위치할 수 없다. LCD 장치에서, 바이패스 배선들(BL)은 투과하는 광원(예를 들어, 백라이트)의 광을 가릴 수 있고, 화소의 개구율을 감소시킬 수 있다. OLED 장치와 같은 자기 발광 표시장치라 할지라도, 바이패스 배선들(BL)은 외부 광을 반사할 수 있고, 스크린 상의 이미지를 보기 어렵게 할 수 있다. 따라서, 게이트 배선들(GL) 및 데이터 배선들(DL)이 마스킹층 BM 아래에 감춰지는 방법과 유사하게, 공통 신호 배선(SL)의 컨택부 뿐만 아니라 바이패스 배선부(BL)들은 마스킹층 BM 아래에 감춰진다. 더미 배선들(DML)이 대응하는 공통 전극 블록들 중 하나에 연결하는 더미 배선들(DML)과 바이패스 배선(BL)들의 컨택부에 동일하게 적용된다.
마스킹층 BM이 실질적으로 화소의 개구율을 정의하므로, 바이패스 배선들(BL)을 덮는 것은 바이패스 배선(BL)이 배열되어 있는 화소들의 개구율을 감소시킨다. 적어도 하나의 바이패스 배선(BL)은 공통 신호 배선(SL)과 공통 전극 블록을 연결하기 위해 필요하므로, 공통 전극 블록을 공유하는 각각의 화소 그룹은 상이한 개구율을 갖는 화소들을 포함할 수 있다. 예를 들어, 하부 컨택홀(CTL)을 갖는 화소 영역의 개구율은 상부 컨택홀(CTU)을 갖는 화소 영역의 개구율과 상이할 수 있다. 또한, 바이패스 배선의 중간 섹션이 가로질러 놓여 있는 화소 영역의 개구율은 하부 또는 상부 컨택홀들을 수용하는 화소 영역의 개구율과 다를 수 있다. 또한, 일부 화소들은 바이패스 배선들 또는 컨택홀들 중 어느 하나를 수용하지 않을 수도 있고, 상술한 화소들 보다 큰 개구율이 제공될 수 있다. 본 명세서에서, 컨택홀들 또는 바이패스 배선들로 인해 감소된 개구율을 갖는 화소들은 “바이패스 화소”로 지칭될 수 있다. 개구율이 컨택홀들 또는 바이패스 배선들에 의해 감소되지 않은 화소들은 “정상 화소”로 지칭될 수 있다.
도 4a를 다시 참조하면, 공통 신호 배선(SL)을 바이패스 배선(BL)에 연결하기 위한 하부 컨택홀(CTL)이 하나의 화소 영역에 제공되고, 바이패스 배선(BL)을 공통 전극 블록에 연결하기 위한 상부 컨택홀(CTU)이 다른 화소 영역에 제공된다. 하부 컨택홀(CTL) 및 상부 컨택홀(CTU) 화소의 개구율을 감소시킨다. 따라서, 하부 컨택홀(CTL) 및 상부 컨택홀(CTU)을 수용하는 화소들은 이 두 화소들 사이의 중간 화소들 보다 작은 개구율을 갖는다.
효율성을 개선하기 위해, 하부 컨택홀(CTL) 및 상부 컨택홀(CTU)은 특정된 화소에 제공될 수 있다. 예를 들어, 하부 컨택홀(CTL) 및 상부 컨택홀(CTU)은 청색 화소 영역에 제공될 수 있다. 청색 화소들의 휘도는, 같은 사이즈에 제공되더라도, 녹색 또는 적색 화소들의 휘도보다 낮은 경향이 있다. 낮은 휘도/사이즈 비를 갖는 경우, 콘택홀들을 배치시킴으로써 감소되는 휘도의 실제 양은 적색 및 녹색 화소들 내에 컨택홀들을 배치시키는 것과 비교하여, 청색 화소 영역들내에 컨택홀들을 배치시키는 것이 보다 작다. 그러므로, 일부 실시예들에서, 바이패스 배선들(BL)의 반대 단부에서의 하부 컨택홀(CTL) 및 상부 컨택홀(CTU)은 청색 화소 영역들 내에 배열될 수 있다.
도 4a의 예시들에 도시된 바와 같이, 바이패스 배선(BL)의 연결을 위한 하부 컨택홀(CTL) 및 상부 컨택홀(CTU)을 수용하기 위한 청색 화소 영역은 동일한 행의 화소들일 수 있다. 동일한 행에서 하부 컨택홀(CTL)을 갖는 청색 화소 영역과 상부 컨택홀(CTU)을 갖는 청색 화소 영역 사이의 중간 화소 영역들은, 적색 화소 영역, 녹색 화소 영역 및/또는 희색 화소 영역과 같은 다른 색의 화소 영역들을 포함한다.
컨택홀을 갖지 않는 청색 화소 영역은 또한 컨택홀들을 수용하는 2개의 청색 화소들 사이의 중단 화소 영역들 사이에서 포함될 수 있다. 즉, 하부 컨택홀(CTL)을 갖는 청색 화소 영역과 상부 컨택홀(CTU)을 갖는 청색 화소 영역 사이의 바이패스의 배선(BL)의 중간 섹션은, 하부 컨택홀(CTL) 또는 상부 컨택홀(CTU) 어느 것도 수용하지 않는 하나 이상의 청색 화소 영역을 가로질러 놓일 수 있다.
바이패스 배선(BL) 및 게이트 배선(GL)은 동일한 평면(plane) 내에 제공되어, 서로 중첩하도록 배열되지 않는다는 것을 상기해야 한다. 이로 인해, 중간 화소 영역들의 개구율은 하부 컨택홀(CTL)과 상부 컨택홀(CTU) 사이에서 연장된 바이패스 배선들(BL)에 의해 감소된다. 바이패스 화소 영역들 즉, 바이패스 배선(BL)으로 인해 개구율이 감소되는 화소 영역들의 수를 최소화하기 위해, 바이패스 배선들(BL)의 길이는 최소로 유지되어야 한다. 이러한 이유로, 각각의 바이패스 배선(BL)에 대한 하부 컨택홀(CTL)과 상부 컨택홀(CTU)은 동일한 행에서 가장 가까운 2개의 청색 화소 영역들에 제공될 수 있다. 즉, 상부 컨택홀(CTU)이 형성되는 청색 화소 영역은, 하부 컨택홀(CTL)을 갖는 청색 화소 영역 다음에 오는 동일한 행의 첫번째 청색 화소 영역일 수 있다.
크기 및 위치에 따라, 개구율의 상당한 차이가 결과적으로 바이패스 화소와 정상 화소의 차이를 야기할 수 있다. 바이패스 배선(BL)을 공통 신호 배선(SL)에 연결하기 위한 컨택홀에 대응하는 바이패스 배선(BL)의 부분은 바이패스 배선(BL)의 다른 부분보다 클 수 있다. 이로 인해, 공통 신호 배선(SL)과 바이패스 배선(BL)을 연결하기 위한 하부 평탄화층(PLN-L)의 컨택홀이 있는 화소 및 공통 전극 블록과 바이패스 배선(BL)을 연결하기 위한 상부 평탄화층(PLN-U)의 컨택홀이 있는 화소는 둘 사이에 위치하는 다른 바이패스 화소보다 더 작은 개구율을 갖는다. 화소들의 이러한 개구율의 차이는, 특히, 이러한 차이가 특별한 패턴으로 반복되는 경우, 시각적으로 두드러질 수 있다. 화소들의 개구율에 있어서 이러한 차이는, 예를 들어, 모아레 패턴(moire pattern) 또는 라인과 같이, 특히 상이한 개구율의 픽셀들이 단순한 반복된 패턴으로 배열될 때, 육안으로 시각적으로 두드러질 수도 있다.
화소들의 개구율 차이에 의해서 시각적으로 쉽게 인지되는 패턴이 되기 때문에, 화소들의 개구율의 차이를 줄이는 것은 패턴이 덜 두드러지게 할 수 있다. 따라서, 일부 실시예들에서, 마스킹층 BM은 바이패스 화소들의 개구율 손실을 보상하도록 구성될 수 있다.
도 6A를 참조하면, 마스킹층 BM은 데이터 배선들(DL) 및 게이트 배선들(GL)을 덮는 복수의 스트립들을 포함한다. 본 개시에서, 데이터 배선들(DL)을 덮는 스트립들은 데이터 BM 스트립 또는 세로(longitudinal) 스트립으로 지칭될 수 있고, 게이트 배선들(GL)을 덮는 스트립들은 게이트 BM 스트립 또는 가로(horizontal) 스트립으로 지칭될 수 있다. 이러한 스트립들은 화소 영역들의 개구율을 설정하기 위해, 서로 교차하도록 배열된다. 바이패스 배선들과 정상 화소들 사이의 개구율 불일치를 줄이기 위해서, 바이패스 배선들의 화소 영역들과 인접한(abutting) 마스킹층 BM의 선택적인 섹션들은 마스킹층 BM의 다른 섹션보다 좁게 제공될 수 있다. 또한, 바이패스 배선들의 화소 영역들과 인접한 마스킹층 BM의 선택적인 섹션들은 정상 화소와 인접한 섹션들로부터 멀리 이격되거나 스큐(scew)될 수 있다. 이러한 방식으로, 바이패스 화소들의 개구율은, 정상 화소들의 개구율을 줄이거나 유지하는 동안, 증가될 수 있다. 따라서, 바이패스 화소들과 정상 화소들 사이의 개구율 차이는 줄어들 수 있다.
예를 들어, 바이패스 배선들(BL)이 게이트 배선들(GL)과 동일한 방향으로 액티브 영역을 가로질러 라우팅되는 실시예들에서, 데이터 BM 스트립들의 섹션들의 폭 및/또는 정렬(alignment)은 바이패스 화소들과 정상 화소들 사이의 개구율 차이의 양을 보상하도록 조정될 수 있다. 바이패스 배선들(BL)이 데이터 배선들(DL)과 동일한 방향으로 액티브 영역을 가로질러 라우팅되는 실시예들에서, 게이트 BM 스트립들의 섹션들의 폭 및/또는 정렬은 바이패스 화소들과 정상 화소들 사이의 개구율 차이의 양을 보상하도록 조정될 수 있다.
데이터 BM 스트립들 및/또는 게이트 BM 스트립들에서, 이러한 조정은 화소 단위로 이루어질 수 있다. 즉, 스트립들의 폭/정렬은 하부 컨택홀(CTL)을 갖는 화소, 상부 컨택홀(CTU)를 갖는 화소, 중간 화소들 및 정상 화소들 사이에서 달라질 수 있다. 몇몇 경우에서, 컨택홀들을 수용하는 화소들과 정상 화소들 사이의 개구율 불일치를 줄이는 것만으로도 시각적으로 두드러진 패턴들을 특정한 레벨로 제거하는데 충분할 수도 있다. 이로 인해, 스트립 내의 폭/정렬이 조정된 섹션이 계속해서 스팬(span)하게 하는 것이 또한 가능하다. 예를 들어, 하부 컨택홀(CTL)을 갖는 화소로부터 상부 컨택홀(CTU)를 갖는 화소까지 스팬하는 게이트 BM 스트립의 연속적인 섹션은, 이 특정한 섹션의 일부 화소들의 개구율이 이 섹션의 일부 다른 화소들의 개구율보다 보다 크더라도, 단일 폭을 갖을 수 있고, 동일한 방식으로 정렬될(aligned) 수 있다.
화소들 사이의 개구율 불일치를 줄이기 위해, 데이터 BM 스트립의 일부 섹션들은 동일한 데이터 BM 스트립의 다른 섹션들과 비대칭적으로 배열될 수 있다. 기본적으로, 바이패스 화소들에 접하는(bordering) 데이터 BM 스트립들의 섹션들은 오직 정상 화소들에 접하는 섹션들 보다 좁을 수 있다.
이러한 구조에서, 2개의 정상 화소 사이에 배치된 데이터 BM 스트립들의 섹션들은 상기 데이터 BM 스트립들의 다른 섹션들보다 넓도록 구성될 수 있다. 즉, 상기 섹션의 좌측 및 우측의 화소들 중 어느 하나가 바이패스 화소인 경우, 상기 섹션들에서의 데이터 BM 스트립의 폭은 2개의 정상 화소 사이의 섹션들 보다 좁을 수 있다. 이러한 방식으로, 바이패스 배선(BL)에 의한 바이패스 화소의 개구율 감소는 어느 정도 보상될 수 있다.
도 6a에 도시된 바와 같이, 일부 실시예들에서, 2개의 바로 인접한 정상 화소 사이들사이의 데이터 BM 스트립의 섹션들(예를 들어, 섹션 A)은, 폭 “W”로 제공될 수도 있고, 이 폭은 하부 컨택홀(CTL)을 갖는 제1 바이패스 화소, 상부 컨택홀(CTU)을 갖는 제2 바이패스 화소 및 제1 바이패스 화소와 제2 바이패스 화소 사이의 중간 바이패스 화소 옆의 데이터 BM 스트립의 섹션들의 폭 보다 더 클 수 있다. 즉, 각각의 데이터 BM 스트립들에서, 제1 바이패스 화소 옆에 위치한 데이터 BM 섹션들(예를 들어, 섹션 C), 제2 바이패스 화소 옆에 위치한 데이터 BM 섹션들 (예를 들어, 섹션 B) 또는 제1 바이패스 화소와 제2 바이패스 화소 사이의 중간 바이패스 화소 옆에 위치한 데이터 BM 섹션들은, 2개의 바로 인접한 정상 화소들 사이에 위치한 다른 데이터 BM 섹션들(예를 들어, 섹션 A) 보다 좁다.
더욱이, 일부 실시예들에서, 제1 바이패스 화소, 제2 바이패스 화소 또는 제1 바이패스 화소와 제2 바이패스 화소 사이의 중간 바이패스 화소에 이웃한 데이터 BM 섹션들은 실질적으로 동일한 폭을 가질 수 있고, 2개의 바로 인접한 정상 화소 사이에 위치한 데이터 BM 섹션들의 폭보다 좁은 폭을 가질 수 있다. 따라서, 마스킹층 BM의 폭 차이는 바이패스 배선(BL)의 배치에 의한 개구율 불일치를 보상할 수 있다. 그러나, 데이터 BM 스트립들의 섹션들 사이의 폭 차이가 화소들의 개구율을 정확하게 동일하게 할 만큼 크게 할 필요가 없다는 것을 rhfu할 필요가 있다.
예로서, 바이패스 화소들에 이웃한 데이터 BM 스트립의 섹션들의 폭은 약 5㎛ 내지 6㎛일 수 있고, 반면에, 보통 화소들 사이의 섹션들의 폭 약 7㎛ 내지 8㎛일 수 있다. 데이터 배선의 폭 및 공통 신호 배선(SL)의 폭은 데이트 BM 스트립의 임의의 주어진 섹션들의 폭 보다 작거나 같아야 한다. 다시 말해, 데이터 배선(DL)의 폭과 그 아래에 배치된 공통 신호 배선(SL)의 폭은 바이패스 화소들 옆의 데이터 BM 섹션들의 가장 좁은 폭으로 설정될 수 있다.
상술한 바와 같이, 컨택홀들을 수용하는 화소들은 바이패스 배선(BL)에 의한 개구율의 관점에서 가장 큰 문제일 수 있다. 그러므로, 일부 실시예들에서, 하부 컨택홀(CTL)을 갖는 화소 영역들 및 상부 컨택홀(CTU)을 갖는 화소 영역들 옆에 위치하는 데이터 BM 스트립들의 섹션들은 이들 화소들에 개구율이 최대 보상을 제공하도록 구성될 수 있다. 이로 인해, 일부 실시예들에서, 데이터 BM 섹션들 중 일부는, 도 6b에 도시된 바와 같이, 그 중심이 아래에 배치된 데이터 배선(DL)의 중심으로부터 벗어나도록 구성될 수 있다 도 6b에 도시된 바와 같이, 컨택홀을 갖는 화소와 정상 화소 사이의 데이터 BM 섹션들은 데이터 BM 스트립의 다른 섹션들과 비대칭적으로 구성될 수 있다.
도 6c 내지 6e는 각각 도 6b의 섹션들 “A”, ”B” 및 ”C”의 단면도이다. 도 6c를 참조하면, 정상 화소들 사이의 데이터 BM 섹션들의 폭(즉, 데이터 BM 스트립들의 넓은 부분들)은 데이터 배선(DL) 및 아래의 공통 신호 배선(SL)의 폭 보다 클 수도 있다. 따라서, 데이터 BM 섹션의 여분의 폭은 데이터 배선(DL)상의 양 측면들 상에서 동일하게 분배될 수 있다. 예로서, 2개의 정상 화소들 사이의 데이터 BM 섹션이 3 ㎛의 여분의 폭을 갖는 경우, 1.5 ㎛의 데이터 BM 섹션이 데이터 배선(DL) 및/또는 공통 신호 배선(SL)의 측면 각각 상에 돌출(overhang)할 수 있다.
상술한 바와 같이, 컨택홀을 갖는 화소에 이웃하는 데이터 BM 섹션들은 데이터 BM 스트립들의 다른 섹션들에 대해 비대칭적으로 구성된다. 이와 관련하여, 데이터 BM 섹션이 데이터 배선(DL)의 엣지를 넘어 정상 화소를 향해 돌출하는 길이는 데이터 BM 섹션이 컨택홀을 갖는 화소를 향해 돌출되는 데이터 BM 섹션의 길이보다 더 클 수 있다. 도 6d 및 도 6e에 도시된 바와 같이, 컨택홀을 갖는 화소를 향하는 데이터 BM 섹션의 엣지 및 데이터 배선(DL)의 엣지는 컨택홀을 갖는 화소들에 대한 최대 개구율로 정확하게 배열될 수 있고 그렇지 않으면 서로 수직으로 정렬(align)될 수 있다. 더욱이, 일부 실시예들에서, 컨택홀을 갖는 화소를 향해 아래의 데이터 배선(DL)의 엣지를 넘어 돌출하는 데이터 BM 섹션의 길이는, 중간 바이패스 화소를 향해 돌출하는 각각의 데이터 BM 섹션보다 보다 짧다.
BM 섹션은 아래의 데이터 배선(DL) 및 공통 신호 배선(SL) 모두를 덮어야 하고, 따라서, 데이터 BM 섹션의 엣지 및 공통 신호 배선(SL)의 엣지는 서로 컨택홀을 갖는 화소를 향해 정렬될 수도 있다는 것을 고려한다. 다시 말해, 데이터 BM 섹션의 엣지는 데이터 배선(DL)의 엣지 또는 공통 신호 배선(SL)의 엣지 중 컨택홀을 갖는 화소에 보다 가까운 엣지와 정렬될 수 있다.
광원으로부터의 광은, 각각의 화소 영역으로부터 발광된 광의 색을 설정하는 컬러 필터층을 통과할 수 있다. 일부 실시예들에서, 컬러 필터층 및 마스킹층 BM은, TFT 어레이가 위치된 제1 기판과 상이한 제2 기판 상에 제공될 수 있다. 여기서, 컬러 필터층은 마스킹층 BM이 컬러 필터층보다 제1 기판으로부터 더 멀리 제공되도록, 배열될 수도 있다. 대안적으로, 컬러 필터층 및 마스킹층 BM은 제2 기판 상에 제공될 수도 있고, 마스킹층 BM이 컬러 필터층보다 TFT 어레이가 제공된 제1 기판에 보다 가깝게 제공되도록 배열될 수도 있다. 표시 장치의 광은 제1 기판에 조사될 수 있고 제2 기판을 향해 추출될 수 있으며, 컬러 필터층 보다 제1 기판에 보다 가깝게 위치된 마스킹층 BM은 인접한 화소로 누설되는 하나의 화소로의 광을 억제하는 것을 도울 수 있다.
일부 실시예들에서, 마스킹층 BM은 컬러 필터층 보다 광원에 보다 가깝게 제공될 수 있다. 마스킹층 BM을 광원에 가깝게 제공하는 것은 광원으로부터 컬러필터로 가는 광의 각도를 더욱 예리하게 제어하게 하고, 이는 결국, 마스킹층의 감소된 폭에서 광 누설 및/또는 색 유실(color washout) 문제들을 억제하게 할 수 있다. 따라서, 정상 화소와 바이패스 화소들 사이의 개구율 불일치는, 이러한 광 누설 또는 색 유실 문제들의 위험도가 낮은 비대칭 BM 스트립들로 처리될 수 있다.
비록 화소들 사이의 개구율 불일치는 시각적 결점들의 근본 원인이라 하더라도, 시각적 결점들을 육안에 두드러지고 눈에 띄게 만드는 것은 화소들의 반복된 배열이다. 바이패스 화소들의 단일 고립된 세트의 상대적으로 낮은 휘도를 감지하는 것은 어려울 것이다. 그러나, 반복된 패턴으로 배열된 복수의 바이패스 화소들의 세트들은, 육안에 보다 더 감지되기 쉬운 매트릭스 내의 저 휘도 영역 및 고 휘도 영역의 패턴을 형성한다. 매트릭스 내의 바이패스 배선들의 배열에 있어서 일부 패턴은 불가피하지만, 이러한 패턴은 패턴이 충분히 복잡해질 때 덜 두드러질 수 있다.
여기서, 기본적인 아이디어는, 수직 방향 또는 수평 방향으로 단순한 선형 순서로 바이패스 배선들(BL)을 배치시키는 것 보다, 화소 영역들의 매트릭스에서 바이패스 배선들(BL)의 배열에 변형을 제공하는 것이다. 따라서, 일부 실시예들에서, 공통 전극 블록에 연결된 바이패스 배선들(BL)의 세트는, 동일한 바이패스 배선들(BL)의 세트의 적어도 하나의 다른 바이패스 배선(BL)으로부터 변위된(displaced) 바이패스 배선(BL)을 포함한다. 보다 구체적으로, 바이패스 배선들(BL)의 세트의 바이패스 배선(BL)에 대한 하부 컨택홀(CTL)을 수용하는 화소 영역은, 동일한 세트의 적어도 하나의 다른 바이패스 배선(BL)에 대한 상부 컨택홀(CTL)을 수용하는 화소 영역과 다른 행 및 다른 열에 배치된다.
상술한 바와 같이, 각각의 공통 전극 블록은 복수의 공통 신호 배선들(SL) 뿐만 아니라 더미 배선들(DML)과 연결될 수 있다. 또한, 단일 공통 신호 배선 또는 단일 더미 배선(DML)은, 복수의 바이패스 배선(BL)들을 사용함으로써 공통 전극 블록과 연결될 수 있다. 이로 인해, 단일 공통 전극 블록에 연결된 바이패스 배선들(BL)의 세트는, 단일 공통 신호 배선(SL), 복수의 공통 신호 배선들(SL), 단일 더미 배선(DML), 복수의 더미 배선들(DML) 또는 이들의 조합에 연결된 바이패스 배선들(BL)일 수 있다.
도 7a는 공통 전극 블록에 대한 바이패스 배선들의 세트의 예시적인 구성을 도시한다. 이 예에서, 배선 #1은 2개의 바이패스 배선들(BL 1-1 및 BL 1-2)을 통해 공통 전극 블록에 연결된다. 바이패스 배선들(BL 1-1 및 BL 1-2)의 각각에 대한 하부 컨택홀들(CTL)은 동일한 열의 화소 영역들에 제공된다. 유사하게, 배선 #2는 2개의 바이패스 배선들(BL 2-1 및 BL 2-2)을 통해 공통 전극 블록에 연결되고, 바이패스 배선(BL 2-1 및 BL 2-2) 각각에 대한 하부 컨택홀들(CTL)은 서로 동일한 열의 화소 영역들 내에 제공된다. 배선 #1 및 배선 #2는 각각 공통 신호 배선(SL)이거나 더미 배선(DML) 일 수도 있다.
도시된 바와 같이, 배선 #1에 연결된 바이패스 배선들(BL)에 대한 하부 컨택홀들(CTL)을 갖는 화소 영역들 및 배선 #2에 연결된 바이패스 배선들(BL)에 대한 하부 컨택홀들(CTL)을 갖는 화소 영역들은 상이한 행들에 제공된다. 바이패스 배선들(BL)에 대한 컨택홀들의 배치를 적어도 서로 다른 행들로 스큐(skewing)하는 것은, 모아레 효과와 같은, 시각적으로 두드러진 패턴을 억제하는 데에 도움이 될 수 있다.
상기 언급된 바와 같이, 하부 컨택홀들(CTL) 및 상부 컨택홀들(CTU)은 청색 화소 영역들 내에 제공될 수도 있다. 바이패스 배선들(BL)에 대한 상부 컨택홀들(CTU) 각각은, 또한 각각의 바이패스 배선(BL)에 대한 하부 컨택홀(CTL)을 수용하는 청색 화소와 동일한 행일 수 있는, 청색 화소 영역에 배치될 수도 있다. 컨택홀들을 수용하는 화소들을 포함하는 화소 영역들의 열은 전체 청색 화소 영역들에 형성될 필요는 없다는 것을 고려해야 한다. 대신, 이러한 열은 컨택홀들을 수용하는 청색 화소 영역들을 포함하는 많은 상이한 컬러들을 갖는 화소 영역들로 형성될 수도 있다.
도 7b는 공통 전극 블록에 연결된 바이패스 배선들(BL)의 세트의 또 다른 예시적인 구성을 예시한다. 이전의 예와 유사하게, 배선 #1 및 배선 #2는 하나 이상의 바이패스 배선들(BL)을 통해 동일한 공통 전극에 연결된다. 그러나, 이 특정한 예에서, 일부 바이패스 배선들(BL)은 좌측으로 연장하는 반면, 일부 다른 바이패스 배선들(BL)은 이들이 연결된 아래에 놓인 배선들의 우측으로 연장된다.
예로서, 배선 #1에 연결된 바이패스 배선(BL 1-1)은 하부 컨택홀(CTL) 로부터, 바이패스 배선(BL 1-1)에 대한 하부 컨택홀(CTL)의 우측 상에 더 제공되는 상부 컨택홀(CTU) 로 연장된다. 배선 #2에 연결된 바이패스 배선(BL 2-1)은 하부 컨택홀(CTL) 로부터 바이패스 배선(BL 2-1)에 대한 하부 컨택홀(CTL)의 좌측 상에 제공된, 상부 컨택홀(CTU) 로 연장된다. 도 7b에는 도시되지 않지만, 배선 #1 및 배선 #2에 연결된 다른 바이패스 배선들이 또한 바이패스 배선(BL 1-1) 및 바이패스 배선(BL 2-1)과 유사한 방식으로 구성될 수도 있다.
또한, 동일한 공통 신호 배선(SL)에 연결된 바이패스 배선들 중에서, 일부 바이패스 배선들은 공통 신호 배선(SL)의 일 측면을 향해 연장하도록 배열될 수 있는 반면에, 다른 바이패스 배선들 중 일부는 다른 측면을 향해 연장하도록 배열된다. 예를 들어, 도 7c에 도시된 바와 같이, 바이패스 배선(BL 1-1)은 배선 #1의 우측을 향해 연장할 수도 있지만, 바이패스 배선(BL 1-2)은 배선 #1의 좌측을 향해 연장된다. 즉, 바이패스 배선(BL 1-1)에 대한 하부 컨택홀(CTL) 및 바이패스 배선(BL 1-2)에 대한 하부 컨택홀(CTL)은 동일한 열의 화소 영역에 제공된다. 한편, 바이패스 배선(BL 1-1) 및 바이패스 배선(BL 1-2)에 대한 상부 컨택홀들(CTU)은 배선 #1의 서로 반대측에 제공된다. 바이패스 배선들은 제2 금속층(예를 들어, 게이트 금속층) 내에 형성되기 때문에, 바이패스 배선들은 배선 #1(즉, 제 1 금속층(M1))을 가로질러 가로로 연장될 수 있고, 그 상부에 데이터 배선(DL)(즉, 제 3 금속층(M3))이 배치된다.
바이패스 배선들(BL)에 대한 하부 컨택홀들(CTL)이 동일한 열의 화소 영역들에 제공되는 것으로 도시되지만, 일부 다른 실시예들에서, 바이패스 배선들(BL) 각각에 대한 하부 컨택홀(CTL)은, 이들이 동일한 공통 신호 배선(SL)(또는 동일한 더미 배선(DML))에 연결될 때에도, 상이한 열들의 화소 영역들 내에 배치될 수 있다.
도 7d는 동일한 공통 전극 블록에 연결된 바이패스 배선들(BL)의 또 다른 예시적인 구성을 예시한다. 이전의 예와 유사하게, 배선 #1은 복수의 바이패스 배선들(BL)을 통해 공통 전극 블록에 연결된다. 그러나, 이전의 예들과 달리, 일부 바이패스 배선들(BL)에 대한 하부 컨택홀들(CTL)은 공통 신호 배선(SL)(또는 더미 배선(DML)) 으로부터 이격된 화소 영역에 제공된다.
도 7d를 참조하면, 바이패스 배선(BL 1-1)을 배선 #1에 연결하기 위한 하부 컨택홀(CTL)은 열 A의 화소 영역에 제공된다. 바이패스 배선(BL 1-2)을 배선 #1에 연결하기 위한 하부 컨택홀(CTL)은 열 B의 화소 영역에 제공된다. 또한, 바이패스 배선(BL 1-3)을 배선 #1에 연결하기 위한 하부 컨택홀(CTL)은 열 C의 화소 영역에 제공된다. 이를 위해, 배선 #1에 배선 #1의 라우팅부로부터 돌출된 복수의 컨택부들이 제공되고, 컨택부들은, 대응하는 바이패스 배선들과 접촉이 이루어지는 상이한 열들의 화소 영역들로 연장된다. 다시 말해, 배선 #1의 일부 컨택부들은 다른 컨택부들과 상이한 길이를 가질 수도 있다. 앞서 기술된 바와 같이, 더미 배선(DML)은 하부 컨택홀(CTL)이 배치된 화소 영역들을 가로지르고 화소 영역들에 도달하도록 컨택부들에 대한 통로를 제공하도록 복수의 부분들로 분할될 수 있다. 이 구조에서, 일부 컨택부들은 다른 컨택부들보다 보다 많거나 보다 적은 더미 배선들(DML)을 가로지를 것이다.
도 7d에서, 배선 #1에 연결된 모든 바이패스 배선들(BL)에 대한 하부 컨택홀들(CTL)은 상이한 열들의 화소 영역들에 제공된다. 그러나, 바이패스 배선들(BL)에 대한 모든 하부 컨택홀들(CTL)이 상이한 열들의 화소 영역들 내에 제공되어야 하는 것은 아니라는 것이 이해되어야 한다. 즉, 바이패스 배선들(BL)에 대한 하부 컨택홀(CTL) 중 일부는 여전히 다른 바이패스 배선들(BL)에 대한 하부 컨택홀들(CTL)과 동일한 열에 제공될 수도 있다.
또한, 배선 #1의 컨택부들은 X-방향뿐만 아니라 Y-방향으로도 배열될 수 있다. 이러한 경우에서, Y-방향으로 배열되는 컨택부의 일부는 공통 신호 배선(SL)의 라우팅부 상에 위치된 데이터 배선(DL)과 상이한 데이터 배선(DL) 아래로 연장할 수 있다.
도 7d에 도시된 예를 참조하면, 배선 #1의 라우팅부는 데이터 배선(DL) 밑에서 연장한다. 컨택부들은 X-방향으로 라우팅부로부터 돌출한다. 바이패스 배선(BL 1-3)과 연결하는 컨택부의 일부는 데이터 배선(DL_2) 밑의 Y-방향으로 연장하고, 이어서 하부 컨택홀(CTL)이 위치된 화소 영역에 도달한다. 바이패스 배선(BL 1-3)과 콘택트하는 컨택부는 게이트 배선(GL)을 가로질러 연장할 것이다. 물론, 컨택부가 교차하는 게이트 배선들(GL)의 수는 컨택부의 일부가 Y-방향으로 연장하는 길이에 따라 변한다. 따라서, 일부 하부 컨택홀들(CTL)은, 컨택부들이 상이한 길이들로 제공되더라도, 동일한 열의 화소 영역들에 제공될 수 있다.
도 7d에서, 배선 #1의 컨택부들은 라우팅부의 우측으로 돌출한다. 그러나, 일부 공통 신호 배선들(SL) 또는 더미 배선들(DML)은 동일한 배선의 또 다른 컨택부와 상이한 방향으로 돌출하는 컨택부들을 포함할 수도 있다.
도 7a 내지 도 7d에서, 바이패스 배선들(BL)의 구조는 단일 공통 전극 블록만을 참조하여 기술되었다. 그러나, 표시 패널(100)의 공통 전극 블록들은 서로 동일한 방식으로 구성될 필요는 없다는 것을 고려해야 한다. 즉, 하나의 공통 전극 블록에서 공통 신호 배선들(SL) 및 바이패스 배선들(BL)의 구성은 또 다른 공통 전극 블록에서의 구성과 상이할 수도 있다. 이러한 방식으로, 보다 복잡한 바이패스 배선(BL) 패턴 전체가 표시 패널(100)에 제공될 수 있다.
실시예들은 대응하는 데이터 배선들(DL) 아래를 따라 연장된 공통 신호 배선들(SL)을 사용하여 기술되었다. 그러나, 본 명세서에 기술된 구성들은 공통 신호 배선들(SL)이 게이트 배선들(GL) 아래를 따라 연장하도록 배열될 때에도 사용될 수 있다. 더욱이, 실시예들은 화소-탑 구조를 갖는 LCD 표시 패널의 맥락에서 기술되었다. 그러나, TFT들 아래의 공통 신호 배선들(SL)의 구조 및 바이패스 배선들(BL) 통해 대응하는 공통 전극 블록들에 연결 뿐만 아니라, 개구율 불일치의 보상을 위한 비대칭 마스킹층 BM 구조는 Vcom-탑 구조에도 동일하게 적용될 수 있다.
본 발명에서, 모든 실시예들은 서로 중첩되도록 배치된 공통 신호 배선들(SL) 및 데이터 배선들을 포함하는 것으로 기술되었다. 공통 신호 배선들(SL)의 폭은 데이터 배선들(DL)의 폭과 동일할 수 있다. 그러나, 공통 신호 배선들(SL)의 폭 및 데이터 배선들(DL)의 폭이 서로 다를 수도 있음을 주목해야 한다. 복수의 공통 전극 블록에 제공되는 공통 전극과 함께, 2개의 인접하는 공통 전극 블록 사이 영역에의 필드는 공통 전극 블록 상의 다른 영역과 다를 수 있다. 이로 인해, 특정 영역상의 액정 분자를 제어하는 것은 어려울 수 있고, 백라이트로부터의 광은 이러한 영역 주변의 화소로 샐 수 있다.
따라서, 테이터 배선(DL) 및 공통 신호 배선(SL)은 2개의 인접하는 공통 전극 블록 사이의 영역에 배치될 수 있다. 이러한 방식으로, 데이터 배선(DL) 및 공통 신호 배선(SL)은 백라이트로부터의 광을 가리기 위해 사용될 수 있다. 데이터 배선들(DL)의 폭 및 공통 신호 배선들(SL)의 폭은 2개의 인접한 블록 사이의 거리에 따라 조절될 수 있다. 이와 관련하여, 공통 신호 배선들(SL)의 폭을 증가시킴으로써, 저항을 감소시킬 수 있고, 공통 신호 배선들(SL) 상의 RC 지연을 저하시킬 수 있다. 데이터 배선들(DL) 아래에 배치된 공통 신호 배선들(SL)을 갖는 실시예에서, 공통 신호 배선들(SL)의 폭은 데이터 배선들(DL)의 폭보다 더 클 수 있다. 공통 신호 배선들(SL)이 데이터 배선들(DL)보다 공통 전극 블록 및 화소 전극으로부터 더욱 멀리 떨어지도록 배치되므로, 커플링 정전용량을 관리하는 것은 데이터 배선들(DL) 보다 공통 신호 배선들(SL)로 쉽게 할 수 있다.
본 발명에 개시된 실시예들에서, 공통 신호 배선들(SL)은 데이터 배선들(DL)에 평행하게 배열되고, 비표시 영역을 향해 액티브 영역을 가로질러 직접 라우팅된다. 공통 신호 배선들(SL)을 직접 화소 영역을 가로지르도록 라우팅함으로써, 패널 측부의 비액티브 영역 크기를 줄일 수 있다. 더욱이, 화소의 정전용량을 증가시키기 위해, 화소 전극(PXL)과 공통 전극 블록들 사이의 패시베이션의 두께가 최소한으로 유지될 수 있다. 공통 신호 배선들(SL)이 공통 전극 블록들로부터 멀리 이격될 수 있으므로, 공통 신호 배선들(SL)은 터치 센싱 기간 동안 RC 지연을 감소시키기에 적절한 두께로 제공될 수 있다. 더욱이, 공통 전극 블록들이 공통 신호 배선들(SL) 상에 배치됨으로써, 공통 전극 블록과 공통 신호 배선들(SL) 사이에 전계가 형성되지 않는다. 이로써 화소 전극(PXL)과 동일한 층에 공통 신호 배선들(SL)을 형성함으로써 발생되는 빛샘 문제를 효과적으로 해결할 수 있다.
본 발명의 실시예들에서, 투명 전극 및 공통 신호 배선들(SL)은 터치 인식이 가능한 LCD 장치를 참조하여 설명되었다. 그러나, 투명 전극(예를 들어, 공통 전극 블록) 및 공통 신호 배선(SL)은 패널로부터 이미지를 표시하고 터치 입력의 위치를 식별하기 위해 사용하는 것으로 한정되는 것은 아니다. 상술한 바와 같이 다른 기간 동안 투명 전극 및 공통 신호 배선들(SL)의 기능은 화소(예를 들어, LCD 화소)를 활성화하는 것에 한정되는 것은 아니다. 터치 센싱 기능에 더해, 공통 전극 블록들 및 공통 신호 배선들(SL)은 스크린 상의 터치 압력의 양을 측정하거나, 스크린 상에 진동을 발생시키거나, 패널의 전기 활성 물질을 작동시키는데 사용될 수 있다.
예를 들어, 일부 표시 패널의 실시예들은 변형 물질층을 포함할 수 있다. 공통 전극 블록은 변형 물질과 인터페이스되거나 변형 물질 근처에 배치될 수 있고, 변형 물질의 변형에 의해 발생된 전기적 변화를 측정하는 전압 신호를 로드(load)할 수 있다. 이러한 경우, 공통 전극 블록은 터치가 입력되는 위치뿐만 아니라, 표시 패널 상의 압력의 양을 측정할 수 있다. 일부 실시예들에서, 변형 물질은 물질의 진폭 및/또는 주파수가 전기 신호 및/또는 전기장에 의해 제어될 수 있는 전기 활성 물질일 수 있다. 이러한 변형 물질의 예로는 압전 세라믹(piezo ceramic), 전기 활성 고분자 등이 있다. 일부 실시예들에서, 공통 전극 블록은 원하는 주파수로 진동 및/또는 원하는 방향으로 벤딩하기 위해 사용될 수 있고, 이로 인해, 표시 패널에 촉각 및/또는 질감 피드백을 제공할 수 있다.
본 발명의 일 실시예에 따른 표시 패널은, 기판 상의 복수의 공통 신호 배선; 복수의 공통 신호 배선을 덮는 하부 평탄화층; 하부 평탄화층 상의 TFT 어레이로서, TFT 어레이의 각각의 TFT는 하부 평탄화층 상의 게이트 배선 및 데이터 배선과 연결된, TFT 어레이; TFT 어레이를 덮는 상부 평탄화층; 및 상부 평탄화층 상의 복수의 화소 전극 및 복수의 공통 전극 블록을 포함하고, 복수의 공통 신호 배선의 각각은 바이패스 배선의 세트를 통해 복수의 공통 전극 블록 중 하나와 연결되고, 바이패스 배선의 세트 중 각각의 바이패스 배선은 하부 평탄화층을 관통하는 하부 컨택홀을 통해 공통 신호 배선과 연결되고, 상부 평탄화층을 관통하는 상부 컨택홀을 통해 공통 전극 블록과 연결된다.
바이패스 배선의 세트는 하부 평탄화층과 상부 평탄화층 사이에 제공될 수 있다.
바이패스 배선의 세트는 하부 평탄화층의 제1 화소 영역을 관통하는 하부 컨택홀을 통해 공통 신호 배선과 접촉하는 제1 바이패스 배선 및 하부 평탄화층의 제2 화소 영역을 관통하는 하부 컨택홀을 통해 동일한 공통 신호 배선과 접촉하는 제2 바이패스 배선을 포함하고, 제1 화소 영역 및 제2 화소 영역은 서로 다른 행 및 열에 위치할 수 있다.
바이패스 배선의 세트는 상부 평탄화층의 제1 화소 영역을 관통하는 상부 컨택홀을 통해 복수의 공통 전극 블록 중 하나와 접촉하는 제1 바이패스 배선 및 상부 평탄화층의 제2 화소 영역을 관통하는 상부 컨택홀을 통해 동일한 공통 전극 블록과 접촉하는 제2 바이패스 배선을 포함하고, 제1 화소 영역 및 제2 화소 영역은 서로 다른 행 및 열에 위치 수 있다.
하부 컨택홀 및 상부 컨택홀은 청색 화소 영역에 배치될 수 있다.
바이패스 배선의 세트 중 적어도 하나의 바이패스 배선에 대한 하부 컨택홀 및 상부 컨택홀은, 동일한 행의 화소 영역에서 서로 인접하여 배치되도록, 청색 화소 영역에 배치될 수 있다.
복수의 공통 신호 배선의 각각은 데이터 배선과 평행하게 연장된 라우팅부 및 라우팅부로부터 가로로 돌출된 복수의 컨택부를 포함하고, 복수의 컨택부는, 각각의 컨택부가 바이패스 배선의 세트 중 대응하는 하나의 바이패스 배선과 접촉되도록 하부 컨택홀로 라우팅될 수 있다.
복수의 컨택부 중 적어도 하나는 공통 신호 배선의 라우팅부의 제1 측을 향해 연장된 제1 컨택부 및 동일한 공통 신호 배선의 라우팅부의 제2 측을 향해 연장된 제2 컨택부를 포함할 수 있다.
복수의 공통 신호 배선 중 적어도 하나의 복수의 컨택부는 하나 이상의 게이트 배선을 가로질러 연장하도록 배열될 수 있다.
복수의 더미 배선을 더 포함하고, 복수의 공통 신호 배선 중 적어도 하나의 복수의 컨택부는 하나 이상의 더미 배선을 가로질러 연장하도록 배열될 수 있다.
복수의 컨택부 중 적어도 2개의 컨택부는, 서로 다른 개수의 더미 배선을 가로질러 연장하도록 배열될 수 있다.
본 발명의 일 실시예에 따른 터치 인식 가능 액정 표시 패널은, 화소 전극 및 공통 전극에 의해 작동하는 복수의 화소로서, 공통 전극은 복수의 공통 전극 블록으로 나누어지고, 각각의 공통 전극 블록은 화소 그룹에 의해 공유된, 복수의 화소; 복수의 공통 신호 배선으로서, 각각의 공통 신호 배선은 터치 구동 IC와 공통 전극 블록 사이에서 터치 제어 인식 신호를 전송하도록 구성된, 복수의 공통 신호 배선; 복수의 공통 신호 배선 상부에 제공된 하부 평탄화층; 하부 평탄화층 상의 복수의 TFT; 및 복수의 TFT의 상부, 화소 전극의 하부 및 복수의 공통 전극 블록의 하부에 제공된 상부 평탄화층을 포함하고, 각각의 공통 전극 블록은 바이패스 배선의 세트를 통해 적어도 하나의 공통 신호 배선과 연결된다.
복수의 공통 전극 블록 중 하나에 대응되는 바이패스 배선의 세트는 복수의 공통 전극 블록 중 다른 하나에 대응되는 바이패스 배선의 세트와 다르게 배열될 수 있다.
복수의 공통 신호 배선의 각각은 라우팅부 및 라우팅부로부터 가로로 돌출된 복수의 컨택부를 포함하고, 복수의 컨택부의 배열은, 복수의 공통 전극 불록 중 제1 공통 전극 블록 및 제2 공통 전극 블록에서 서로 다를 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 더욱이, 본 발명에서 설명한 특징들은 LCD 이외의 디스플레이 기술에도 채용될 수 있다. 예를 들어, 본 발명에서 설명한 특징들은 OLED에도 채용될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 표시 패널
110: 기판
120: 데이터 구동 IC
130: 게이트 구동 IC
140: 터치 구동 IC
P: 화소
PXL: 화소 전극
Vcom: 공통 전극
SL: 공통 신호 배선
BL: 바이패스 배선
DML: 더미 배선
DL: 데이터 배선
GL: 게이트 배선
GI: 게이트 절연층
RX: 터치 센싱 배선부
TX: 터치 구동 배선부
TFT: 박막 트랜지스터
S: 소스
D: 드레인
PAS1-1, PAS1-2, PAS1-3, PAS2: 패시베이션층
CTU: 상부 컨택홀
CTL: 하부 컨택홀

Claims (14)

  1. 기판 상의 복수의 공통 신호 배선;
    상기 복수의 공통 신호 배선을 덮는 하부 평탄화층;
    상기 하부 평탄화층 상의 TFT 어레이로서, 상기 TFT 어레이의 각각의 TFT는 상기 하부 평탄화층 상의 게이트 배선 및 데이터 배선과 연결된, 상기 TFT 어레이;
    상기 TFT 어레이를 덮는 상부 평탄화층; 및
    상기 상부 평탄화층 상의 복수의 화소 전극 및 복수의 공통 전극 블록을 포함하고,
    상기 복수의 공통 신호 배선의 각각은 바이패스 배선의 세트를 통해 상기 복수의 공통 전극 블록 중 하나와 연결되고, 상기 바이패스 배선의 세트 중 각각의 바이패스 배선은 상기 하부 평탄화층을 관통하는 하부 컨택홀을 통해 상기 공통 신호 배선과 연결되고, 상기 상부 평탄화층을 관통하는 상부 컨택홀을 통해 상기 공통 전극 블록과 연결된, 표시 패널.
  2. 제1항에 있어서,
    상기 바이패스 배선의 세트는 상기 하부 평탄화층과 상기 상부 평탄화층 사이에 제공된, 표시 패널.
  3. 제2항에 있어서,
    상기 바이패스 배선의 세트는 상기 하부 평탄화층의 제1 화소 영역을 관통하는 상기 하부 컨택홀을 통해 상기 공통 신호 배선과 접촉하는 제1 바이패스 배선 및 상기 하부 평탄화층의 제2 화소 영역을 관통하는 상기 하부 컨택홀을 통해 동일한 상기 공통 신호 배선과 접촉하는 제2 바이패스 배선을 포함하고,
    상기 제1 화소 영역 및 상기 제2 화소 영역은 서로 다른 행 및 열에 위치하는, 표시 패널.
  4. 제2항에 있어서,
    상기 바이패스 배선의 세트는 상기 상부 평탄화층의 제1 화소 영역을 관통하는 상기 상부 컨택홀을 통해 상기 복수의 공통 전극 블록 중 하나와 접촉하는 제1 바이패스 배선 및 상기 상부 평탄화층의 제2 화소 영역을 관통하는 상기 상부 컨택홀을 통해 동일한 상기 공통 전극 블록과 접촉하는 제2 바이패스 배선을 포함하고,
    상기 제1 화소 영역 및 상기 제2 화소 영역은 서로 다른 행 및 열에 위치하는, 표시 패널.
  5. 제2항에 있어서,
    상기 하부 컨택홀 및 상기 상부 컨택홀은 청색 화소 영역에 배치된, 표시 패널.
  6. 제2항에 있어서,
    상기 바이패스 배선의 세트 중 적어도 하나의 바이패스 배선에 대한 상기 하부 컨택홀 및 상기 상부 컨택홀은, 동일한 행의 화소 영역에서 서로 인접하여 배치되도록, 청색 화소 영역에 배치된, 표시 패널.
  7. 제2항에 있어서,
    상기 복수의 공통 신호 배선의 각각은 상기 데이터 배선과 평행하게 연장된 라우팅부 및 상기 라우팅부로부터 가로로 돌출된 복수의 컨택부를 포함하고,
    상기 복수의 컨택부는, 각각의 컨택부가 상기 바이패스 배선의 세트 중 대응하는 하나의 바이패스 배선과 접촉되도록 상기 하부 컨택홀로 라우팅되는, 표시 패널.
  8. 제7항에 있어서,
    상기 복수의 컨택부 중 적어도 하나는 상기 공통 신호 배선의 상기 라우팅부의 제1 측을 향해 연장된 제1 컨택부 및 동일한 상기 공통 신호 배선의 상기 라우팅부의 제2 측을 향해 연장된 제2 컨택부를 포함하는, 표시 패널.
  9. 제7항에 있어서,
    상기 복수의 공통 신호 배선 중 적어도 하나의 상기 복수의 컨택부는 하나 이상의 상기 게이트 배선을 가로질러 연장하도록 배열된 것을 특징으로 하는, 표시 패널.
  10. 제7항에 있어서,
    복수의 더미 배선을 더 포함하고,
    상기 복수의 공통 신호 배선 중 적어도 하나의 상기 복수의 컨택부는 하나 이상의 상기 더미 배선을 가로질러 연장하도록 배열된 것을 특징으로 하는, 표시 패널.
  11. 제10항에 있어서,
    상기 복수의 컨택부 중 적어도 2개의 컨택부는, 서로 다른 개수의 더미 배선을 가로질러 연장하도록 배열된 것을 특징으로 하는, 표시 패널.
  12. 화소 전극 및 공통 전극에 의해 작동하는 복수의 화소로서, 상기 공통 전극은 복수의 공통 전극 블록으로 나누어지고, 각각의 상기 공통 전극 블록은 화소 그룹에 의해 공유된, 상기 복수의 화소;
    복수의 공통 신호 배선으로서, 각각의 상기 공통 신호 배선은 터치 구동 IC와 상기 공통 전극 블록 사이에서 터치 제어 인식 신호를 전송하도록 구성된, 상기 복수의 공통 신호 배선;
    상기 복수의 공통 신호 배선 상부에 제공된 하부 평탄화층;
    상기 하부 평탄화층 상의 복수의 TFT; 및
    상기 복수의 TFT의 상부, 상기 화소 전극의 하부 및 상기 복수의 공통 전극 블록의 하부에 제공된 상부 평탄화층을 포함하고,
    각각의 상기 공통 전극 블록은 바이패스 배선의 세트를 통해 적어도 하나의 상기 공통 신호 배선과 연결되고,
    상기 바이패스 배선의 세트 중 각각의 바이패스 배선은 상기 하부 평탄화층을 관통하는 하부 컨택홀을 통해 상기 공통 신호 배선과 연결되고, 상기 상부 평탄화층을 관통하는 상부 컨택홀을 통해 상기 공통 전극 블록과 연결된, 터치 인식 가능 액정 표시 패널.
  13. 제12항에 있어서,
    상기 복수의 공통 전극 블록 중 하나에 대응되는 상기 바이패스 배선의 세트는 상기 복수의 공통 전극 블록 중 다른 하나에 대응되는 상기 바이패스 배선의 세트와 다르게 배열된, 터치 인식 가능 액정 표시 패널.
  14. 제13항에 있어서,
    상기 복수의 공통 신호 배선의 각각은 라우팅부 및 상기 라우팅부로부터 가로로 돌출된 복수의 컨택부를 포함하고,
    상기 복수의 컨택부의 배열은, 상기 복수의 공통 전극 불록 중 제1 공통 전극 블록 및 제2 공통 전극 블록에서 서로 다른 것을 특징으로 하는, 터치 인식 가능 액정 표시 패널.
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