KR20220011828A - 반도체 소자 및 그의 제조 방법 - Google Patents

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안정훈
최윤기
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Abstract

본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는, 인터포저 기판; 및 상기 인터포저 기판 상에 실장된 적어도 하나의 다이를 포함한다. 상기 인터포저 기판은: 제1 면 및 상기 제1 면에 대향하는 제2 면을 갖는 반도체 기판; 상기 반도체 기판의 상기 제1 면 상의 층간 절연막; 상기 층간 절연막을 관통하는 홀 내에 제공된 캐패시터; 상기 층간 절연막 상의 배선층; 및 상기 배선층으로부터 상기 반도체 기판의 상기 제2 면을 향해 수직하게 연장되는 관통 비아를 포함한다. 상기 캐패시터는, 상기 홀 내에 순차적으로 적층된 제1 전극, 제1 유전막, 제2 전극, 제2 유전막 및 제3 전극을 포함하고, 상기 홀의 바닥은 상기 반도체 기판의 상기 제1 면보다 높다.

Description

반도체 소자 및 그의 제조 방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 보다 상세하게는 인터포저 기판을 포함하는 반도체 패키지에 관한 것이다.
반도체 산업에 있어서 반도체 소자 및 이를 이용한 전자 제품의 고용량, 박형화, 소형화에 대한 수요가 많아져 이에 관련된 다양한 패키지 기술이 속속 등장하고 있다. 반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판(PCB) 상에 반도체 칩을 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달로 반도체 패키지의 고기능화, 고속화 및 소형화 요구가 증대되고 있다.
본 발명이 해결하고자 하는 과제는, 집적도 및 정전 용량이 향상된 반도체 패키지를 제공하는 것이다.
본 발명의 개념에 따른, 반도체 소자는, 인터포저 기판; 및 상기 인터포저 기판 상에 실장된 적어도 하나의 다이를 포함할 수 있다. 상기 인터포저 기판은: 제1 면 및 상기 제1 면에 대향하는 제2 면을 갖는 반도체 기판; 상기 반도체 기판의 상기 제1 면 상의 층간 절연막; 상기 층간 절연막을 관통하는 홀 내에 제공된 캐패시터; 상기 층간 절연막 상의 배선층; 및 상기 배선층으로부터 상기 반도체 기판의 상기 제2 면을 향해 수직하게 연장되는 관통 비아를 포함할 수 있다. 상기 캐패시터는, 상기 홀 내에 순차적으로 적층된 제1 전극, 제1 유전막, 제2 전극, 제2 유전막 및 제3 전극을 포함하고, 상기 홀의 바닥은 상기 반도체 기판의 상기 제1 면보다 높을 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자는, 인터포저 기판; 및 상기 인터포저 기판 상에 실장된 적어도 하나의 다이를 포함할 수 있다. 상기 인터포저 기판은: 제1 면 및 상기 제1 면에 대향하는 제2 면을 갖는 반도체 기판, 상기 반도체 기판은 캐패시터 영역, 제1 연결 영역, 제2 연결 영역 및 관통 비아 영역을 포함하고; 상기 반도체 기판의 상기 제1 면 상의 층간 절연막; 상기 캐패시터 영역 상의 상기 층간 절연막 내에 제공된 캐패시터; 상기 층간 절연막 상의 배선층; 및 상기 관통 비아 영역에 제공되어, 상기 배선층으로부터 상기 반도체 기판의 상기 제2 면을 향해 수직하게 연장되는 관통 비아를 포함할 수 있다. 상기 캐패시터는, 순차적으로 적층된 제1 전극, 제1 유전막, 제2 전극, 제2 유전막 및 제3 전극을 포함하고, 상기 제1 및 제2 연결 영역들은 상기 캐패시터 영역과 상기 관통 비아 영역 사이에 위치하고, 상기 제2 연결 영역은 상기 캐패시터 영역과 상기 제1 연결 영역 사이에 위치하며, 상기 제1 전극은 상기 캐패시터 영역으로부터 상기 제1 연결 영역 상으로 연장되고, 상기 제1 전극은 상기 제2 연결 영역 상에 개구부를 가지며, 상기 제2 전극은 상기 캐패시터 영역으로부터 상기 제2 연결 영역 상으로 연장되고, 상기 제2 연결 영역 상의 상기 제2 전극은 상기 개구부와 수직적으로 중첩될 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자는, 패키지 기판; 상기 패키지 기판 상의 인터포저 기판; 상기 인터포저 기판 상에 실장된 적어도 하나의 다이; 상기 인터포저 기판과 상기 패키지 기판 사이의 하부 패드; 상기 하부 패드와 상기 패키지 기판 사이의 외부 단자; 상기 인터포저 기판과 상기 적어도 하나의 다이 사이의 상부 패드; 및 상기 상부 패드와 상기 적어도 하나의 다이 사이의 연결 단자를 포함할 수 있다. 상기 인터포저 기판은: 제1 면 및 상기 제1 면에 대향하는 제2 면을 갖는 반도체 기판, 상기 하부 패드는 상기 제2 면 상에 제공되고; 상기 반도체 기판의 상기 제1 면 상의 식각 정지막; 상기 식각 정지막 상의 층간 절연막; 상기 층간 절연막을 관통하는 홀 내에 제공된 캐패시터, 상기 홀의 바닥은 상기 식각 정지막에 의해 상기 제1 면보다 높고; 상기 층간 절연막 상의 배선층; 및 상기 배선층으로부터 상기 하부 패드까지 연장되는 관통 비아를 포함할 수 있다. 상기 배선층은 순차적으로 적층된 복수개의 금속층들을 포함하고, 상기 복수개의 금속층들 각각은, 적어도 하나의 배선과 그 아래의 비아를 포함하며, 상기 상부 패드는, 상기 복수개의 금속층들 중 최상부의 금속층 상에 제공되고, 상기 캐패시터는, 상기 홀 내에 순차적으로 적층된 제1 전극, 제1 유전막, 제2 전극, 제2 유전막 및 제3 전극을 포함할 수 있다.
본 발명에 따른 인터포저 기판은, 임베디드된 더블 캐패시터를 포함할 수 있다. 더블 캐패시터는 동일한 면적의 싱글 캐패시터에 비해 두 배의 정전 용량을 가질 수 있다. 또한, 더블 캐패시터를 구성하는 세 개의 전극들 중 어느 하나에 결함이 발생하더라도 나머지 전극들을 통해 싱글 캐패시터로 리페어가 가능하다. 본 발명의 인터포저 기판은 캐패시터가 반도체 기판과 이격된 층간 절연막 내에 제공되므로, 캐패시터와 반도체 기판 사이에 회로층을 추가로 형성시킬 수 있다. 이로써, 반도체 소자의 집적도를 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 평면도이다.
도 2는 도 1의 I-I'선에 따른 단면도이다.
도 3은 도 2의 M 영역을 확대한 인터포저 기판의 단면도이다.
도 4는 도 2의 M 영역에 대응하는 인터포저 기판의 평면도이다.
도 5, 7, 9, 11, 13 및 15는 본 발명의 실시예들에 따른 인터포저 기판의 제조 방법을 설명하기 위한 평면도들이다.
도 6, 8, 10, 12, 14 및 16은 각각 도 5, 7, 9, 11, 13 및 15의 II-II'선에 따른 단면도들이다.
도 17은 본 발명의 다른 실시예에 따른 인터포저 기판을 설명하기 위한 것으로, 도 2의 M 영역을 확대한 단면도이다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 평면도이다. 도 2는 도 1의 I-I'선에 따른 단면도이다. 도 3은 도 2의 M 영역을 확대한 인터포저 기판의 단면도이다. 도 4는 도 2의 M 영역에 대응하는 인터포저 기판의 평면도이다.
본 발명의 실시예들에 따른 반도체 소자는 반도체 패키지를 포함할 수 있다. 구체적으로 도 1 및 도 2를 참조하면, 패키지 기판(PSUB)이 제공될 수 있다. 패키지 기판(PSUB) 상에 인터포저 기판(ISP)이 제공될 수 있다. 일 예로, 패키지 기판(PSUB)은 인쇄회로기판(PCB)일 수 있다. 인터포저 기판(ISP)은 재배선 기판(RDL substrate)일 수 있다. 인터포저 기판(ISP)은 반도체 기판을 이용하여 형성된 실리콘 인터포저 기판일 수 있다.
인터포저 기판(ISP)은 제1 면(IPSa) 및 제1 면(IPSa)에 대향하는 제2 면(IPSb)을 가질 수 있다. 제2 면(IPSb)은 패키지 기판(PSUB)을 마주볼 수 있다. 인터포저 기판(ISP)의 제2 면(IPSb) 상에 제1 외부 단자들(BP)이 제공될 수 있다. 제1 외부 단자들(BP)은 인터포저 기판(ISP)과 패키지 기판(PSUB) 사이에 개재될 수 있다. 예를 들어, 제1 외부 단자들(BP)은 각각 범프들을 포함할 수 있다.
패키지 기판(PSUB)의 바닥면에 제2 외부 단자들(SB)이 제공될 수 있다. 제2 외부 단자들(SB)은 솔더볼들을 포함할 수 있다. 도시되진 않았지만, 패키지 기판(PSUB)은 그의 내부에 라우팅 배선들 및 적어도 하나의 비아들을 포함할 수 있다.
인터포저 기판(ISP)의 제1 면(IPSa) 상에 로직 다이(SOC) 및 복수개의 메모리 적층 구조체들(SS)이 실장될 수 있다. 예를 들어, 4개의 메모리 적층 구조체들(SS)이 로직 다이(SOC) 주변에 배치될 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니고, 메모리 적층 구조체들(SS)의 개수는 다양하게 변경될 수 있다. 각각의 메모리 적층 구조체들(SS)과 로직 다이(SOC)는 인터포저 기판(ISP) 상에서 나란히(side by side) 실장될 수 있다.
로직 다이(SOC)는, 중앙 처리 부(Central processing unit, CPU), 제1 물리 계층 접속 영역(first physical-layer interface region, PHY1) 및 메모리 컨트롤러(Memory controller, MCT)를 포함할 수 있다. 예를 들어, 로직 다이(SOC)는 시스템 온 칩일 수 있다. 로직 다이(SOC)는 인터포저 기판(ISP)을 바라보는(facing) 제1 면(SOCa) 및 제1 면(SOCa)에 대향하는 제2 면(SOCb)을 가질 수 있다. 로직 다이(SOC)는 제1 기판(SUB1) 및 제1 기판(SUB1) 상의 제1 활성층(ACL1)을 포함할 수 있다. 제1 활성층(ACL1)은 제1 면(SOCa)에 인접할 수 있다. 제1 기판(SUB1)은 제2 면(SOCb)에 인접할 수 있다.
제1 활성층(ACL1)은 제1 기판(SUB1) 상에 형성된 트랜지스터들 및 상기 트랜지스터들 상의 배선층을 포함할 수 있다. 제1 활성층(ACL1)의 트랜지스터들은 로직 회로를 구성할 수 있다. 로직 다이(SOC)는 제1 활성층(ACL1)이 인터포저 기판(ISP)을 바라보는 페이스다운 상태로 인터포저 기판(ISP) 상에 실장될 수 있다.
복수개의 메모리 적층 구조체들(SS)은 서로 실질적으로 동일한 구조를 가질 수 있다. 이하, 복수개의 메모리 적층 구조체들(SS) 중 하나를 예시하여 보다 상세히 설명한다. 메모리 적층 구조체(SS)는, 버퍼 다이(BC) 및 버퍼 다이(BC) 상에 순차적으로 적층된 제1 내지 제4 메모리 다이들(MC1-MC4)을 포함할 수 있다.
버퍼 다이(BC)는 인터포저 기판(ISP)을 바라보는(facing) 제1 면(BCa) 및 제1 면(BCa)에 대향하는 제2 면(BCb)을 가질 수 있다. 버퍼 다이(BC)는 제2 기판(SUB2) 및 제2 기판(SUB2) 상의 제2 활성층(ACL2)을 포함할 수 있다. 제2 활성층(ACL2)은 제1 면(BCa)에 인접할 수 있다. 제2 기판(SUB2)은 제2 면(BCb)에 인접할 수 있다.
제2 활성층(ACL2)은 제2 기판(SUB2) 상에 형성된 트랜지스터들 및 상기 트랜지스터들 상의 배선층을 포함할 수 있다. 제2 활성층(ACL2)의 트랜지스터들은 직접 회로를 구성할 수 있다. 버퍼 다이(BC)는 제2 활성층(ACL2)이 인터포저 기판(ISP)을 바라보는 페이스다운 상태로 인터포저 기판(ISP) 상에 실장될 수 있다.
로직 다이(SOC)와 인터포저 기판(ISP) 사이 및 버퍼 다이(BC)와 인터포저 기판(ISP) 사이에 연결 단자들(IM)이 개재될 수 있다. 일 예로, 각각의 연결 단자들(IM)은 마이크로 범프일 수 있다. 로직 다이(SOC)는, 연결 단자들(IM)에 의해 플립 칩 본딩 방식으로 인터포저 기판(ISP) 상에 실장될 수 있다. 버퍼 다이(BC)는, 연결 단자들(IM)에 의해 플립 칩 본딩 방식으로 인터포저 기판(ISP) 상에 실장될 수 있다. 도시되진 않았지만, 로직 다이(SOC)와 인터포저 기판(ISP) 사이 및 버퍼 다이(BC)와 인터포저 기판(ISP) 사이에 언더필 수지막이 채워질 수 있다.
각각의 제1 내지 제4 메모리 다이들(MC1-MC4)은 동적 랜덤 액세스 메모리(DRAM) 칩일 수 있다. 본 실시예에 따르면, 제1 내지 제4 메모리 다이들(MC1-MC4)은 서로 실질적으로 동일한 칩 사이즈를 가질 수 있다. 다시 말하면, 제1 내지 제4 메모리 다이들(MC1-MC4)은 서로 실질적으로 동일한 평면적 형상 및 평면적 크기를 가질 수 있다.
각각의 제1 내지 제4 메모리 다이들(MC1-MC4)은, 제3 기판(SUB3) 및 제3 기판(SUB3) 상의 제3 활성층(ACL3)을 포함할 수 있다. 제3 활성층(ACL3)은 메모리 트랜지스터들 및 상기 메모리 트랜지스터들 상의 배선층을 포함할 수 있다. 각각의 제1 내지 제4 메모리 다이들(MC1-MC4)은, 제3 활성층(ACL3)이 버퍼 다이(BC)를 바라보는 페이스다운 상태로 버퍼 다이(BC) 상에 실장될 수 있다.
각각의 제1 내지 제3 메모리 다이들(MC1, MC2, MC3)은, 그의 내부를 관통하는 제1 관통 비아들(TV1)을 포함할 수 있다. 제4 메모리 다이(MC4)는 관통 비아들을 포함하지 않을 수 있으나, 이는 특별히 제한되는 것은 아니다. 버퍼 다이(BC)와 제1 메모리 다이(MC1) 사이, 제1 메모리 다이(MC1)와 제2 메모리 다이(MC2) 사이, 제2 메모리 다이(MC2)와 제3 메모리 다이(MC3) 사이, 및 제3 메모리 다이(MC3)와 제4 메모리 다이(MC4) 사이에 마이크로 범프들(MBP)이 제공될 수 있다.
마이크로 범프들(MBP)은 제1 내지 제3 메모리 다이들(MC1, MC2, MC3)의 제1 관통 비아들(TV1)과 전기적으로 연결될 수 있다. 제1 관통 비아들(TV1) 및 마이크로 범프들(MBP)을 통해, 제1 내지 제4 메모리 다이들(MC1-MC4) 및 버퍼 다이(BC)는 서로 전기적으로 연결될 수 있다.
메모리 적층 구조체(SS)의 버퍼 다이(BC)는 제2 물리 계층 접속 영역(PHY2)을 포함할 수 있다. 로직 다이(SOC)의 제1 물리 계층 접속 영역(PHY1)과 버퍼 다이(BC)의 제2 물리 계층 접속 영역(PHY2) 사이에 데이터 라인들(IOd)이 제공될 수 있다. 데이터 라인들(IOd)을 통해, 로직 다이(SOC)와 버퍼 다이(BC) 사이에 데이터가 교환될 수 있다. 인터포저 기판(ISP)의 배선층(MIL)은 데이터 라인들(IOd)을 포함할 수 있다.
인터포저 기판(ISP)은 반도체 기판(SWF), 배선층(MIL) 및 하부 절연층(LIL)을 포함할 수 있다. 반도체 기판(SWF)은 제1 면(SWFa) 및 제1 면(SWFa)에 대향하는 제2 면(SWFb)을 가질 수 있다. 반도체 기판(SWF)의 제2 면(SWFb)은 패키지 기판(PSUB)을 바라볼 수 있다. 배선층(MIL)은 반도체 기판(SWF)의 제1 면(SWFa) 상에 제공될 수 있고, 하부 절연층(LIL)은 반도체 기판(SWF)의 제2 면(SWFb) 상에 제공될 수 있다. 반도체 기판(SWF)은, 배선층(MIL) 및 하부 절연층(LIL) 사이에 샌드위치될 수 있다.
인터포저 기판(ISP)의 제1 면(IPSa)에 상부 패드들(UPD)이 제공될 수 있다. 상부 패드들(UPD) 상에 앞서 설명한 연결 단자들(IM)이 각각 배치될 수 있다. 인터포저 기판(ISP)의 제2 면(IPSb)에 하부 패드들(LPD)이 제공될 수 있다. 하부 패드들(LPD) 상에 앞서 설명한 제1 외부 단자들(BP)이 각각 배치될 수 있다.
인터포저 기판(ISP)은, 반도체 기판(SWF)을 관통하는 제2 관통 비아들(TV2)을 포함할 수 있다. 각각의 제2 관통 비아들(TV2)은 배선층(MIL)으로부터 하부 패드(LPD)까지 수직하게 연장될 수 있다. 다시 말하면, 제2 관통 비아들(TV2)을 통해 하부 패드들(LPD)이 배선층(MIL)에 전기적으로 연결될 수 있다.
인터포저 기판(ISP)의 M 영역을 확대하여 도 3 및 도 4에 예시하였다. 도 3은, 도 4의 평면도에 있어서 I-I'선을 따라 자른 단면도이다. 이하 도 3 및 도 4를 참조하여 본 발명의 실시예들에 따른 인터포저 기판(ISP)을 보다 상세히 설명한다.
반도체 기판(SWF)의 제1 면(SWFa) 상에 절연막(INL) 및 식각 정지막(ESL)이 제공될 수 있다. 절연막(INL)은 제1 면(SWFa)을 직접 덮을 수 있다. 식각 정지막(ESL) 상에 순차적으로 적층된 제1 내지 제6 층간 절연막들(ILD1-ILD6)이 제공될 수 있다.
반도체 기판(SWF)은 캐패시터 영역(CAR), 제1 연결 영역(CNR1), 제2 연결 영역(CNR2) 및 관통 비아 영역(TVR)을 가질 수 있다. 캐패시터 영역(CAR) 상의 제1 층간 절연막(ILD1)에 복수개의 홀들(DHO)이 형성될 수 있다. 각각의 홀들(DHO)은, 제1 층간 절연막(ILD1)을 관통할 수 있다. 각각의 홀들(DHO)은 제1 층간 절연막(ILD1)의 상면으로부터 식각 정지막(ESL)까지 수직하게 연장될 수 있다. 각각의 홀들(DHO)의 직경은, 반도체 기판(SWF)에 가까워질수록 점진적으로 감소할 수 있다. 각각의 홀들(DHO)의 바닥(DHOb)은, 반도체 기판(SWF)의 제1 면(SWFa)으로부터 이격될 수 있다. 다시 말하면, 홀(DHO)의 바닥(DHOb)의 레벨은 반도체 기판(SWF)의 제1 면(SWFa)의 레벨보다 높을 수 있다.
복수개의 홀들(DHO) 내에 캐패시터(CAP)가 제공될 수 있다. 구체적으로, 캐패시터(CAP)는 순차적으로 적층된 제1 전극(EL1), 제1 유전막(DIL1), 제2 전극(EL2), 제2 유전막(DIL2), 제3 전극(EL3) 및 상부 전극(TEL)을 포함할 수 있다.
제1 전극(EL1), 제1 유전막(DIL1), 제2 전극(EL2), 제2 유전막(DIL2) 및 제3 전극(EL3) 각각은, 홀(DHO) 내에 균일한 두께로 제공될 수 있다. 제1 전극(EL1), 제1 유전막(DIL1), 제2 전극(EL2), 제2 유전막(DIL2) 및 제3 전극(EL3)은 홀(DHO)을 완전히 채우지 못하고 부분적으로 채울 수 있다. 상부 전극(TEL)이 홀(DHO)을 완전히 채울 수 있다. 제1 전극(EL1), 제1 유전막(DIL1), 제2 전극(EL2), 제2 유전막(DIL2), 제3 전극(EL3) 및 상부 전극(TEL)은 제1 층간 절연막(ILD1)의 상면 상에도 제공될 수 있다.
반도체 기판(SWF)의 제1 및 제2 연결 영역들(CNR1, CNR2)은, 캐패시터 영역(CAR)과 관통 비아 영역(TVR) 사이에 위치할 수 있다. 제2 연결 영역(CNR2)은 캐패시터 영역(CAR)과 제1 연결 영역(CNR1) 사이에 위치할 수 있다. 제1 전극(EL1)은 캐패시터 영역(CAR)에서 제1 연결 영역(CNR1)까지 연장될 수 있다. 제2 전극(EL2)은 캐패시터 영역(CAR)에서 제2 연결 영역(CNR2)까지 연장될 수 있다. 제2 전극(EL2)은 제1 연결 영역(CNR1) 상으로 연장되지 않을 수 있다. 제3 전극(EL3) 및 상부 전극(TEL)은 캐패시터 영역(CAR) 내에만 제공될 수 있다. 제3 전극(EL3) 및 상부 전극(TEL)은 제1 및 제2 연결 영역들(CNR1, CNR2) 상으로 연장되지 않을 수 있다.
제2 층간 절연막(ILD2) 내에 제1 비아들(VI1)이 제공될 수 있다. 제3 층간 절연막(ILD3) 내에 제1 금속층(M1)이 제공될 수 있다. 제4 층간 절연막(ILD4) 내에 제2 금속층(M2)이 제공될 수 있다. 제5 층간 절연막(ILD5) 내에 제3 금속층(M3)이 제공될 수 있다. 제6 층간 절연막(ILD6) 내에 제4 금속층(M4)이 제공될 수 있다. 제1 내지 제4 금속층들(M1-M4)은 배선층(MIL)을 구성할 수 있다.
제1 금속층(M1)은, 제1 연결 영역(CNR1) 상의 제1 파워 배선(POL1), 제2 연결 영역(CNR2) 상의 제2 파워 배선(POL2), 캐패시터 영역(CAR) 상의 제3 파워 배선(POL3) 및 관통 비아 영역(TVR) 상의 제1 배선(IL1)을 포함할 수 있다.
제1 파워 배선(POL1)은 제1 비아(VI1)를 통해 제1 연결 영역(CNR1) 상의 제1 전극(EL1)과 연결될 수 있다. 제2 파워 배선(POL2)은 제1 비아(VI1)를 통해 제2 연결 영역(CNR2) 상의 제2 전극(EL2)과 연결될 수 있다. 제3 파워 배선(POL3)은 적어도 하나의 제1 비아들(VI1)을 통해 캐패시터 영역(CAR) 상의 상부 전극(TEL)과 연결될 수 있다. 상부 전극(TEL)은 제3 전극(EL3)과 접촉하므로, 제3 파워 배선(POL3)은 제3 전극(EL3)에 전기적으로 연결될 수 있다. 제1 배선(IL1)은 관통 비아 영역(TVR)에 제공된 제2 관통 비아(TV2)와 연결될 수 있다.
일 실시예로, 제1 파워 배선(POL1)과 제3 파워 배선(POL3)은 공통적으로 접지 전압(VSS)이 인가될 수 있고, 제2 파워 배선(POL2)은 전원 전압(VDD)이 인가될 수 있다. 다른 실시예로, 제1 파워 배선(POL1)과 제3 파워 배선(POL3)은 공통적으로 전원 전압(VDD)이 인가될 수 있고, 제2 파워 배선(POL2)은 접지 전압(VSS)이 인가될 수 있다. 다시 말하면, 제1 전극(EL1), 제1 유전막(DIL1), 제2 전극(EL2), 제2 유전막(DIL2) 및 제3 전극(EL3)은, 서로 직렬로 연결된 더블 캐패시터를 구성할 수 있다.
각각의 제1, 제2 및 제3 전극들(EL1, EL2, EL3)은 도전성 금속 질화물, 예를 들어, TiN 또는 TaN을 포함할 수 있다. 각각의 제1 및 제2 유전막들(DIL1, DIL2)은 고유전율 물질, 예를 들어, 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 납 아연 니오브산염 또는 이들의 조합을 포함할 수 있다. 상부 전극(TEL)은 반도체 물질, 예를 들어 폴리실리콘을 포함할 수 있다.
한편 제2 연결 영역(CNR2) 상에서, 제1 전극(EL1)은 패터닝되어 개구부(OP)를 가질 수 있다. 개구부(OP)에 제1 유전막(DIL1), 제2 전극(EL2) 및 제2 유전막(DIL2)이 제공될 수 있다. 다시 말하면, 개구부(OP) 내에 제1 전극(EL1)은 생략될 수 있다. 이로써 제2 파워 배선(POL2) 아래의 제1 비아(VI1)는 제2 전극(EL2)하고만 전기적으로 연결될 수 있다. 만약 제1 전극(EL1)이 제2 연결 영역(CNR2)에서 개구부(OP)를 갖지 않을 경우, 제2 파워 배선(POL2) 아래의 제1 비아(VI1)가 제2 전극(EL2)뿐만 아니라 제1 전극(EL1)하고도 연결되는 쇼트 문제가 발생될 수 있다.
관통 비아 영역(TVR)에 반도체 기판(SWF)을 관통하는 제2 관통 비아(TV2)가 제공될 수 있다. 제2 관통 비아(TV2)는, 반도체 기판(SWF)뿐만 아니라 제1 및 제2 층간 절연막들(ILD1, ILD2)도 관통할 수 있다. 제2 관통 비아(TV2)는, 관통 비아 영역(TVR) 상의 제1 배선(IL1)으로부터 반도체 기판(SWF)의 제2 면(SWFb)까지 수직하게 연장될 수 있다. 제2 관통 비아(TV2)의 측벽 상에 측벽 스페이서(SSP)가 제공될 수 있다. 제2 관통 비아(TV2) 아래에 도 2에 나타난 하부 패드(LPD)가 제공될 수 있다.
제2 금속층(M2)은 제2 배선들(IL2) 및 제2 배선들(IL2) 아래의 제2 비아들(VI2)을 포함할 수 있다. 제2 비아들(VI2)을 통해 제2 금속층(M2)이 제1 금속층(M1)과 연결될 수 있다. 제3 금속층(M3)은 제3 배선들(IL3) 및 제3 배선들(IL3) 아래의 제3 비아들(VI3)을 포함할 수 있다. 제3 비아들(VI3)을 통해 제3 금속층(M3)이 제2 금속층(M2)과 연결될 수 있다. 제4 금속층(M4)은 제4 배선들(IL4) 및 제4 배선들(IL4) 아래의 제4 비아들(VI4)을 포함할 수 있다. 제4 비아들(VI4)을 통해 제4 금속층(M4)이 제3 금속층(M3)과 연결될 수 있다. 제4 금속층(M4) 상에 도 2에 나타난 상부 패드들(UPD)이 제공될 수 있다.
본 발명의 실시예들에 따르면, 인터포저 기판(ISP)에 임베디드된 고집적 캐패시터(CAP)가 제공될 수 있다. 본 발명에 따른 캐패시터(CAP)는, 세 개의 전극들(EL1, EL2, EL3) 및 그들 사이의 두 개의 유전막들(DIL1, DIL2)을 포함하며, 이들은 더블 캐패시터를 구성할 수 있다. 두 개의 전극들과 그 사이의 하나의 유전막으로 구성되는 싱글 캐패시터에 비해, 본 발명의 캐패시터(CAP)는 두 배의 캐패시턴스 밀도(Capacitance Density)를 가질 수 있다.
나아가 본 발명의 캐패시터(CAP)는 더블 캐패시터이므로, 공정 결함으로 세 개의 전극들(EL1, EL2, EL3) 중 어느 하나에 전압이 인가되지 않더라도 단일 캐패시터로 기능할 수 있다. 즉, 더블 캐패시터에서 어느 하나의 캐패시터를 희생시켜 단일 캐패시터로 리페어가 가능하다.
본 발명에 따르면, 제1, 제2 및 제3 전극들(EL1, EL2, EL3)을 각각 제1, 제2 및 제3 파워 배선들(POL1, POL2, POL3)에 선택적으로 연결시킬 수 있다. 구체적으로, 제1 전극(EL1)은 캐패시터 영역(CAR)으로부터 제1 연결 영역(CNR1)의 제1 층간 절연막(ILD1) 상으로 연장될 수 있다. 제1 연결 영역(CNR1)에는 제1 전극(EL1)만 존재하므로, 제1 파워 배선(POL1)을 제1 전극(EL1)에 선택적으로 연결시킬 수 있다. 제2 전극(EL2)은 캐패시터 영역(CAR)으로부터 제2 연결 영역(CNR2)의 제1 층간 절연막(ILD1) 상으로 연장될 수 있다. 제2 연결 영역(CNR2)에는 제2 전극(EL2)만 존재하므로, 제2 파워 배선(POL2)을 제2 전극(EL2)에 선택적으로 연결시킬 수 있다.
도 5, 7, 9, 11, 13 및 15는 본 발명의 실시예들에 따른 인터포저 기판의 제조 방법을 설명하기 위한 평면도들이다. 도 6, 8, 10, 12, 14 및 16은 각각 도 5, 7, 9, 11, 13 및 15의 II-II'선에 따른 단면도들이다.
도 5 및 도 6을 참조하면, 반도체 기판(SWF)이 제공될 수 있다. 예를 들어, 반도체 기판(SWF)은 실리콘 웨이퍼일 수 있다. 반도체 기판(SWF)은 제1 면(SWFa) 및 제1 면(SWFa)에 대향하는 제2 면(SWFb)을 가질 수 있다. 반도체 기판(SWF)은 캐패시터 영역(CAR), 제1 연결 영역(CNR1), 제2 연결 영역(CNR2) 및 관통 비아 영역(TVR)을 가질 수 있다. 제1 및 제2 연결 영역들(CNR1, CNR2)은 캐패시터 영역(CAR)과 관통 비아 영역(TVR) 사이에 위치할 수 있다.
반도체 기판(SWF)의 제1 면(SWFa) 상에 절연막(INL) 및 식각 정지막(ESL)이 순차적으로 형성될 수 있다. 식각 정지막(ESL) 상에 제1 층간 절연막(ILD1)이 형성될 수 있다. 예를 들어, 제1 층간 절연막(ILD1)은 실리콘 산화막을 포함할 수 있고, 식각 정지막(ESL)은 실리콘 질화막을 포함할 수 있다.
캐패시터 영역(CAR)의 제1 층간 절연막(ILD1)에 복수개의 홀들(DHO)이 형성될 수 있다. 복수개의 홀들(DHO)을 형성하는 것은, 제1 층간 절연막(ILD1) 상에 복수개의 홀들(DHO)을 정의하는 하드 마스크를 형성하는 것, 및 상기 하드 마스크를 식각 마스크로 이방성 식각 공정을 수행하는 것을 포함할 수 있다. 상기 이방성 식각 공정은, 홀(DHO)의 바닥(DHOb)이 식각 정지막(ESL)을 노출할 때까지 수행될 수 있다. 홀들(DHO) 각각의 바닥(DHOb)은 식각 정지막(ESL)의 상면과 바닥면 사이에 위치할 수 있다.
도 7 및 도 8을 참조하면, 캐패시터 영역(CAR) 및 제1 및 제2 연결 영역들(CNR1, CNR2) 상에 제1 전극(EL1)이 형성될 수 있다. 제1 전극(EL1)은 캐패시터 영역(CAR) 상의 홀들(DHO) 각각을 부분적으로 채울 수 있다. 제1 전극(EL1)은 제2 연결 영역(CNR2)에 형성된 개구부(OP)를 가질 수 있다. 제1 전극(EL1)의 개구부(OP)는, 제2 연결 영역(CNR2)의 제1 층간 절연막(ILD1)의 상면을 노출할 수 있다.
구체적으로, 제1 전극(EL1)을 형성하는 것은, 반도체 기판(SWF)의 전면 상에 제1 전극막을 콘포멀하게 증착하는 것, 및 상기 제1 전극막을 패터닝하여 개구부(OP)를 형성하는 것을 포함할 수 있다. 한편, 상기 패터닝 공정 동안 관통 비아 영역(TVR) 상의 제1 전극막이 제거될 수 있다.
도 9 및 도 10을 참조하면, 제1 전극(EL1) 상에 제1 유전막(DIL1), 제2 전극(EL2), 제2 유전막(DIL2) 및 제3 전극(EL3)이 순차적으로 형성될 수 있다. 이들은 모두 반도체 기판(SWF)의 전면 상에 콘포멀하게 증착될 수 있다. 제1 유전막(DIL1), 제2 전극(EL2), 제2 유전막(DIL2) 및 제3 전극(EL3)은 캐패시터 영역(CAR) 상의 홀들(DHO) 각각을 부분적으로 채울 수 있다. 제1 내지 제3 전극들(EL1, EL2, EL3) 각각은 도전성 금속 질화물을 포함할 수 있고, 제1 및 제2 유전막들(DIL1, DIL2) 각각은 고유전율 물질을 포함할 수 있다.
도 11 및 도 12를 참조하면, 제3 전극(EL3) 상에 상부 전극(TEL)이 형성될 수 있다. 상부 전극(TEL)은 캐패시터 영역(CAR) 상에만 선택적으로 형성될 수 있다. 상부 전극(TEL)은 캐패시터 영역(CAR) 상의 홀들(DHO) 각각을 완전히 채울 수 있다. 상부 전극(TEL)은 캐패시터 영역(CAR)의 제3 전극(EL3)과 직접 접촉할 수 있다. 상부 전극(TEL)은 반도체 물질, 예를 들어 폴리실리콘을 포함할 수 있다.
상부 전극(TEL)을 마스크로 제3 전극(EL3)을 선택적으로 패터닝할 수 있다. 이로써, 제3 전극(EL3)이 캐패시터 영역(CAR) 상에만 잔류할 수 있다. 다시 말하면, 제3 전극(EL3)은 상부 전극(TEL)과 수직적으로 중첩될 수 있다. 제1 및 제2 연결 영역들(CNR1, CNR2) 및 관통 비아 영역(TVR) 상의 제3 전극(EL3)은 제거되어, 제2 유전막(DIL2)이 노출될 수 있다.
도 13 및 도 14를 참조하면, 상부 전극(TEL) 상에 마스크 패턴(MA)이 형성될 수 있다. 마스크 패턴(MA)은, 캐패시터 영역(CAR)뿐만 아니라, 제1 전극(EL1)의 개구부(OP)와 수직적으로 중첩되도록 형성될 수 있다.
마스크 패턴(MA)을 마스크로 제2 유전막(DIL2) 및 제2 전극(EL2)을 선택적으로 패터닝할 수 있다. 이로써, 제1 연결 영역(CNR1) 및 관통 비아 영역(TVR) 상의 제2 전극(EL2)이 제거될 수 있다. 제2 연결 영역(CNR2) 상의 제2 전극(EL2)은, 제1 전극(EL1)의 개구부(OP)와 수직적으로 중첩될 수 있다. 패터닝된 제1 내지 제3 전극들(EL1, EL2, EL3), 제1 및 제2 유전막들(DIL1, DIL2) 및 상부 전극(TEL)은 캐패시터(CAP)를 구성할 수 있다. 이후, 마스크 패턴(MA)은 제거될 수 있다.
도 15 및 도 16을 참조하면, 제1 층간 절연막(ILD1) 상에 캐패시터(CAP)를 덮는 제2 층간 절연막(ILD2)이 형성될 수 있다. 캐패시터 영역(CAR) 상에, 제2 층간 절연막(ILD2)을 관통하여 상부 전극(TEL)에 연결되는 제1 비아들(VI1)이 형성될 수 있다. 제2 연결 영역(CNR2) 상에 제2 전극(EL2)에 연결되는 제1 비아(VI1)가 형성될 수 있다. 제1 연결 영역(CNR1) 상에 제1 전극(EL1)에 연결되는 제1 비아(VI1)가 형성될 수 있다.
제2 연결 영역(CNR2) 상의 제1 비아(VI1)는 제1 전극(EL1)의 개구부(OP)와 수직적으로 중첩되도록 형성될 수 있다. 이로써, 제2 연결 영역(CNR2) 상의 제1 비아(VI1)는 제2 전극(EL2)과 선택적으로 연결될 수 있고, 제1 전극(EL1)과는 연결되지 않을 수 있다.
관통 비아 영역(TVR)에 제2 관통 비아(TV2)가 형성될 수 있다. 구체적으로, 관통 비아 영역(TVR)에 트렌치(TRC)가 형성될 수 있다. 트렌치(TRC)는 제2 층간 절연막(ILD2)의 상면으로부터 반도체 기판(SWF)의 제2 면(SWFb)을 향해 수직적으로 연장될 수 있다. 트렌치(TRC)는 반도체 기판(SWF)을 완전히 관통하지 않을 수 있다.
트렌치(TRC) 내에 측벽 스페이서(SSP)가 콘포멀하게 형성될 수 있다. 측벽 스페이서(SSP)는 절연 물질, 예를 들어 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다. 측벽 스페이서(SSP)를 형성한 후, 트렌치(TRC) 내에 도전 물질을 채워 제2 관통 비아(TV2)가 형성될 수 있다.
도 3 및 도 4를 다시 참조하면, 제2 층간 절연막(ILD2) 상에 제3 층간 절연막(ILD3)이 형성될 수 있다. 제3 층간 절연막(ILD3) 내에 제1 금속층(M1)이 형성될 수 있다. 제1 금속층(M1)을 형성하는 것은, 제1 연결 영역(CNR1) 상의 제1 파워 배선(POL1), 제2 연결 영역(CNR2) 상의 제2 파워 배선(POL2), 캐패시터 영역(CAR) 상의 제3 파워 배선(POL3) 및 관통 비아 영역(TVR) 상의 제1 배선(IL1)을 형성하는 것을 포함할 수 있다.
제3 층간 절연막(ILD3) 상에 제4 층간 절연막(ILD4)이 형성될 수 있다. 제4 층간 절연막(ILD4) 내에 제2 금속층(M2)이 형성될 수 있다. 제2 금속층(M2)을 형성하는 것은, 제2 배선들(IL2)을 형성하는 것을 포함할 수 있다. 제4 층간 절연막(ILD4) 상에 제5 층간 절연막(ILD5)이 형성될 수 있다. 제5 층간 절연막(ILD5) 내에 제3 금속층(M3)이 형성될 수 있다. 제3 금속층(M3)을 형성하는 것은, 제3 배선들(IL3)을 형성하는 것을 포함할 수 있다. 제5 층간 절연막(ILD5) 상에 제6 층간 절연막(ILD6)이 형성될 수 있다. 제6 층간 절연막(ILD6) 내에 제4 금속층(M4)이 형성될 수 있다. 제4 금속층(M4)을 형성하는 것은, 제4 배선들(IL4)을 형성하는 것을 포함할 수 있다. 이후 반도체 기판(SWF)의 제2 면(SWFb) 상에 CMP 공정을 수행하여, 제2 관통 비아(TV2)의 바닥면을 노출시킬 수 있다.
도 17은 본 발명의 다른 실시예에 따른 인터포저 기판을 설명하기 위한 것으로, 도 2의 M 영역을 확대한 단면도이다. 본 실시예에서는, 앞서 도 3 및 도 4를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대하여 보다 상세히 설명한다.
도 17을 참조하면, 반도체 기판(SWF) 상에 회로층(CIL)이 제공될 수 있다. 회로층(CIL)은, 반도체 기판(SWF)의 제1 면(SWFa) 상에 형성된 복수개의 트랜지스터들(TR)을 포함할 수 있다. 반도체 기판(SWF)의 상부는, 트랜지스터들(TR) 각각의 활성 영역으로 기능할 수 있다. 트랜지스터들(TR)은, 캐패시터 영역(CAR) 및 제1 및 제2 연결 영역들(CNR1, CNR2) 상에 제공될 수 있다. 절연막(INL)이 트랜지스터들(TR)을 덮을 수 있다.
본 실시예에 따른 회로층(CIL)은, 캐패시터(CAP) 아래에 제공될 수 있다. 적어도 하나의 트랜지스터들(TR)이 캐패시터(CAP)와 수직적으로 중첩될 수 있다. 다시 말하면, 회로층(CIL)과 캐패시터(CAP)를 서로 다른 레벨에 형성시킴으로써, 이들이 수직적으로 중첩되게 적층될 수 있다. 결과적으로 인터포저 기판(ISP)의 집적도를 향상시킬 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (10)

  1. 인터포저 기판; 및
    상기 인터포저 기판 상에 실장된 적어도 하나의 다이를 포함하되,
    상기 인터포저 기판은:
    제1 면 및 상기 제1 면에 대향하는 제2 면을 갖는 반도체 기판;
    상기 반도체 기판의 상기 제1 면 상의 층간 절연막;
    상기 층간 절연막을 관통하는 홀 내에 제공된 캐패시터;
    상기 층간 절연막 상의 배선층; 및
    상기 배선층으로부터 상기 반도체 기판의 상기 제2 면을 향해 수직하게 연장되는 관통 비아를 포함하고,
    상기 캐패시터는, 상기 홀 내에 순차적으로 적층된 제1 전극, 제1 유전막, 제2 전극, 제2 유전막 및 제3 전극을 포함하며,
    상기 홀의 바닥은 상기 반도체 기판의 상기 제1 면보다 높은 반도체 소자.
  2. 제1항에 있어서,
    상기 배선층은, 제1 금속 층 내에 제공된 제1 파워 배선, 제2 파워 배선 및 제3 파워 배선을 포함하고,
    상기 제1 파워 배선은 상기 제1 전극과 전기적으로 연결되고,
    상기 제2 파워 배선은 상기 제2 전극과 전기적으로 연결되며,
    상기 제3 파워 배선은 상기 제3 전극과 전기적으로 연결되는 반도체 소자.
  3. 제2항에 있어서,
    상기 반도체 기판은 캐패시터 영역, 제1 연결 영역 및 제2 연결 영역을 포함하고,
    상기 캐패시터는, 상기 캐패시터 영역 상의 상기 층간 절연막 내에 제공되고,
    상기 인터포저 기판은:
    상기 제1 연결 영역 상에서 상기 제1 파워 배선과 상기 제1 전극을 연결하는 제1 비아; 및
    상기 제2 연결 영역 상에서 상기 제2 파워 배선과 상기 제2 전극을 연결하는 제2 비아를 더 포함하는 반도체 소자.
  4. 제3항에 있어서,
    상기 제1 전극은 상기 제1 연결 영역 상의 상기 층간 절연막의 상면 상으로 연장되어 상기 제1 비아와 접촉하고,
    상기 제2 전극은 상기 제2 연결 영역 상의 상기 층간 절연막의 상기 상면 상으로 연장되어 상기 제2 비아와 접촉하는 반도체 소자.
  5. 제4항에 있어서,
    상기 제1 전극은 상기 제2 연결 영역 상에 개구부를 가지며,
    상기 제2 연결 영역 상의 상기 제2 전극은, 상기 개구부와 수직적으로 중첩되는 반도체 소자.
  6. 제3항에 있어서,
    상기 캐패시터는, 상기 제3 전극 상의 상부 전극을 더 포함하고,
    상기 상부 전극은 상기 홀을 완전히 채우며,
    상기 인터포저 기판은, 상기 캐패시터 영역 상에서 상기 제3 파워 배선과 상기 상부 전극을 연결하는 제3 비아를 더 포함하는 반도체 소자.
  7. 제1항에 있어서,
    상기 인터포저 기판은, 상기 제1 면과 상기 층간 절연막 사이의 식각 정지막을 더 포함하고,
    상기 홀의 바닥은, 상기 식각 정지막의 상면과 바닥면 사이의 레벨에 위치하는 반도체 소자.
  8. 제1항에 있어서,
    상기 인터포저 기판은, 상기 제1 면과 상기 층간 절연막 사이의 회로층을 더 포함하고,
    상기 회로층은, 상기 제1 면 상에 제공된 복수개의 트랜지스터들을 포함하며,
    상기 캐패시터는 상기 회로층과 수직적으로 중첩되는 반도체 소자.
  9. 제1항에 있어서,
    상기 적어도 하나의 다이는, 상기 인터포저 기판 상에 서로 나란히 실장된 로직 다이 및 메모리 적층 구조체를 포함하는 반도체 소자.
  10. 제1항에 있어서,
    상기 인터포저 기판 아래에 제공된 패키지 기판;
    상기 인터포저 기판과 상기 적어도 하나의 다이 사이의 상부 패드; 및
    상기 인터포저 기판과 상기 패키지 기판 사이의 하부 패드를 더 포함하되,
    상기 상부 패드는 상기 배선층 상에 제공되고,
    상기 관통 비아는 상기 배선층으로부터 상기 하부 패드까지 수직적으로 연장되는 반도체 소자.
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