KR101963286B1 - 커패시터 - Google Patents

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Abstract

본 발명의 일 실시예는 기판에 배치된 복수개의 트랜치를 포함하며, 상기 트랜치가 위치하는 용량부와 상기 용량부의 주위에 배치되는 마진부를 포함하는 셀(cell)에 있어서, 상기 셀은, 상기 용량부에 배치되며 상기 트랜치를 충전하도록 배치되는 n개의 유전층(단, n ≥ 3); 및 상기 유전층을 사이에 두고 순차적으로 적층되는 n개 이상의 전극층을 포함(단, n ≥ 3)하고, 상기 전극층 중 적어도 일부는 상기 용량부에서 상기 마진부로 인출되는 인출 전극을 포함하며, 상기 셀의 제1 방향의 중앙부를 기준으로 제1 방향의 일측을 제1 영역이라 하고, 상기 셀의 제1 방향의 중앙부를 기준으로 제1 방향의 타측을 제2 영역이라 하며, 상기 전극층 중 홀수번째 적층된 홀수 전극층의 상기 인출 전극은 제1 영역에 배치되고, 상기 전극층 중 짝수번째 적층된 짝수 전극층의 상기 인출 전극은 제2 영역에 배치되는 커패시터에 관한 것이다.

Description

커패시터{CAPACITOR}
본 발명은 트랜치를 가지는 커패시터에 관한 것이다.
최근 들어 스마트폰, 웨어러블 장비 등의 휴대용 IT 제품의 박형화가 진행되고 있다. 이로 인해 전체적인 패키지의 두께 감소를 위한 수동 소자의 박형화의 필요성도 증대되고 있다.
이를 위해 적층 세라믹 커패시터보다 더 얇은 두께를 구현할 수 있는 박막 커패시터의 수요도 증가하고 있다.
박막 커패시터는 박막 (Thin Film) 기술을 사용하여 박형의 커패시터를 구현할 수 있다는 장점이 있다.
또한, 박막 커패시터는 종래의 적층 세라믹 커패시터와 달리 낮은 ESL을 가진다는 장점이 있어서, 최근 AP (Application Processor)용 디커플링 커패시터 (Decoupling Capacitor)로의 적용이 검토되고 있다.
이러한 AP (Application Processor)용 디커플링 커패시터 (Decoupling Capacitor)로 박막 커패시터를 사용하기 위해서 상기 박막 커패시터는 LSC (Land-side Capacitor) 형태로 제작되고 있다.
그러나, 기존 임베딩 방식의 커패시터의 경우 커패시터의 불량시 재작동(Rework)이 불가능하여 전체적인 손실 비용이 매우 커지기 때문에 재작동이 가능한 LSC (Land-side Capacitor) 형태의 박막 커패시터의 구현이 필요하다.
한편, LSC (Land-side Capacitor) 형태의 박막 커패시터는 솔더 볼(Solder Ball) 사이에 들어가기 때문에 가능한 소형으로 설계해서 솔더 볼을 제거하는 면적을 최소화하여야 한다.
이와 동시에 박막 커패시터의 용량을 증가시키기 위하여, 용량을 구현하는 표면적을 증가시킬 수 있는 트랜치(trench)형 구조를 박막 커패시터에 적용시키는 연구가 진행중이다.
미국 공개특허공보 제2015-0145103호 미국 등록특허공보 제9178080호
본 발명의 목적은 커패시터의 3층 이상의 유전층 및 트랜치를 가짐으로써 커패시터 용량을 현저히 향상시킬 수 있으며, 연결 전극층의 적층 수를 최소화할 수 있는 구조를 가지는 커패시터를 제공하는 것이다.
상술한 과제를 해결하기 위한 방법으로, 본 발명은 일 예를 통하여 신규한 구조의 커패시터를 제안하고자 하며, 구체적으로, 본 발명의 일 실시예에 따른 커패시터는 기판에 배치된 복수개의 트랜치를 포함하며, 상기 트랜치가 위치하는 용량부와 상기 용량부의 주위에 배치되는 마진부를 포함하는 셀(cell)에 있어서, 상기 셀은, 상기 용량부에 배치되며 상기 트랜치를 충전하도록 배치되는 n개의 유전층(단, n ≥ 3); 및 상기 유전층을 사이에 두고 순차적으로 적층되는 n개 이상의 전극층을 포함(단, n ≥ 3)하고, 상기 전극층 중 적어도 일부는 상기 용량부에서 상기 마진부로 인출되는 인출 전극을 포함하며, 상기 셀의 제1 방향의 중앙부를 기준으로 제1 방향의 일측을 제1 영역이라 하고, 상기 셀의 제1 방향의 중앙부를 기준으로 제1 방향의 타측을 제2 영역이라 하며, 상기 전극층 중 홀수번째 적층된 홀수 전극층의 상기 인출 전극은 제1 영역에 배치되고, 상기 전극층 중 짝수번째 적층된 짝수 전극층의 상기 인출 전극은 제2 영역에 배치된다.
상술한 과제를 해결하기 위한 방법으로, 본 발명은 다른 예를 통하여 상술한 신규한 구조의 커패시터를 제안하고자 하며, 구체적으로 본 발명의 다른 실시예에 따른 커패시터는 기판에 배치된 복수개의 트랜치를 포함하며, 상기 트랜치가 위치하는 용량부와 상기 용량부의 주위에 배치되는 마진부를 포함하는 복수의 셀(cell)에 있어서, 각각의 상기 셀은 상기 용량부에 배치되며 상기 트랜치를 충전하도록 배치되는 n개의 유전층; 및 상기 유전층을 사이에 두고 순차적으로 적층되는 n개 이상의 전극층을 포함(단, n ≥ 3)하고, 상기 전극층 중 적어도 일부는 상기 용량부에서 상기 마진부로 인출되는 인출 전극을 포함하며, 상기 복수의 셀 중 서로 인접하는 셀 중 한쌍을 각각 제1 셀 및 제2 셀이라고 정의하고, 상기 제1 셀 및 제2 셀의 각각의 중앙부를 기준으로 상기 제1 및 제2 셀이 접하는 부분의 영역을 제1 영역이라 하고, 그 외의 영역을 제2 영역이라고 할 때, 상기 제1 셀 및 제2 셀에 포함되는 상기 전극층 중 홀수번째 적층된 홀수 전극층의 상기 인출 전극은 상기 제1 영역에 배치되고, 상기 제1 셀 및 제2 셀에 포함되는 상기 전극층 중 짝수번째 적층된 짝수 전극층의 상기 인출 전극은 상기 제2 영역에 배치된다.
본 발명의 일 실시예에 따른 커패시터는 전극층 중 홀수번째 적층된 홀수 전극층의 인출 전극은 제1 영역에 배치되고, 전극층 중 짝수번째 적층된 짝수 전극층의 인출 전극은 제2 영역에 배치됨으로써, 3층 이상의 유전층을 포함하여 고용량을 구현함에도 불구하고 각 전극층과 외부 전극을 연결하는 연결 전극층의 수를 최소화할 수 있다.
도 1은 본 발명의 일 실시예에 따른 커패시터의 사시도를 개략적으로 도시한 것이다.
도 2는 본 발명의 일 실시예에 따른 커패시터의 평면도를 개략적으로 도시한 것이다.
도 3은 도 2의 평면도 중 하나의 셀의 확대 평면도를 개략적으로 도시한 것이다.
도 4는 도 3의 I - I`에 따른 단면도를 개략적으로 도시한 것이다.
도 5는 도 3의 II - II `에 따른 단면도를 개략적으로 도시한 것이다.
도 6(a) 내지 도 6(d)는 제2 내지 제5 전극층의 평면도를 개략적으로 도시한 것이다.
도 7(a) 및 도 7(b)는 제4 및 제5 전극층의 전류 흐름을 개략적으로 도시한 것이다.
도 8은 본 발명의 일 실시예에 따른 커패시터에 있어서, 제1 및 제2 연결 전극층이 복수의 셀 상에 형성된 평면도를 개략적으로 도시한 것이다.
도 9 내지 도 13은 제1 및 제2 연결 전극층과 제1 및 제2 외부 전극을 연결하는 구조를 설명하기 위한 평면도 및 단면도를 개략적으로 도시한 것이다.
도 14는 본 발명의 다른 실시예에 따른 커패시터의 실장 기판의 단면도를 개략적으로 도시한 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명한다.
그러나, 본 발명의 실시 예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 예로 한정되는 것은 아니다.
또한, 본 발명의 실시 예는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
도면에 도시된 X 방향, Y 방향 및 Z 방향은 각각 길이 방향, 폭 방향 및 두께 방향으로 표현되거나, 순차적으로 제1 방향, 제2 방향, 또는 제3 방향으로 표현될 수 있다.
도 1은 본 발명의 일 실시예에 따른 커패시터의 사시도를 개략적으로 도시한 것이며, 도 2는 본 발명의 일 실시예에 따른 커패시터의 평면도를 개략적으로 도시한 것이다. 또한, 도 3은 도 2의 평면도 중 하나의 셀의 확대 평면도를 개략적으로 도시한 것이며, 도 4는 도 3의 I - I`에 따른 단면도를 개략적으로 도시한 것이고, 도 5는 도 3의 II - II `에 따른 단면도를 개략적으로 도시한 것이다.
이하, 도 1 내지 도 5을 참조하여, 본 발명의 일 실시예에 따른 커패시터(100)에 대해 설명하도록 한다.
본 발명의 일 실시예에 따른 커패시터(100)는 바디(101)와 바디의 외측에 배치되는 제1 및 제2 외부 전극(191, 192)를 포함한다.
바디(101)의 형상에 특별히 제한은 없지만, 일반적으로 육면체 형상일 수 있다. 또한, 그 치수에 특별히 제한은 없으나, 예를 들면 0.6mm×0.3mm 크기일 수 있고, 1.0 ㎌ 이상의 고적층 및 고용량 박막 커패시터의 바디일 수 있다.
바디(101)는 기판(110)을 포함한다. 기판(110)은 Si, SiO2, Al2O3, MgO, LaAlO3 및 SrTiO3로 이루어진 군에서 선택되는 어느 하나 또는 이들의 조합일 수 있다. 예를 들어 기판(110)은 실리콘 웨이퍼(wafer)를 이용한 것일 수 있다.
기판(110)은 기판(110)의 일면에 용량부(A)와 용량부(A) 주위에 배치되는 마진부(M)를 포함한다. 이와 같은, 용량부(A)와 마진부(M)는 하나의 셀(102)을 구성하게 된다. 본 발명의 일 실시예에 따른 커패시터(100)는 복수의 셀(102)을 포함한다. 셀(102) 중 일 방향으로 서로 인접하는 한 쌍의 셀(102)을 제1 셀(102a) 및 제2 셀(102b)로 정의할 수 있다.
기판(110)에는 기판(110)의 일면에서 기판(110)의 내측으로 관입하는 복수의 트랜치(105)가 배치된다. 예를 들어, 복수의 트랜치(105)는 용량부(A)에 배치될 수 있다.
트랜치(105)는 기판(110)의 일면을 식각하여 형성될 수 있다.
트랜치(105)는 제1 방향(X) 또는 제1 방향(X)에 수직한 제2 방향(Y)으로 길게 형성되거나, 제1 방향(X) 또는 제2 방향(Y)에서 일정 간격으로 규칙적으로 형성될 수 있다. 다만, 본 발명에 있어서, 트랜치(105)가 제1 방향(X)으로 길게, 제2 방향(Y)으로 일정 간격 규칙적으로 형성되는 것을 기준으로 설명하도록 한다.
기판(110)의 일면과 트랜치(105)에는 유전층을 사이에 두고 서로 교번하여 배치되는 전극층이 충전된다.
본 발명의 일 실시예에 따른 커패시터(100)는 적어도 n개(단, n ≥ 3)의 유전층(111, 112, 113, 114, 115)을 포함할 수 있다. 유전층이 n개 포함되는 경우, 전극층은 n개 이상, 바람직하게는 n+1개 포함될 수 있다. 예를 들어, 도 4를 참조하면, 유전층이 5층 포함되는 경우, 기판(110)의 일면과 트랜치(105)에는 제1 전극층(121)-제1 유전층(111)-제2 전극층(122)-제2 유전층(112)-제3 전극층(123)-제3 유전층(113)-제4 전극층(124)-제4 유전층(114)-제5 전극층(125)-제5 유전층(115)-제6 전극층(126)이 순차적으로 적층될 수 있다.
전극층(120)은 도전성 재료를 이용하여 형성될 수 있다. 전극층(120)의 재료는 유전층(111-115)으로 무엇을 이용하는지 여부에 의해 결정될 수 있다. 유전층(111-115)은 산화 금속(metal oxide) 등의 상유전체로 형성되는 경우에 전극층(120)의 재료는 질화 금속(metal nitride)를 포함할 수 있다. 예를 들어, 전극층(120)은 TiN 일 수 있으나, 이에 제한되는 것은 아니다.
전극층(120)은 ALD(Atomic Layer Deposition) 또는 AVD(Atomic Vapor Deposition) 공정을 이용하여 형성될 수 있으나, 이에 제한되는 것은 아니다. 다만, 최하부에 위치하는 제1 전극층(121)은 실리콘으로 형성된 기판(110)에 n형 또는 p형의 불순물을 주입해서 형성된 불순물층 일 수 있다.
유전층(111-115)은 산화 금속(metal oxide) 등의 상유전체로 형성될 수 있다. 유전층(111-115)은 Al2O3, ZrO2, HfO2와 같은 산화 금속 중 어느 하나 또는 이들의 조합을 포함할 수 있다. 유전층(111-115)은 Al2O3, ZrO2, HfO2와 같은 산화 금속을 단일 재료로 포함하여 형성될 수 있다. 이와 달리, 유전층(111-115)은 누전 특성을 향상시키기 위하여 복합층으로 형성될 수 있다. 유전층(111-115)이 복합층인 경우, 유전층(111-115)은 ZrO2 - Al2O3 - ZrO2 복합층 일 수 있다.
유전층(111-115)은 ALD(Atomic Layer Deposition) 또는 AVD(Atomic Vapor Deposition) 공정을 이용하여 형성될 수 있으나, 이에 제한되는 것은 아니다.
각각의 전극층(120)은 적어도 하나의 유전층(111-115)을 사이에 두고 서로 대향하도록 배치되어, 적층 방향에서 하부로부터 홀수 번째 전극층(121, 123, 125) 및 짝수 번째 전극층(122, 124, 126)에 각각 다른 극성의 전압이 인가될 때에 커패시터로 동작할 수 있다.
이에 따라, 용량부(A)에서 홀수 번째 전극층(121, 123, 125) 및 짝수 번째 전극층(122, 124, 126)은 각각 유전층(111-115)을 사이에 두고 서로 교번하게 배치됨으로써, MIM (Metal - Insulator - Metal) 구조를 가지게 된다.
MIM 구조의 상부에는 유전층(111-115) 및 전극층(120)의 상부에는 유전층(111-115) 및 전극층(120)을 덮도록 절연층(181)이 배치될 수 있다. 절연층(181)은 실리콘 산화물(SiO2)일 수 있으나, 이에 제한되는 것은 아니다.
적층 세라믹 커패시터와 달리, 트랜치를 이용한 커패시터는 전극층의 수가 증가하면 각 전극층을 (+) 극성 또는 (-) 극성의 외부 전극과 연결하기 위해 별도의 연결 전극층을 필요로 한다. 특히, 종래의 트랜치형 커패시터에 있어서, 유전층이 3층 이상 포함되면 2층 이상의 연결 전극층을 사용하여 외부 전극과 각 전극층을 연결하고 있다. 이와 같은 복수의 연결 전극층은 트랜치형 커패시터의 두께가 증가하는 요인이 된다.
하지만, 본 발명의 일 실시예에 따른 커패시터(100)는 전극층(120) 중 적어도 일부는 용량부(A)에서 마진부(M)로 인출되는 인출 전극을 포함하기 때문에, 단층의 연결 전극층만으로 각 전극층(120)의 (+) 극성 또는 (-) 극성의 외부 전극과 연결할 수 있다.
예를 들어, 도 6(a) 내지 도 6(d)를 참조하면, 제2 내지 제5 전극층(122, 123, 124, 125)은 각각 용량부(A)에서 마진부(M)로 인출되는 인출 전극을 포함할 수 있다. 인출 전극은 용량부(A)에서 마진부(M)로 인출되는 북마크 형태일 수 있다.
도 3 및 도 6을 참조하면, 제2 내지 제5 전극층(122, 123, 124, 125)의 인출 전극은 적층 방향에서 투영시 서로 이격되도록 배치할 수 있다. 즉, 제1 절연층(181)을 제거한 평면도 상에서 제2 내지 제5 전극층(122, 123, 124, 125)의 인출 전극이 모두 노출되도록 배치될 수 있다. 본 발명의 일 실시예에 따른 커패시터(100)는 제2 내지 제5 전극층(122, 123, 124, 125)의 인출 전극은 적층 방향에서 투영시 서로 이격되도록 배치함으로써, 후술하는 제1 및 제2 연결 전극층을 단층으로 형성하여 모든 전극층을 외부 전극과 각각 연결할 수 있다.
또한, 도 3 및 도 6을 참조하면, 제2 내지 제5 전극층(122, 123, 124, 125)의 인출 전극은 셀(102)의 제1 방향의 중앙부를 기준으로 제1 방향의 일측을 제1 영역(S1)이라 하고, 셀(102)의 제1 방향의 중앙부를 기준으로 제1 방향의 타측을 제2 영역(S2)이라 할 수 있다. 이 때, 제2 내지 제5 전극층(122, 123, 124, 125) 중 적층방향으로 아래서부터 홀수번째 적층된 홀수 전극층, 즉 제3 및 제5 전극층(123, 125)의 인출 전극은 제1 영역(S1)에 배치되고, 짝수번째 적층된 짝수 전극층, 즉 제2 및 제4 전극층(122, 124)의 인출 전극은 제2 영역(S2)에 배치된다.
적층 방향으로 최하부 및 최상부에 배치되는 제1 전극층(121) 및 제6 전극층(126)은 용량부(A)에서 마진부(M)로 인출되는 인출 전극을 포함하지 않을 수 있다. 제1 전극층(121)은 별도의 인출 전극 없이 기판(110) 상에 배치되어 각 셀(102)의 경계에 비아를 형성하여 연결 전극층과 연결될 수 있으며, 제6 전극층(126)은 별도의 인출 전극 없이 트랜치(150) 상부에 비아를 형성하여 연결 전극층과 연결될 수 있다.
도 3 및 도 6을 참조하면, 제2 내지 제5 전극층(122, 123, 124, 125)은 각각 제2 내지 제5 용량 전극(122a, 123a, 124a, 125a)과 제2 내지 제5 인출 전극(122b, 123b, 124b, 125b)을 포함할 수 있다.
제2 전극층(122)의 제2 인출 전극(122b)은 제2 영역(S2)에 배치되고, 제3 전극층(123)의 제3 인출 전극(123b)은 제1 영역(S1)에 배치되고, 제4 인출 전극(124b)은 제2 영역(S2)에 배치되고, 제5 인출 전극(125b)은 제1 영역(S1)에 배치될 수 있다.
제2 인출 전극(122b)은 제1 방향(X)의 마진부로 인출되는 제2a 인출 전극(122b1)과 제2 방향(Y)의 마진부로 인출되는 제2b 인출 전극(122b2)을 포함한다. 제2a 인출 전극(122b1)과 제2b 인출 전극(122b2)은 용량부(A)의 모서리, 즉 제2 용량 전극(122a)의 모서리에 서로 인접하여 배치될 수 있다.
제3 인출 전극(123b)은 제1 방향(X)의 마진부로 인출되는 제3a 인출 전극(123b1)과 제2 방향(Y)의 마진부로 인출되는 제3b 인출 전극(123b2)을 포함한다. 제3a 인출 전극(123b1)과 제3b 인출 전극(123b2)은 용량부(A)의 모서리, 즉 제3 용량 전극(123a)의 모서리에 서로 인접하여 배치될 수 있다.
제4 인출 전극(124b)은 제1 방향(X)의 마진부로 인출되는 제4a 인출 전극(124b1)과 제2 방향(Y)의 마진부로 인출되는 제4b 인출 전극(124b2)을 포함한다. 제4a 인출 전극(124b1)과 제4b 인출 전극(124b2)은 용량부(A)의 모서리, 즉 제4 용량 전극(124a)의 모서리에 서로 인접하여 배치될 수 있다.
또한, 제5 인출 전극(125b)은 제1 방향(X)의 마진부로 인출되는 제5a 인출 전극(125b1)과 제2 방향(Y)의 마진부로 인출되는 제5b 인출 전극(125b2)을 포함한다. 제5a 인출 전극(125b1)과 제5b 인출 전극(125b2)은 용량부(A)의 모서리, 즉 제5 용량 전극(122a)의 모서리에 서로 인접하여 배치될 수 있다.
이 때, 전극층 중에서 서로 인접하여 적층되는 한쌍의 전극층에 포함되는 제2 방향(Y)으로 인출되는 인출 전극은 용량부(A), 즉 용량 전극의 같은 변에 배치될 수 있다.
예를 들어, 서로 인접하는 제4 전극층(124)과 제5 전극층(125)의 제4b 인출 전극(124b2)과 제5b 인출 전극(125b2)은 용량부(A)의 같은 변에 배치된다.
이처럼, 서로 인접하여 적층되는 한쌍의 전극층에 포함되는 제2 방향(Y)으로 인출되는 인출 전극을 용량부(A)의 같은 변에 배치함으로써, 상호 인덕턴스(Mutual inductance)의 상쇄로 인한 ESL(Equivalent Series Inductance)를 저감할 수 있다.
도 7(a) 및 도 7(b)를 참조하면, 제4 전극층(124)은 제4 인출 전극(124b)의 위치에 따라 좌상향의 전류 흐름을 가지며, 제5 전극층(125)은 제5 인출 전극(125b)의 위치에 따라 좌하향의 전류흐름을 가진다. 이로 인해, 제4 전극층(124) 및 제5 전극층(125)이 형성하는 전류의 주 흐름이 약 90도의 각도를 가지며, 상호 인덕턴스가 서로 중복되어 증가하는 것을 억제하고 이를 감쇄시킬 수 있다. 본 발명의 일 실시예에 따른 커패시터는 제2 및 제3 전극층(122, 123)과 제4 및 제5 전극층(124, 125)이 이와 같이 ESL을 저감할 수 있는 전극층에 해당한다.
도 8은 본 발명의 일 실시예에 따른 커패시터에 있어서, 제1 및 제2 연결 전극층(151, 152)이 복수의 셀(102) 상에 형성된 평면도를 개략적으로 도시한 것이다.
도 8을 참조하여, 각 셀(102)과 연결 전극층(151, 152)의 위치관계에 대해 설명하도록 한다.
복수의 셀(102) 중 서로 인접하는 셀(102) 중 한쌍을 각각 제1 셀(102a) 및 제2 셀(102b)이라고 정의하고, 제1 셀(102a) 및 제2 셀(102b)의 각각의 중앙부를 기준으로 제1 셀(102a) 및 제2 셀(102b)이 접하는 부분의 영역을 제1 영역(S1)이라 하고, 그 외의 영역을 제2 영역(S2)이라 할 수 있다.
즉, 서로 인접하는 2개의 제1 셀(102a) 및 제2 셀(102b)을 기준으로 제1 영역(S1)과 제2 영역(S2)을 정의한 후, 제1 영역(S1)과 제2 영역(S2)을 전체 셀(102)에서 확인하면, 도 8과 같이 제1 영역(S1)과 제2 영역(S2)이 서로 교번하여 위치할 수 있다.
이 경우, 제1 셀(102a) 및 제2 셀(102b)은 제1 셀(102a) 및 제2 셀(102b)의 경계를 기준으로 선대칭 되도록 인출 전극이 배치될 수 있다. 즉, 제1 셀(102a) 및 제2 셀(102b)의 경계를 기준으로 선대칭 되도록 인출 전극을 배치함으로써, 제1 셀(102a) 및 제2 셀(102b)에 포함되는 홀수 전극층(121, 123, 125)을 제1 영역(S1)에 배치되는 제1 연결 전극층(151)에 함께 연결할 수 있으며, 제1 셀(102a) 및 제2 셀(102b)에 포함되는 짝수 전극층(122, 124, 126)을 제2 영역(S2)에 배치되는 제2 연결 전극층(152)에 함께 연결할 수 있다.
도 8을 참조하면, 제1 영역(S1)에서 제1 전극층(121)은 마진부(M) 중 제1 셀(102a) 및 제2 셀(102b)의 경계에 제1 비아(171)를 형성하여 제1 연결 전극층(151)과 연결할 수 있다. 또한, 제1 영역(S1)에서 제3 전극층(123) 및 제5 전극층(125)도 제3 전극층(123) 및 제5 전극층(125)의 인출 전극에 대응하는 위치에 제1 비아(171)를 형성하여 제1 연결 전극층(151)과 연결할 수 있다.
제2 전극층(122) 및 제4 전극층(124)에는 제2 영역(S2)에서 제2 전극층(122) 및 제4 전극층(124)의 인출 전극에 대응하는 위치에 제2 비아(172)를 형성하여 제2 연결 전극층(152)과 연결할 수 있다. 또한, 제6 전극층(126)은 제2 영역(S2)에서 트랜치(105)의 상부에 대응하는 위치에 제2 비아(172)를 형성하여 제2 연결 전극층(152)과 연결할 수 있다.
즉, 제1 연결 전극층(151)은 제1 영역(S1)에 배치되고, 제2 연결 전극층(152)은 제1 연결 전극층(151)과 일정 거리 이격되어 제2 영역(S2)에 배치된다.
커패시터(100)의 ESL(Equivalent Series Inductance)을 낮추기 위해서는 커패시터(100)의 연결 전극층을 어떻게 배치하는지 여부가 매우 중요하다. 즉, 용량을 구현하는 (+), (-) 극성을 전기의 흐름을 고려하여 배치할 필요가 있다. 연결 전극층과 각 전극층을 비아로 연결하던 종래의 커패시터에서도 이와 같은 전기의 흐름을 고려하여 ESL을 낮추려는 시도가 있었으나, 트래치형 커패시터의 구조적인 한계로 각 셀에 대한 대칭성이 현저히 낮다는 문제가 있었다.
하지만, 본 발명의 일 실시예에 따른 커패시터(100)는 도 8과 같이, 제1 및 제2 연결 전극층(151, 152)을 일 방향으로 길게 형성하고 서로 교번하도록 배치함으로써, 연결 전극층의 대칭성을 극대화하여 ESL을 최소화할 수 있다는 효과를 가질 수 있다.
이와 동시에, 본 발명의 일 실시예에 따른 커패시터(100)는 전극층 중 적어도 일부가 용량부에서 상기 마진부로 인출되는 북마크 형태의 인출 전극을 포함하기 때문에, 제1 및 제2 연결 전극층(151, 152)을 단층으로 형성할 수 있다. 즉, 제1 및 제2 연결 전극층(151, 152)을 단층으로 형성함으로써 커패시터(100)의 박형화를 도모하거나, 커패시터(100)의 용량을 증가시킬 수 있다.
도 9 내지 도 13은 제1 및 제2 연결 전극층과 제1 및 제2 외부 전극을 연결하는 구조를 설명하기 위한 평면도 및 단면도를 개략적으로 도시한 것이다.
도 9를 참조하면, 본 발명의 일 실시예에 따른 커패시터(100)는 일 방향으로 제1 셀(102a) 및 제2 셀(102b)이 교번하여 배치되고, 인접하는 제1 셀(102a) 및 제2 셀(102b)을 함께 덮도록 제1 연결 전극층(151) 또는 제2 연결 전극층(152)이 배치된다.
그 다음, 도 10과 같이, 제2 절연층(182)을 형성한다. 제2 절연층(182)은 하나의 직선 상에 제1 연결 전극층(151)만 노출되는 개구를 가지며, 또 다른 하나의 직선 상에 제2 연결 전극층(152)만 노출되는 다른 개구를 가진다.
그 다음, 도 11과 같이, 제1 및 제2 외부 전극이 형성될 위치를 제외한 나머지 위치에 제3 절연층(183)이 배치된다.
도 12를 참조하면, 제1 연결 전극층(151) 및 제2 연결 전극층(152)의 사이에 제2 절연층(182)이 배치되어 있는 것을 확인할 수 있다. 또한, 전술한 바와 같이, 제6 전극층(126)은 트랜치(105) 상에 배치된 제2 비아(172)를 통해 제2 연결 전극층(152)과 연결되고, 제1 전극층(121)은 마진부에서 제1 비아(171)를 통해 제1 연결 전극층과 연결되는 것을 확인할 수 있다.
마지막으로, 도 13을 참조하면, 제3 절연층(183)에 제1 및 제2 외부 전극이 형성될 위치에 각각 제1 및 제2 외부 전극(191, 192)을 형성할 수 있다.
도 14은 본 발명의 다른 실시예에 따른 커패시터의 실장 기판의 단면도를 개략적으로 도시한 것이다.
도 14를 참조하면, 본 발명의 다른 실시예에 따른 커패시터의 실장 기판(1000)은 기판(210), 기판(210)의 일면에 배치되는 반도체 칩(220) 및 기판(210)의 타면에 배치되는 커패시터(100)를 포함한다.
이 때, 커패시터(100)는 본 명세서에서 설명한 일 실시예에 따른 커패시터(100)가 이용될 수 있다. 본 발명의 일 실시예에 따른 커패시터(100)를 일명 박막 커패시터라 하는데, 박막 커패시터는 종래의 적층 세라믹 커패시터와 달리 낮은 ESL을 가진다는 장점이 있어서, 최근 AP (Application Processor)용 디커플링 커패시터 (Decoupling Capacitor)로의 적용이 검토되고 있다. 특히 커패시터가 디컬플링 커패시터로 이용되는 경우 AP에 인접하게 배치할 필요가 있기 때문에, 본 발명의 다른 실시예에 따른 커패시터의 실장 기판(1000)은 AP로 이용되는 반도체 칩(220)을 기판(210)의 일면에 배치하고, 반도체 칩(220)과 대향하는 위치의 기판(210)의 타면에 커패시터(100)를 배치할 수 있다.
이처럼, 반도체 칩(220)과 대향하는 위치에 배치되는 커패시터(100)를 LSC (Land-side Capacitor)라 한다. 이와 같은 LSC (Land-side Capacitor) 형의 커패시터(100)는 반도체 칩(220)과 대향하는 위치의 기판(210)의 타면에 배치되기 때문에, 기판(210)을 메인 기판(310)에 실장하기 위해서는 솔더 볼(Solder Ball, 230)보다 두께가 얇아야 하며, 가능한 소형으로 설계해서 솔더 볼을 제거하는 면적을 최소화할 필요가 있다.
즉, 본 발명의 일 실시예에 따른 커패시터(100)는 전극층 중 홀수번째 적층된 홀수 전극층의 인출 전극은 제1 영역에 배치되고, 전극층 중 짝수번째 적층된 짝수 전극층의 인출 전극은 제2 영역에 배치됨으로써, 3층 이상의 유전층을 포함하여 고용량을 구현함에도 불구하고 각 전극층과 외부 전극을 연결하는 연결 전극층의 수를 최소화하여, 커패시터(100)를 솔더 볼보다 얇게 형성할 수 있다.
이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술 분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100; 커패시터
101; 바디
105: 트랜치
110; 기판
111, 112, 113, 114, 115; 유전층
121, 122, 123, 124, 125, 126; 전극층
151, 152; 제1 및 제2 연결 전극층
181, 182, 183: 제1 내지 제3 절연층
191, 192: 제1 및 제2 외부 전극

Claims (18)

  1. 기판에 배치된 복수개의 트랜치를 포함하며, 상기 트랜치가 위치하는 용량부와 상기 용량부의 주위에 배치되는 마진부를 포함하는 셀(cell)에 있어서,
    상기 셀은 상기 용량부에 배치되며 상기 트랜치를 충전하도록 배치되는 n개의 유전층(단, n ≥ 3); 및 상기 유전층을 사이에 두고 순차적으로 적층되는 n개 이상의 전극층을 포함(단, n ≥ 3)하고,
    상기 전극층 중 적어도 일부는 상기 용량부에서 상기 마진부로 인출되는 인출 전극을 포함하며,
    상기 셀의 제1 방향의 중앙부를 기준으로 제1 방향의 일측을 제1 영역이라 하고, 상기 셀의 제1 방향의 중앙부를 기준으로 제1 방향의 타측을 제2 영역이라 하며,
    상기 전극층 중 홀수번째 적층된 홀수 전극층의 상기 인출 전극은 제1 영역에 배치되고, 상기 전극층 중 짝수번째 적층된 짝수 전극층의 상기 인출 전극은 제2 영역에 배치되고,
    상기 인출 전극은 적층 방향에서 투영시 서로 이격되어 배치되는 커패시터.
  2. 제1항에 있어서,
    상기 전극층은 n+1개인 커패시터.
  3. 삭제
  4. 제1항에 있어서,
    상기 전극층 중 최하부 및 최상부에 적층되는 전극층은 상기 용량부에서 상기 마진부로 인출되는 인출 전극을 포함하지 않는 커패시터.
  5. 제1항에 있어서,
    상기 홀수 전극층의 인출 전극은 상기 제1 방향으로 인출되는 제1a 인출 전극 및 상기 제1 방향에 수직한 제2 방향으로 인출되는 제1b 인출 전극을 포함하고,
    상기 짝수 전극층의 인출 전극은 상기 제1 방향으로 인출되는 제2a 인출 전극 및 상기 제2 방향으로 인출되는 제2b 인출 전극을 포함하는 커패시터.
  6. 제5항에 있어서,
    상기 제1a 및 제1b 인출 전극은 상기 용량부의 모서리에 서로 인접하여 배치되며,
    상기 제2a 및 제2b 인출 전극은 상기 용량부의 다른 모서리에 서로 인접하여 배치되는 커패시터.
  7. 제6항에 있어서,
    상기 복수의 전극층 중 서로 인접하여 적층되는 한쌍의 전극층에 각각 포함되는 상기 제1b 인출 전극과 상기 제2b 인출 전극은 상기 용량부의 같은 변에 배치되는 커패시터.
  8. 제1항에 있어서,
    상기 전극층 중 최하부에 위치하는 전극층은 상기 복수개의 트랜치가 배치된 기판에 주입된 불순물층인 커패시터.
  9. 제1항에 있어서,
    상기 제1 영역에 배치되는 제1 연결 전극층; 및
    상기 제2 영역에 배치되며, 상기 제1 연결 전극층과 이격되어 배치되는 제2 연결 전극층;을 포함하는 커패시터.
  10. 제9항에 있어서,
    상기 제1 연결 전극층은 제1 비아를 통해 상기 홀수 전극층과 연결되고,
    상기 제2 연결 전극층은 제2 비아를 통해 상기 짝수 전극층과 연결되는 커패시터.
  11. 제9항에 있어서,
    상기 제1 및 제2 연결 전극층은 단층인 커패시터.
  12. 기판에 배치된 복수개의 트랜치를 포함하며, 상기 트랜치가 위치하는 용량부와 상기 용량부의 주위에 배치되는 마진부를 포함하는 복수의 셀(cell)에 있어서,
    각각의 상기 셀은 상기 용량부에 배치되며 상기 트랜치를 충전하도록 배치되는 n개의 유전층; 및 상기 유전층을 사이에 두고 순차적으로 적층되는 n개 이상의 전극층을 포함(단, n ≥ 3)하고,
    상기 전극층 중 적어도 일부는 상기 용량부에서 상기 마진부로 인출되는 인출 전극을 포함하며,
    상기 복수의 셀 중 서로 인접하는 셀 중 한쌍을 각각 제1 셀 및 제2 셀이라고 정의하고, 상기 제1 셀 및 제2 셀의 각각의 중앙부를 기준으로 상기 제1 및 제2 셀이 접하는 부분의 영역을 제1 영역이라 하고, 그 외의 영역을 제2 영역이라고 할 때,
    상기 제1 셀 및 제2 셀에 포함되는 상기 전극층 중 홀수번째 적층된 홀수 전극층의 상기 인출 전극은 상기 제1 영역에 배치되고, 상기 제1 셀 및 제2 셀에 포함되는 상기 전극층 중 짝수번째 적층된 짝수 전극층의 상기 인출 전극은 상기 제2 영역에 배치되며,
    상기 인출 전극은 적층 방향에서 투영시 서로 이격되어 배치되는 커패시터.
  13. 제12항에 있어서,
    상기 제1 셀 및 상기 제2 셀은 상기 제1 셀 및 상기 제2 셀이 접하는 경계선을 기준으로 선대칭 되도록 상기 인출 전극이 배치되는 커패시터.
  14. 제12항에 있어서,
    상기 제1 영역에 배치되는 제1 연결 전극층; 및
    상기 제2 영역에 배치되며, 상기 제1 연결 전극층과 이격되어 배치되는 제2 연결 전극층;을 포함하는 커패시터.
  15. 제14항에 있어서,
    상기 제1 연결 전극층은 제1 비아를 통해 상기 홀수 전극층과 연결되고,
    상기 제2 연결 전극층은 제2 비아를 통해 상기 짝수 전극층과 연결되는 커패시터.
  16. 제15항에 있어서,
    상기 제1 및 제2 연결 전극층은 단층인 커패시터.
  17. 기판에 배치된 복수개의 트랜치를 포함하며, 상기 트랜치가 위치하는 용량부와 상기 용량부의 주위에 배치되는 마진부를 포함하는 셀(cell)에 있어서,
    상기 셀은 상기 용량부에 배치되며 상기 트랜치를 충전하도록 배치되는 n개의 유전층(단, n ≥ 3); 및 상기 유전층을 사이에 두고 순차적으로 적층되는 n개 이상의 전극층을 포함(단, n ≥ 3)하고,
    상기 전극층 중 적어도 일부는 상기 용량부에서 상기 마진부로 인출되는 인출 전극을 포함하며,
    상기 셀의 제1 방향의 중앙부를 기준으로 제1 방향의 일측을 제1 영역이라 하고, 상기 셀의 제1 방향의 중앙부를 기준으로 제1 방향의 타측을 제2 영역이라 하며,
    상기 전극층 중 홀수번째 적층된 홀수 전극층의 상기 인출 전극은 제1 영역에 배치되고, 상기 전극층 중 짝수번째 적층된 짝수 전극층의 상기 인출 전극은 제2 영역에 배치되고,
    상기 홀수 전극층의 인출 전극은 상기 제1 방향으로 인출되는 제1a 인출 전극 및 상기 제1 방향에 수직한 제2 방향으로 인출되는 제1b 인출 전극을 포함하고,
    상기 짝수 전극층의 인출 전극은 상기 제1 방향으로 인출되는 제2a 인출 전극 및 상기 제2 방향으로 인출되는 제2b 인출 전극을 포함하는 커패시터.
  18. 기판에 배치된 복수개의 트랜치를 포함하며, 상기 트랜치가 위치하는 용량부와 상기 용량부의 주위에 배치되는 마진부를 포함하는 복수의 셀(cell)에 있어서,
    각각의 상기 셀은 상기 용량부에 배치되며 상기 트랜치를 충전하도록 배치되는 n개의 유전층; 및 상기 유전층을 사이에 두고 순차적으로 적층되는 n개 이상의 전극층을 포함(단, n ≥ 3)하고,
    상기 전극층 중 적어도 일부는 상기 용량부에서 상기 마진부로 인출되는 인출 전극을 포함하며,
    상기 복수의 셀 중 서로 인접하는 셀 중 한쌍을 각각 제1 셀 및 제2 셀이라고 정의하고, 상기 제1 셀 및 제2 셀의 각각의 중앙부를 기준으로 상기 제1 및 제2 셀이 접하는 부분의 영역을 제1 영역이라 하고, 그 외의 영역을 제2 영역이라고 할 때,
    상기 제1 셀 및 제2 셀에 포함되는 상기 전극층 중 홀수번째 적층된 홀수 전극층의 상기 인출 전극은 상기 제1 영역에 배치되고, 상기 제1 셀 및 제2 셀에 포함되는 상기 전극층 중 짝수번째 적층된 짝수 전극층의 상기 인출 전극은 상기 제2 영역에 배치되며,
    상기 홀수 전극층의 인출 전극은 제1 방향으로 인출되는 제1a 인출 전극 및 상기 제1 방향에 수직한 제2 방향으로 인출되는 제1b 인출 전극을 포함하고,
    상기 짝수 전극층의 인출 전극은 상기 제1 방향으로 인출되는 제2a 인출 전극 및 상기 제2 방향으로 인출되는 제2b 인출 전극을 포함하는 커패시터.
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