CN115915916A - 芯片零件 - Google Patents

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CN
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capacitor
trenches
pitch
substrate
chip part
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深江圭佑
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Rohm Co Ltd
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Abstract

本发明提供一种芯片零件，该芯片零件能够有效利用半导体衬底的横向的空间，且能够确保电容器部的电容较大。本发明的芯片零件(1)包含：电容器部(21)，具有多个壁部(24)，所述多个壁部(24)通过形成在衬底(2)的第1主面(5)的多个电容器沟槽(44)而相互分离且具有长度方向；衬底主体部(25)，利用衬底(2)的一部分而形成在电容器部(21)的周围；下部电极(58)，利用包含壁部(24)的衬底(2)的至少一部分而形成；电容膜(51)，沿着壁部(24)的上表面及侧面形成；及上部电极(57)，形成在电容膜(51)上。

Description

芯片零件
技术领域
本公开涉及一种芯片零件。
背景技术
专利文献1中公开有一种芯片电容器，具备衬底、形成在衬底上的第1导电体膜及第1焊垫膜、形成在第1导电体膜上及第1焊垫膜上的介电膜、以及形成在介电膜上且包含第2连接区域及第2电容器形成区域的第2导电体膜。第1导电体膜包含第1连接区域及第1电容器形成区域。在第1导电体膜的第1连接区域接合有第1外部电极，在第2导电体膜的第2连接区域接合有第2外部电极。
[背景技术文献]
[专利文献]
[专利文献1]日本专利特开2017-195322号公报
发明内容
[发明要解决的问题]
本公开的一实施方式提供一种芯片零件，该芯片零件能够有效利用半导体衬底的横向的空间，且能够确保电容器部的电容较大。
另外，本公开的一实施方式提供一种芯片零件，该芯片零件能够确保电容器部的电容较大，且能够维持壁部的稳定性，能够提高元件的可靠性。
[解决问题的技术手段]
本公开的一实施方式的芯片零件包含：半导体衬底，具有第1主面及其相反侧的第2主面；电容器部，在从所述半导体衬底的所述第1主面的法线方向观察的俯视下形成在所述第1主面，具有多个壁部，所述多个壁部通过形成在所述第1主面的多个沟槽而相互分离且具有长度方向；衬底主体部，利用所述半导体衬底的一部分而形成在所述电容器部的周围，且至少连结于所述壁部的所述长度方向的一端部及另一端部中的一个；下部电极，利用包含所述壁部的所述半导体衬底的至少一部分而形成；电容膜，沿着所述壁部的上表面及侧面形成；及上部电极，形成在所述电容膜上；所述壁部由多个柱单元形成，各所述柱单元在所述俯视下包含中央部、及从所述中央部朝互不相同的3个方向延伸的3个凸部，所述壁部通过相邻的所述柱单元的所述凸部彼此的连结而形成。
[发明的效果]
根据本发明的一实施方式的芯片零件，上部电极与半导体衬底(下部电极)隔着电容膜对向。由此，形成在沿着半导体衬底的厚度方向的纵向上具有上部电极-电容膜-下部电极的积层结构的纵置式电容器。由于是纵置式电容器，所以，能够将上部电极用的外部电极配置在第1主面侧，将下部电极用的外部电极配置在第2主面侧，因此，无须在沿着半导体衬底的第1主面的横向上排列形成这些外部电极。因此，能够有效利用半导体衬底的横向的空间，所以，能够提供小型的芯片零件。
另外，形成在半导体衬底的壁部由多个柱单元形成。各柱单元在俯视下包含中央部、及从中央部朝互不相同的3个方向延伸的3个凸部。由此，与壁部通过例如方柱等柱单元的连结而构成的情况相比，能够增大壁部的表面积。并且，电容器部是仿照壁部的表面而形成，因此，电容器部的电容不受半导体衬底的平面尺寸限制，可以通过增加壁部的高度而实现大电容化。也就是说，即使半导体衬底的平面尺寸较小，也能够确保电容器部的电容较大。
另外，如果壁部是通过将多个柱单元连结而形成，那么稳定性比彼此独立的柱单元更优异。进而，壁部的一端部及另一端部中的至少一个连结于壁部周围的衬底主体部。由此，能够至少从侧方悬臂支撑壁部，因此，能够进行加强，以抵抗对壁部施加的横向力。结果为，即使增加壁部的高度，也能够维持壁部的稳定性，因此，能够提高元件的可靠性。
附图说明
图1是本公开的一实施方式的芯片零件的示意性立体图。
图2是所述芯片零件的示意性俯视图。
图3是所述芯片零件的示意性仰视图。
图4是所述芯片零件的示意性俯视图。
图5是所述芯片零件的主要部分放大图。
图6是所述芯片零件的示意性剖视图。
图7A是表示所述芯片零件的制造步骤的一部分的示意性剖视图。
图7B是表示图7A的下一步骤的图。
图7C是表示图7B的下一步骤的图。
图7D是表示图7C的下一步骤的图。
图7E是表示图7D的下一步骤的图。
图7F是表示图7E的下一步骤的图。
图7G是表示图7F的下一步骤的图。
图7H是表示图7G的下一步骤的图。
图8是所述芯片零件的示意性俯视图。
图9是所述芯片零件的示意性俯视图。
图10是所述芯片零件的示意性俯视图。
图11是所述芯片零件的示意性俯视图。
图12是所述芯片零件的示意性俯视图。
图13是所述芯片零件的示意性剖视图。
图14是所述芯片零件的示意性俯视图。
图15是所述芯片零件的示意性俯视图。
图16是所述芯片零件的示意性俯视图。
具体实施方式
接下来，参照附图对本公开的实施方式详细地进行说明。
[芯片零件1的外观]
图1是本公开的一实施方式的芯片零件1的示意性立体图。图2是芯片零件1的示意性俯视图。图3是芯片零件1的示意性仰视图。图1～图3中，将具有长方体形状的芯片零件1的长度方向定义为第1方向X，将芯片零件1的宽度方向定义为第2方向Y，将芯片零件1的厚度方向定义为第3方向Z。另外，图2及图3中，为了清楚起见，对第1外部电极3及第2外部电极4附加影线。
芯片零件1形成为长方体形状，具有沿着第1方向X的长度L1、沿着第2方向Y的宽度W1及沿着第3方向Z的厚度T1。长度L1例如可以为0.4mm以上2mm以下。宽度W1例如可以为0.2mm以上2mm以下。厚度T1例如可以为0.1mm以上0.5mm以下。
芯片零件1也可以是使用尺寸名称(长度L1(mm)×宽度W1(mm))，例如被称为1608(1.6mm×0.8mm)芯片、1005(1.0mm×0.5mm)芯片、0603(0.6mm×0.3mm)芯片、0402(0.4mm×0.2mm)芯片、03015(0.3mm×0.15mm)芯片等的小型电子零件。
芯片零件1包含衬底2、第1外部电极3及第2外部电极4。
衬底2形成芯片零件1的基底。通过将相互积层的多个绝缘膜及金属膜等支撑在衬底2上而构成芯片零件1。衬底2呈具有与芯片零件1大致相同的尺寸的长方体形状。在该实施方式中，衬底2也可以是硅衬底等半导体衬底。衬底2的厚度例如可以为200μm以上600μm以下。
衬底2具有第1主面5、第2主面6及4个侧面7～10。第1主面5是所谓芯片零件1的正面，第2主面6是芯片零件1的背面。4个侧面7～10在从第1主面5的法线方向n观察的俯视(以下，简称为“俯视”)下，包围第1主面5。4个侧面7～10也可以包含在第1方向X上相互对向的一对第1侧面7及第2侧面8、以及在第2方向Y上相互对向的一对第3侧面9及第4侧面10。换句话说，沿着第2方向Y相互平行地延伸的侧面可以是衬底2的短边侧的第1侧面7及第2侧面8，沿着第1方向X相互平行地延伸的侧面可以是衬底2的长边侧的第3侧面9及第4侧面10。第1侧面7、第2侧面8、第3侧面9及第4侧面10也可以分别另称为第1端面、第2端面、第3端面及第4端面。
第1外部电极3形成为覆盖大致整个第1主面5。第1外部电极3具有相对于侧面7～10向内侧空开间隔而形成的侧面11～14。4个侧面11～14可以是在第1方向X上相互对向且与一对第1侧面7及第2侧面8平行的一对第1侧面11及第2侧面12、以及在第2方向Y上相互对向且与一对第3侧面9及第4侧面10平行的一对第3侧面13及第4侧面14。第1外部电极3的侧面11～14与衬底2的侧面7～10之间的区域可以是露出衬底2的第1主面5上的绝缘性部分的绝缘性空间15。第1外部电极3的侧面11～14也可以另称为第1外部电极3的端缘或端面。
在第1外部电极3的周缘部形成有缺口部16。缺口部16也可以作为当将芯片零件1安装在安装衬底等上时确认芯片零件1的方向的标记发挥功能。例如通过视认缺口部16的位置，能够从芯片零件1的外侧识别芯片零件1的长度方向(第1方向X)及短边方向(第2方向Y)朝向哪里。在该实施方式中，缺口部16是通过将与衬底2的角部对向的第1外部电极3的角部选择性地去除而形成。也可以对应于衬底2的第1方向X上的第1侧面7侧的一对角部的各个而形成有共计2个缺口部16，但从作为芯片零件1的方向的指标的观点来看，优选如图1及图2所示，对应于1个角部而形成。由此，能够使俯视长方形的芯片零件1在线对称(例如，以沿着第1方向X及第2方向Y的直线为对称轴的线对称)及点对称的任一方面均具有不对称性。
第2外部电极4形成在第2主面6侧。第2外部电极4形成为覆盖整个第2主面6。第2外部电极4呈与第2主面6的形状一致的形状，具有与衬底2的侧面7～10一致的侧面17～20。4个侧面17～20可以是在第1方向X上相互对向且与一对第1侧面7及第2侧面8一致的一对第1侧面17及第2侧面18、以及在第2方向Y上相互对向且与一对第3侧面9及第4侧面10一致的一对第3侧面19及第4侧面20。第2外部电极4与衬底2直接相接，电连接且机械连接于衬底2。第1外部电极3及第2外部电极4分别选择性地形成在衬底2的第1主面5侧及第2主面6侧。因此，在该实施方式中，衬底2的侧面7～10也可以是未被第1外部电极3及第2外部电极4等电极膜覆盖而露出衬底2的半导体表面的露出面。
[电容器部21的结构]
图4是芯片零件1的示意性俯视图。图5是图4的芯片零件1的主要部分放大图。图6是芯片零件1的示意性剖视图。为了清楚起见，图4及图5中，对沟槽44、47附加影线。另外，图4中，以虚线透视地示出第1外部电极3，且以虚线示出键合线的接合区域67。另外，图4中，提取并示出说明所需的构成要素及其参照符号。另外，图6是示意性地表示芯片零件1的第1主面5上的层结构的图，并非表示图4中的特定的切断线上的截面。
首先，参照图4，芯片零件1是在衬底2形成有电容器部21的电容元件。电容器部21形成在与衬底2的侧面7～10隔开沿着侧面7～10的环状的周缘部22的衬底2的中央部23。衬底2的周缘部22可以是从衬底2的侧面7～10向内侧固定范围的区域。例如，周缘部22的宽度可以约为10μm以上30μm以下。
在电容器部21中，通过将衬底2的第1主面5侧的部分选择性地去除，而利用衬底2的一部分形成多个壁部24。多个壁部24分别具有长度方向，在俯视下形成为条状。多个壁部24遍及整个电容器部21而形成。由此，在俯视下，多个壁部24与第1外部电极3及第2外部电极4重叠。在该实施方式中，电容器部21的壁部24具有第1长度方向A1。第1长度方向A1可以如图4所示为与第2方向Y平行的方向，也可以为与第1方向X平行的方向。在电容器部21中，多个壁部24在与第1长度方向A1交叉的方向上相互空开间隔地排列。由此，在电容器部21中，多个壁部24在俯视下形成为条状。
在衬底2中，除电容器部21以外的部分可以是衬底主体部25。衬底主体部25包围电容器部21。衬底主体部25也可以与衬底2的周缘部22一致。在衬底主体部25连结有各壁部24的第1长度方向A1的一端部26及另一端部27。由此，壁部24从侧方由衬底主体部25双侧支撑。衬底主体部25中与壁部24的连结部附近的部分也可以定义为支撑部28。
参照图5，壁部24由多个柱单元29形成。此处，“壁部24由多个柱单元29形成”例如也可以指在俯视下，形状彼此相同的柱状物(在该实施方式中，为柱单元29)相连而形成线状的壁部24。换句话说，壁部24本身未形成为柱状，如图5中虚线所示，壁部24能够通过假想线分割成形状彼此相同的柱单元29。因此，在彼此相邻的柱单元29的凸部31彼此的边界部，衬底2的素材部分(在该实施方式中，为半导体部分)连续。由此，相邻的凸部31彼此经由衬底2的素材部分而一体地连接。
各柱单元29在俯视下包含中央部30、及从中央部30朝互不相同的3个方向延伸的3个凸部31。壁部24通过相邻的柱单元29的凸部31彼此的连结而形成。更具体来说，在各柱单元29中，各凸部31与相邻的凸部31之间形成120°的角度θ1、θ2、θ3，且在中央部30与相邻的凸部31交叉。
此外，在该实施方式中，角度θ1、θ2、θ3彼此相等，为120°，但这些角度也可以互不相同。例如，也可以是下述第2凸部37与第3凸部38之间的角度θ3为160°，第1凸部36与第2凸部37之间的角度θ1及第1凸部36与第3凸部38之间的角度θ2均为100°。
另外，在该实施方式中，也可以将多个壁部24中彼此相邻的一对壁部24称为第1壁部32及第2壁部33。
第1壁部32包含：第1主部34，沿第2方向Y延伸，且连结于支撑部28；及第1分支部35，沿第1方向X延伸，且沿着第2方向Y排列成梳齿状。各第1分支部35由第1壁部32的各柱单元29的凸部31中的第1凸部36形成。
另一方面，第1壁部32的各柱单元29的凸部31包含除第1凸部36以外的第2凸部37及第3凸部38。第1主部34通过相邻的柱单元29的第2凸部37与第3凸部38的连结而形成。也就是说，在该实施方式中，第2凸部37及第3凸部38沿着第2方向Y交替地配置，整体上形成在俯视下呈波形(锯齿形)的第1主部34。
形成第1主部34的一端部26及另一端部27(图5中未图示)的凸部31连结于支撑部28。更具体来说，在支撑部28与第1主部34的边界部，衬底2的素材部分(在该实施方式中，为半导体部分)连续。由此，支撑部28与第1主部34经由衬底2的素材部分而一体地连接。
第2壁部33包含：第2主部39，沿第2方向Y延伸，且连结于支撑部28；及梳齿状的第2分支部40，朝向第1主部34延伸，与梳齿状的第1分支部35啮合。各第2分支部40由第2壁部33的各柱单元29的凸部31中的第4凸部41形成。
另一方面，第2壁部33的各柱单元29的凸部31包含除第4凸部41以外的第5凸部42及第6凸部43。第2主部39通过相邻的柱单元29的第5凸部42与第6凸部43的连结而形成。也就是说，在该实施方式中，第5凸部42及第6凸部43沿着第2方向Y交替地配置，整体上形成在俯视下呈波形(锯齿形)的第2主部39。
形成第2主部39的一端部26及另一端部27(图5中未图示)的凸部31连结于支撑部28。更具体来说，在支撑部28与第2主部39的边界部，衬底2的素材部分(在该实施方式中，为半导体部分)连续。由此，支撑部28与第2主部39经由衬底2的素材部分而一体地连接。
并且，在该实施方式中，包括呈梳齿状啮合的第1壁部32及第2壁部33的一对壁部24沿着第1方向X依次形成。也就是说，沿着第1方向X交替地排列有第1壁部32及第2壁部33。在第1壁部32与第2壁部33之间形成有电容器沟槽44。电容器沟槽44是将衬底2的素材去除后所得的部分，且是被壁部24及支撑部28包围的部分。电容器沟槽44的宽度W2例如可以为2μm以上8μm以下。
在该实施方式中，电容器沟槽44也可以包含第1沟槽45及第2沟槽46。第1沟槽45可以形成在呈梳齿状啮合的第1壁部32与第2壁部33之间，且形成为曲折状。第2沟槽46可以形成在介隔梳齿的相反侧的面而对向的第1壁部32与第2壁部33之间，且形成为波形(锯齿形)。
另外，在该实施方式中，如图6所示，柱单元29的凸部31的宽度W3相对于壁部24的高度H(电容器沟槽44的深度D1)的比(W3/H)可以为2/50以上2/100以下。凸部31的宽度W3如图5所示，可以定义为各凸部31在相对于从中央部30延出的方向正交的方向上的宽度。具体来说，柱单元29的凸部31的宽度W3例如可以为2μm以上8μm以下。另一方面，壁部24的高度H可以为50μm以上400μm以下。另外，宽度W3是相邻的电容器沟槽44彼此的距离，可以定义为电容器沟槽44的间距P1。
在该实施方式中，在衬底主体部25形成有虚设沟槽47。参照图4，虚设沟槽47沿着电容器部21的周向形成。具体来说，虚设沟槽47可以是形成为包围电容器部21的环状的虚设沟槽47。虚设沟槽47从电容器部21朝向外侧仅形成有1列。虚设沟槽47形成为方形环状，该方形环状一体地包含：一对第1直线部48，隔着电容器部21对向，且沿着第1方向X延伸；及一对第2直线部49，隔着电容器部21对向，且沿着第2方向Y延伸。另外，第1直线部48与第2直线部49的连接部位即虚设沟槽47的角部50形成为向衬底2的外侧凸出的圆角形状。在俯视下第1直线部48的端部与第2直线部49的端部经由四分之一圆形状的沟槽而连续的情况下，“圆角形状的角部50”也可以定义为该四分之一圆形状的沟槽。另外，虚设沟槽47也可以在俯视下配置在相比第1外部电极3更靠外侧，不被第1外部电极3覆盖。
参照图5，虚设沟槽47的第1直线部48也可以在第2方向Y上与电容器沟槽44隔开间距P2而形成，所述间距P2的大小为电容器沟槽44的间距P1的90％以上110％以下。在该实施方式中，间距P2为与间距P1相同的大小。另外，虚设沟槽47也可以具有与电容器沟槽44的宽度W2相同的宽度W4。图5中，示出了第1直线部48的宽度W4，虚设沟槽47遍及全周以固定宽度形成，第2直线部49也具有与第1直线部48相同的宽度W4。
参照图6，虚设沟槽47的第2直线部49也可以在第1方向X上与电容器沟槽44隔开间距P3而形成，所述间距P3的大小为电容器沟槽44的间距P1的90％以上110％以下。在该实施方式中，间距P3为与间距P1相同的大小。另外，虚设沟槽47具有比电容器沟槽44的深度D1大的深度D2。例如，虚设沟槽47的深度D2可以为深度D1×1.1μm以上且深度D1×1.3μm以下。
参照图6，在衬底2的第1主面5，以覆盖该衬底2的整个第1主面5的方式形成有电容膜51。电容膜51除了形成在作为衬底2的平坦面的第1主面5以外，也形成在电容器沟槽44及虚设沟槽47的整个内表面。电容膜51具有与衬底2的侧面7～10一致的端面。电容膜51例如可以是SiO2膜或SiN膜，也可以是它们的积层膜。例如，也可以是SiO2/SiN积层膜、SiO2/SiN/SiO2积层膜。另外，电容膜51也可以是(Oxide-Nitride，氧化物-氮化物)膜或ONO(Oxide-Nitride-Oxide，氧化物-氮化物-氧化物)膜，还可以是它们的积层膜。进而，电容膜51也可以是包含高介电材料(High-k材料)的绝缘膜。作为高介电材料，例如除了氧化铝(Al2O3)、五氧化钽(Ta2O5)、五氧化钛(Ti3O5)、氧化铪(HfO2)以外，还可以列举钛酸锶(SrTiO3)、钛酸钡锶(BaxSr1－x)TiO3等钙钛矿化合物。在该实施方式中，电容膜51由SiO2膜形成。
参照图6，在电容膜51上形成有嵌入导电体52。在该实施方式中，嵌入导电体52包含形成在电容器部21的第1嵌入导电体53、及形成在衬底2的周缘部22的第2嵌入导电体54。
第1嵌入导电体53嵌入电容器沟槽44中，且沿着衬底2的第1主面5形成。第1嵌入导电体53一体地包含嵌入电容器沟槽44中的嵌入部55、及连结于嵌入部55的上端且沿着衬底2的第1主面5平坦地形成的平坦部56。平坦部56形成引出到相比电容器部21更靠外侧的第1嵌入导电体53的周缘部。另外，第1嵌入导电体53例如可以是多晶硅等半导体材料，也可以是包含Cu或Al的金属材料。为金属材料时，例如也可以包含Cu、Al、AlSi或AlCu。另外，第1嵌入导电体53(平坦部56)的厚度例如可以为
Figure BDA0003765039810000081
以上
Figure BDA0003765039810000082
以下(400nm以上1000nm以下)。
在芯片零件1中，第1嵌入导电体53在电容器部21中形成上部电极57。另一方面，包括含有杂质的半导体衬底的衬底2在电容器部21中形成下部电极58。也就是说，在芯片零件1中，由电容膜51、及隔着电容膜51的上部电极57及下部电极58(衬底2)，形成在沿着衬底2的厚度方向的纵向上具有上部电极57-电容膜51-下部电极58的积层结构的纵置式电容器部21。
第2嵌入导电体54嵌入虚设沟槽47中，且沿着衬底2的第1主面5形成。第2嵌入导电体54一体地包含嵌入虚设沟槽47中的嵌入部59、及连结于嵌入部59的上端且沿着衬底2的第1主面5平坦地形成的平坦部60。另外，第2嵌入导电体54例如可以是多晶硅等半导体材料，也可以是包含Cu或Al的金属材料。在该实施方式中，第2嵌入导电体54由与第1嵌入导电体53相同的材料形成。为金属材料时，例如也可以包含Cu、Al、AlSi或AlCu。另外，第2嵌入导电体54(平坦部60)的厚度例如可以为
Figure BDA0003765039810000091
以上
Figure BDA0003765039810000092
以下(400nm以上1000nm以下)。
在芯片零件1中，第2嵌入导电体54是与第1嵌入导电体53物理分离，不构成电容器部21的电极。因此，第2嵌入导电体54也可以另称为芯片零件1的虚设电极69。
参照图6，在衬底2上形成有表面绝缘膜61。表面绝缘膜61覆盖第1嵌入导电体53(上部电极57)及第2嵌入导电体54。表面绝缘膜61例如可以是SiO2膜或SiN膜。表面绝缘膜61的厚度例如可以为
Figure BDA0003765039810000093
以上
Figure BDA0003765039810000094
以下(1μm以上1.5μm以下)。在表面绝缘膜61形成有使上部电极57的一部分露出的接触孔62。另一方面，第2嵌入导电体54被表面绝缘膜61完全被覆。
参照图6，第1外部电极3形成在表面绝缘膜61上。第1外部电极3在接触孔62内电连接于上部电极57。第1外部电极3也可以由包含多个导电层的积层膜构成。例如，第1外部电极3也可以包含从衬底2侧依次积层的第1层63、第2层64及第3层65。第1层63例如也可以称为包含Ti的阻障层。第2层64也可以称为包含Au的溅镀层。第3层65也可以称为包含Au的镀覆层。在第2层64及第3层65由相同材料形成的情况下，它们之间也可以不存在边界。第3层65也可以比第1层63及第2层64厚。
参照图6，第2外部电极4连接于衬底2的第2主面6。第2外部电极4电连接于下部电极58。第2外部电极4例如可以是包含从衬底2侧依次积层的Ni膜、Pd膜及Au膜的Ni/Pd/Au积层膜。
在该实施方式中，第1外部电极3及第2外部电极4形成纵置式芯片零件1的两端子。纵置式芯片零件1例如可以通过经由第2外部电极4键合到安装衬底上，并将键合线66等接合部件接合到第1外部电极3来使用。如图4及图6所示，键合线66形成在电容器部21的正上方。换句话说，在俯视下，电容器部21也可以被键合线66用的接合区域67覆盖(参照图4)，电容器部21也可以在衬底2的厚度方向(第3方向Z)上与接合区域67对向(参照图6)。根据该构成，在键合线66用的接合区域67的正下方也形成有电容器部21，因此，能够增大电容器部21的电容值。第1外部电极3及第2外部电极4也可以分别另称为第1端子电极及第2端子电极，还可以另称为第1外部端子及第2外部端子。
根据该芯片零件1，上部电极57与下部电极58(衬底2)隔着电容膜51对向。由此，形成在沿着衬底2的厚度方向的纵向上具有上部电极57-电容膜51-下部电极58的积层结构的纵置式电容器部21。由于是纵置式电容器部21，所以，能够将上部电极57用的第1外部电极3配置在第1主面5侧，将下部电极58用的第2外部电极4配置在第2主面6侧，因此，无须在沿着衬底2的第1主面5的横向上排列形成这些外部电极3、4。因此，能够有效利用衬底2的横向的空间，所以，能够提供小型的芯片零件1。
另外，形成在衬底2的壁部24由多个柱单元29形成。各柱单元29在俯视下包含中央部30、及从中央部30朝互不相同的3个方向延伸的3个凸部31。由此，与壁部24通过例如方柱等柱单元29的连结而构成的情况相比，能够增大壁部24的表面积。并且，电容器部21是仿照壁部24的表面而形成，因此，电容器部21的电容不受衬底2的平面尺寸限制，可以通过增加壁部24的高度而实现大电容化。也就是说，即使衬底2的平面尺寸较小，也能够确保电容器部21的电容较大。
另外，如果壁部24是通过将多个柱单元29连结而形成，那么稳定性比彼此独立的柱单元29更优异。进而，如图4所示，壁部24的一端部26及另一端部27的至少一个连结于壁部24周围的衬底主体部25。由此，能够至少从侧方悬臂支撑壁部24，因此，能够进行加强，以抵抗对壁部24施加的横向力。结果为，即使增加壁部24的高度，也能够维持壁部24的稳定性，因此，能够提高元件的可靠性。
[芯片零件1的制造方法]
图7A～图7G是按步骤顺序表示芯片零件1的制造步骤的图，对应于所述图6的截面。
制造芯片零件1时，首先，参照图7A，准备成为衬底2的基础的晶圆68。然后，通过例如热氧化晶圆68的第1主面5，而形成包含SiO2的硬掩模(未图示)。接着，在该硬掩模形成开口，然后经由该硬掩模对晶圆68从第1主面5侧选择性地进行蚀刻。由此，在晶圆68已被去除的部分形成电容器沟槽44及虚设沟槽47，且在除电容器沟槽44及虚设沟槽47以外的部分形成壁部24及衬底主体部25。作为蚀刻方法，优选采用干蚀刻。
此时，虚设沟槽47形成在电容器部21的周围。因此，对晶圆68进行蚀刻而形成电容器沟槽44及虚设沟槽47时，与相对内侧的电容器沟槽44的形成区域相比，对相对外侧的虚设沟槽47的形成区域供给更多的蚀刻气体。换句话说，蚀刻气体大量存在于各芯片零件1的形成区域的周缘部22，因此，供给至虚设沟槽47的形成区域的蚀刻气体量增加，以比电容器沟槽44高的蚀刻速率形成虚设沟槽47。因此，虚设沟槽47形成得比电容器沟槽44深。另一方面，对于电容器沟槽44的形成区域，在沿着衬底2的第1主面5的面内方向上均匀地供给蚀刻气体。结果为，能够抑制构成电容器部21的电容器沟槽44的深度产生偏差，从而能够抑制电容器部21中周缘部22附近与中央部之间的电容值产生偏差。
接着，参照图7B，在晶圆68的第1主面5、电容器沟槽44的内表面及虚设沟槽47的内表面形成电容膜51。电容膜51例如也可以通过热氧化法、CVD(Chemical VaporDeposition，化学气相沉积)法或它们的组合而形成。
接着，参照图7C，通过例如CVD法，在电容膜51上形成成为嵌入导电体52的基础的导电膜(未图示)。该导电膜嵌入电容器沟槽44及虚设沟槽47中，形成为被覆晶圆68的第1主面5的整个面。然后，通过将该导电膜图案化而形成第1嵌入导电体53(上部电极57)及第2嵌入导电体54(虚设电极69)。由此，形成包含下部电极58(晶圆68)、电容膜51及上部电极57的电容器部21。
接着，参照图7D，通过例如CVD法，形成表面绝缘膜61。然后，通过将表面绝缘膜61图案化而形成接触孔62。
接着，参照图7E，形成第1外部电极3。例如，通过溅镀法依次形成第1层63及第2层64之后，通过从第2层64进行镀覆沉积而形成第3层65。
接着，参照图7F，对晶圆68从第2主面6侧进行研削。由此，使晶圆68减薄。
接着，参照图7G，通过例如溅镀法，在晶圆68的第2主面6形成第2外部电极4。
接着，如图7H所示，通过对晶圆68从第2主面6侧插入划片刀而将晶圆68切断(分断)。由此，切出各个芯片零件1。
[芯片零件71～78的实施方式]
接下来，参照图8～图16，对芯片零件71～78的结构进行说明。图8～图16中，对与参照图1～图6所叙述的结构对应的结构标注相同的参照符号并省略说明。另外，图8～图16中，提取并示出说明芯片零件71～78的特征部分所需的构成要素及其参照符号。
(芯片零件71)
图8是芯片零件71的示意性俯视图。在芯片零件71中，虚设沟槽47包含相互分离的多个沟槽。具体来说，虚设沟槽47包含相互物理分离的第1直线状沟槽79及第2直线状沟槽80。第1直线状沟槽79包含一对第1直线状沟槽79，所述一对第1直线状沟槽79在第2方向Y上隔着电容器部21对向，且沿着第1方向X延伸。第2直线状沟槽80包含一对第2直线状沟槽80，所述一对第2直线状沟槽80在第1方向X上隔着电容器部21对向，且沿着第2方向Y延伸。例如，芯片零件71也可以是省略了芯片零件1的虚设沟槽47的角部50的形式。
第1直线状沟槽79与图5的第1直线部48同样地，也可以在第2方向Y上与电容器沟槽44隔开间距P4而形成，所述间距P4的大小为电容器沟槽44的间距P1的90％以上110％以下。在该实施方式中，间距P4为与间距P1相同的大小。第2直线状沟槽80与图6的第2直线部49同样地，也可以在第1方向X上与电容器沟槽44隔开间距P5而形成，所述间距P5的大小为电容器沟槽44的间距P1的90％以上110％以下。在该实施方式中，间距P5为与间距P1相同的大小。
根据芯片零件71，第1直线状沟槽79及第2直线状沟槽80相互分离，因此，能够在衬底2的4个角部附近确保衬底2的厚度相对较大。由此，能够提高芯片零件71的强度可靠性。
(芯片零件72)
图9是芯片零件72的示意性俯视图。在芯片零件72中，从图8的芯片零件71省略了第1直线状沟槽79。也就是说，在芯片零件72中，选择性地在电容器部21的第1方向X的两外侧形成第2直线状沟槽80。
(芯片零件73)
图10是芯片零件73的示意性俯视图。在芯片零件73中，从图8的芯片零件71省略了第2直线状沟槽80。也就是说，在芯片零件73中，选择性地在电容器部21的第2方向Y的两外侧形成第1直线状沟槽79。
(芯片零件74)
图11是芯片零件74的示意性俯视图。在芯片零件74中，多个电容器沟槽44的一部分用作虚设沟槽47。为了清楚起见，图11中，将电容器沟槽44中用作虚设沟槽47的部分以灰色填充区域示出。具体来说，沿着第1方向X排列的多个电容器沟槽44中，最靠近第1侧面7及第2侧面8的一对电容器沟槽44也可以是无助于电容器部21的电容器动作的第1虚设沟槽81。
另一方面，除第1虚设沟槽81以外的其余电容器沟槽44在第2方向Y上的两端部处被分断。通过该分断而残留在第3侧面9及第4侧面10的附近的电容器沟槽44的部分也可以是无助于电容器部21的电容器动作的第2虚设沟槽82。第2虚设沟槽82是将电容器沟槽44在横向上分断所得的剩余部分。因此，隔着以横穿多个电容器沟槽44的方式沿着第1方向X延伸的边界部83，对多个电容器沟槽44中的各个各设置有1个。另外，第2虚设沟槽82呈在第2方向Y(第1长度方向A1)上与各电容器沟槽44的平面形状(波形(锯齿形))具有连贯性的平面形状。
另外，第1虚设沟槽81及第2虚设沟槽82也可以在俯视下被第1外部电极3覆盖。
(芯片零件75)
图12是芯片零件75的示意性俯视图。图13是芯片零件75的示意性剖视图。在芯片零件73中，电容器部21避开键合线66用的接合区域67而形成(参照图12)。也就是说，电容器部21也可以在衬底2的厚度方向(第3方向Z)上不与接合区域67对向(参照图13)。
(芯片零件76)
图14是芯片零件76的示意性俯视图。在芯片零件76中，虚设沟槽47从电容器部21朝向外侧形成有多列(图14中为2列)。例如，多列虚设沟槽47也可以包含配置在相对内侧的内侧虚设沟槽84、及相比内侧虚设沟槽84配置在相对外侧的外侧虚设沟槽85。在芯片零件76中，内侧虚设沟槽84包围电容器部21，外侧虚设沟槽85进而包围内侧虚设沟槽84。此外，多列虚设沟槽47也可以为3列以上，但由于虚设沟槽47的列数的增加与电容器部21的使用面积的减少有关，所以，优选2列以下。
(芯片零件77)
图15是芯片零件77的示意性俯视图。在芯片零件77中，与图14的芯片零件76同样地，虚设沟槽47(第1直线状沟槽79及第2直线状沟槽80)从电容器部21朝向外侧形成有多列(图15中为2列)。
(芯片零件78)
图16是芯片零件78的示意性俯视图。在芯片零件78中，将图4的虚设沟槽47的形式与图8的虚设沟槽47的形式组合。具体来说，芯片零件78具备：环状的虚设沟槽47，包围电容器部21；及虚设沟槽47，配置在该环状的虚设沟槽47的外侧，且包含第1直线状沟槽79及第2直线状沟槽80。图16中，环状的虚设沟槽47配置在相比直线状的虚设沟槽47更靠内侧，但也可以是环状的虚设沟槽47配置在相比直线状的虚设沟槽47更靠外侧。
对本公开的实施方式进行了说明，但本公开也能够以其它方式实施。
例如，虚设沟槽47、81、82也可以用绝缘体而不是诸如第2嵌入导电体54之类的导电体回填。
以上，本公开的实施方式在所有方面均为例示，不应限定地进行解释，欲在所有方面都包含变更。
从本说明书及附图的记载中可以提取出以下附注的特征。
[附注1-1]
一种芯片零件(1、71～78)，包含：半导体衬底(2)，具有第1主面(5)及其相反侧的第2主面(6)；
电容器部(21)，在从所述半导体衬底(2)的所述第1主面(5)的法线方向(n)观察的俯视下形成在所述第1主面(5)，具有多个壁部(24)，所述多个壁部(24)通过形成在所述第1主面(5)的多个沟槽(44)而相互分离且具有长度方向(A1)；
衬底主体部(25)，利用所述半导体衬底(2)的一部分而形成在所述电容器部(21)的周围，且至少连结于所述壁部(24)的所述长度方向(A1)的一端部(26)及另一端部(27)中的一个；
下部电极(58)，利用包含所述壁部(24)的所述半导体衬底(2)的至少一部分而形成；
电容膜(51)，沿着所述壁部(24)的上表面及侧面形成；及
上部电极(57)，形成在所述电容膜(51)上；
所述壁部(24)由多个柱单元(29)形成，各所述柱单元(29)在所述俯视下包含中央部(30)、及从所述中央部(30)朝互不相同的3个方向延伸的3个凸部(31)，所述壁部(24)通过相邻的所述柱单元(29)的所述凸部(31)彼此的连结而形成。
根据该构成，上部电极(57)与半导体衬底(2)(下部电极(58))隔着电容膜(51)对向。由此，形成在沿着半导体衬底(2)的厚度方向的纵向上具有上部电极(57)-电容膜(51)-下部电极(58)的积层结构的纵置式电容器部(21)。由于是纵置式电容器部(21)，所以，能够将上部电极(57)用的外部电极(3)配置在第1主面(5)侧，将下部电极(58)用的外部电极(4)配置在第2主面(6)侧，因此，无须在沿着半导体衬底(2)的第1主面(5)的横向上排列形成这些外部电极(3、4)。因此，能够有效利用半导体衬底(2)的横向的空间，所以，能够提供小型的芯片零件(1、71～78)。
另外，形成在半导体衬底(2)的壁部(24)由多个柱单元(29)形成。各柱单元(29)在俯视下包含中央部(30)、及从中央部(30)朝互不相同的3个方向延伸的3个凸部(31)。由此，与壁部(24)通过例如方柱等柱单元(29)的连结而构成的情况相比，能够增大壁部(24)的表面积。并且，电容器部(21)是仿照壁部(24)的表面而形成，因此，电容器部(21)的电容不受半导体衬底(2)的平面尺寸限制，可以通过增加壁部(24)的高度而实现大电容化。也就是说，即使半导体衬底(2)的平面尺寸较小，也能够确保电容器部(21)的电容较大。
另外，如果壁部(24)是通过将多个柱单元(29)连结而形成，那么稳定性比彼此独立的柱单元(29)更优异。进而，壁部(24)的一端部(26)及另一端部(27)的至少一个连结于壁部(24)周围的衬底主体部(25)。由此，能够至少从侧方悬臂支撑壁部(24)，因此，能够进行加强，以抵抗对壁部(24)施加的横向力。结果为，即使增加壁部(24)的高度，也能够维持壁部(24)的稳定性，因此，能够提高元件的可靠性。
[附注1-2]
根据附注1-1所述的芯片零件(1、71～78)，其还包含在所述衬底主体部(25)沿着所述电容器部(21)的周向形成的虚设沟槽(47)。
根据该构成，虚设沟槽(47)形成在电容器部(21)的周围。因此，对半导体衬底(2)进行蚀刻而形成沟槽(44)及虚设沟槽(47)时，与相对内侧的电容器用的沟槽(44)的形成区域相比，对相对外侧的虚设沟槽(47)的形成区域供给更多的蚀刻气体。由此，对于电容器用的沟槽(44)的形成区域，在沿着半导体衬底(2)的第1主面(5)的面内方向上均匀地供给蚀刻气体。结果为，能够抑制构成电容器部(21)的沟槽(44)的深度产生偏差，从而能够抑制电容器部(21)的周围附近与中央部之间的电容值产生偏差。
[附注1-3]
根据附注1-2所述的芯片零件(1、75、76、78)，其中所述虚设沟槽(47)包含形成为包围所述电容器部(21)的环状的环状虚设沟槽(47)。
[附注1-4]
根据附注1-3所述的芯片零件(1、75、76、78)，其中所述环状虚设沟槽(47)形成为方形环状，该方形环状一体地包含：一对第1直线部(48)，隔着所述电容器部(21)对向，且沿着第1方向(X)延伸；及一对第2直线部(49)，隔着所述电容器部(21)对向，且沿着与所述第1方向(X)交叉的第2方向(Y)延伸。
[附注1-5]
根据附注1-4所述的芯片零件(1、75、76、78)，其中所述多个沟槽(44)沿着所述第1方向(X)以第1间距(P1)排列，且
所述一对第2直线部(49)在所述第1方向(X)上与所述多个沟槽(44)隔开第2间距(P3)而形成，所述第2间距(P3)的大小为所述第1间距(P1)的90％以上110％以下。
[附注1-6]
根据附注1-5所述的芯片零件(1、75、76、78)，其中所述一对第1直线部(48)在所述第2方向(Y)上与所述多个沟槽(44)隔开第3间距(P2)而形成，所述第3间距(P2)的大小为所述第1间距(P1)的90％以上110％以下。
[附注1-7]
根据附注1-4至附注1-6中任一项所述的芯片零件(1、75、76、78)，其中所述第1直线部(48)与所述第2直线部(49)的连接部位即所述环状虚设沟槽(47)的角部(50)形成为圆角形状。
[附注1-8]
根据附注1-2所述的芯片零件(71～73、77、78)，其中所述虚设沟槽(47)包含一对第1直线状沟槽(79)，所述一对第1直线状沟槽(79)隔着所述电容器部(21)对向，且沿着第1方向(X)延伸。
[附注1-9]
根据附注1-8所述的芯片零件(71～73、77、78)，其中所述虚设沟槽(47)包含一对第2直线状沟槽(80)，所述一对第2直线状沟槽(80)隔着所述电容器部(21)对向，沿着与所述第1方向(X)交叉的第2方向(Y)延伸，且与所述一对第1直线状沟槽(79)物理分离。
根据该构成，第1直线状沟槽(79)及第2直线状沟槽(80)相互分离，因此，能够在这些沟槽(79、80)之间的部分确保半导体衬底(2)的厚度相对较大。由此，能够提高芯片零件(71～73、77、78)的强度可靠性。
[附注1-10]
根据附注1-9所述的芯片零件(71～73、77、78)，其中所述多个沟槽(44)沿着所述第1方向(X)以第1间距(P1)排列，
所述一对第2直线状沟槽(80)在所述第1方向(X)上与所述多个沟槽(44)隔开第4间距(P5)而形成，所述第4间距(P5)的大小为所述第1间距(P1)的90％以上110％以下。
[附注1-11]
根据附注1-10所述的芯片零件(71～73、77、78)，其中所述一对第1直线状沟槽(79)在所述第2方向(Y)上与所述多个沟槽(44)隔开第5间距(P4)而形成，所述第5间距(P4)的大小为所述第1间距(P1)的90％以上110％以下。
[附注1-12]
根据附注1-2至附注1-11中任一项所述的芯片零件(1、71～75)，其中所述虚设沟槽(47)从所述电容器部(21)朝向外侧仅形成有1列。
[附注1-13]
根据附注1-2至附注1-11中任一项所述的芯片零件(76～78)，其中所述虚设沟槽(47)从所述电容器部(21)朝向外侧形成有多列。
[附注1-14]
根据附注1-2至附注1-13中任一项所述的芯片零件(1、71～78)，其中所述虚设沟槽(47)具有与所述沟槽(44)相同的宽度(W4)。
[附注1-15]
根据附注1-1至附注1-14中任一项所述的芯片零件(1、71～78)，其中所述电容膜(51)引出到所述电容器部(21)的周围，进一步沿着所述虚设沟槽(47)的内表面形成，且
所述芯片零件(1、71～78)还包含介隔所述电容膜(51)嵌入所述虚设沟槽(47)中的嵌入导电体(54)。
[附注1-16]
根据附注1-1所述的芯片零件(74)，其中在所述半导体衬底(2)中，多个所述沟槽(44)沿着与所述长度方向(A1)交叉的第1方向(X)排列，
所述多个沟槽(44)包含：多个电容器沟槽(44)，形成所述电容器部(21)；及第1虚设沟槽(81)，相对于所述多个电容器沟槽(44)配置在所述第1方向(X)的外侧，无助于所述电容器部(21)。
根据该构成，第1虚设沟槽(81)形成在电容器沟槽(44)的外侧。因此，对半导体衬底(2)进行蚀刻而形成电容器沟槽(44)及第1虚设沟槽(81)时，与相对内侧的电容器沟槽(44)的形成区域相比，对相对外侧的第1虚设沟槽(81)的形成区域供给更多的蚀刻气体。由此，对于电容器沟槽(44)的形成区域，在沿着半导体衬底(2)的第1主面(5)的面内方向上均匀地供给蚀刻气体。结果为，能够抑制电容器沟槽(44)的深度产生偏差，从而能够抑制电容器沟槽(44)的周围附近的沟槽(44)与中央部的沟槽(44)之间的电容值产生偏差。
[附注1-17]
根据附注1-16所述的芯片零件(74)，其还包含第2虚设沟槽(82)，该第2虚设沟槽(82)隔着在所述衬底主体部(25)中以横穿所述多个电容器沟槽(44)的方式沿着所述第1方向(X)延伸的边界部(83)，对所述多个电容器沟槽(44)的各个各设置有1个，且以与各所述电容器沟槽(44)的平面形状沿着所述长度方向(A1)具有连贯性的平面形状形成。
[附注1-18]
根据附注1-1至附注1-17中任一项所述的芯片零件(1、71～74、76～78)，其包含：第1电极(3)，形成在所述半导体衬底(2)的所述第1主面(5)上，且电连接于所述上部电极(57)；及
第2电极(4)，形成在所述半导体衬底(2)的所述第2主面(6)上，且电连接于所述下部电极(58)；
所述第1电极(3)在所述电容器部(21)的正上方具有供接合部件(66)接合的接合区域(67)。
根据该构成，在接合部件(66)的接合区域(67)的正下方也形成有电容器部(21)，因此，能够增大电容器部(21)的电容值。
[附注1-19]
根据附注1-1至附注1-18中任一项所述的芯片零件(1、71～78)，其中所述半导体衬底(2)包含硅衬底。
[附注1-20]
根据附注1-1至附注1-19中任一项所述的芯片零件(1、71～78)，其中所述电容膜(51)包含选自由SiO2膜、SiN膜、ON膜、ONO膜、Al2O3膜及Ti2O5膜所组成的群中的至少1种。
[符号的说明]
1        芯片零件
2        衬底
3        第1外部电极
4        第2外部电极
5        第1主面
6        第2主面
7        第1侧面
8        第2侧面
9        第3侧面
10       第4侧面
11       第1侧面
12       第2侧面
13       第3侧面
14       第4侧面
15       绝缘性空间
16       缺口部
17       第1侧面
18       第2侧面
19       第3侧面
20       第4侧面
21       电容器部
22       周缘部
23       中央部
24       壁部
25       衬底主体部
26       一端部
27       另一端部
28       支撑部
29       柱单元
30       中央部
31       凸部
32       第1壁部
33       第2壁部
34       第1主部
35       第1分支部
36       第1凸部
37       第2凸部
38       第3凸部
39       第2主部
40       第2分支部
41       第4凸部
42       第5凸部
43       第6凸部
44       电容器沟槽
45       第1沟槽
46       第2沟槽
47       虚设沟槽
48       第1直线部
49       第2直线部
50       角部
51       电容膜
52       嵌入导电体
53       第1嵌入导电体
54       第2嵌入导电体
55       嵌入部
56       平坦部
57       上部电极
58       下部电极
59       嵌入部
60       平坦部
61       表面绝缘膜
62       接触孔
63       第1层
64       第2层
65       第3层
66       键合线
67       接合区域
68       晶圆
69       虚设电极
71       芯片零件
72       芯片零件
73       芯片零件
74       芯片零件
75       芯片零件
76       芯片零件
77       芯片零件
78       芯片零件
79       第1直线状沟槽
80       第2直线状沟槽
81       第1虚设沟槽
82       第2虚设沟槽
83       边界部
84       内侧虚设沟槽
85       外侧虚设沟槽
A1       第1长度方向
D1       深度
D2       深度
H        高度
P1       间距
P2       间距
P3       间距
P4       间距
P5       间距
T1       厚度
W1       宽度
W2       宽度
W3       宽度
W4       宽度
X        第1方向
Y        第2方向
Z        第3方向
n        法线方向
θ1       角度
θ2       角度
θ3       角度。

Claims (20)

1.一种芯片零件，包含：半导体衬底，具有第1主面及其相反侧的第2主面；
电容器部，在从所述半导体衬底的所述第1主面的法线方向观察的俯视下形成在所述第1主面，具有多个壁部，所述多个壁部通过形成在所述第1主面的多个沟槽而相互分离且具有长度方向；
衬底主体部，利用所述半导体衬底的一部分而形成在所述电容器部的周围，且至少连结于所述壁部的所述长度方向的一端部及另一端部中的一个；
下部电极，利用包含所述壁部的所述半导体衬底的至少一部分而形成；
电容膜，沿着所述壁部的上表面及侧面形成；及
上部电极，形成在所述电容膜上；
所述壁部由多个柱单元形成，各所述柱单元在所述俯视下包含中央部、及从所述中央部朝互不相同的3个方向延伸的3个凸部，所述壁部通过相邻的所述柱单元的所述凸部彼此的连结而形成。
2.根据权利要求1所述的芯片零件，其还包含在所述衬底主体部沿着所述电容器部的周向形成的虚设沟槽。
3.根据权利要求2所述的芯片零件，其中所述虚设沟槽包含形成为包围所述电容器部的环状的环状虚设沟槽。
4.根据权利要求3所述的芯片零件，其中所述环状虚设沟槽形成为方形环状，该方形环状一体地包含：一对第1直线部，隔着所述电容器部对向，且沿着第1方向延伸；及一对第2直线部，隔着所述电容器部对向，且沿着与所述第1方向交叉的第2方向延伸。
5.根据权利要求4所述的芯片零件，其中所述多个沟槽沿着所述第1方向以第1间距排列，且
所述一对第2直线部在所述第1方向上与所述多个沟槽隔开第2间距而形成，所述第2间距的大小为所述第1间距的90％以上110％以下。
6.根据权利要求5所述的芯片零件，其中所述一对第1直线部在所述第2方向上与所述多个沟槽隔开第3间距而形成，所述第3间距的大小为所述第1间距的90％以上110％以下。
7.根据权利要求4至6中任一项所述的芯片零件，其中所述第1直线部与所述第2直线部的连接部位即所述环状虚设沟槽的角部形成为圆角形状。
8.根据权利要求2所述的芯片零件，其中所述虚设沟槽包含一对第1直线状沟槽，所述一对第1直线状沟槽隔着所述电容器部对向，且沿着第1方向延伸。
9.根据权利要求8所述的芯片零件，其中所述虚设沟槽包含一对第2直线状沟槽，所述一对第2直线状沟槽隔着所述电容器部对向，沿着与所述第1方向交叉的第2方向延伸，且与所述一对第1直线状沟槽物理分离。
10.根据权利要求9所述的芯片零件，其中所述多个沟槽沿着所述第1方向以第1间距排列，且
所述一对第2直线状沟槽在所述第1方向上与所述多个沟槽隔开第4间距而形成，所述第4间距的大小为所述第1间距的90％以上110％以下。
11.根据权利要求10所述的芯片零件，其中所述一对第1直线状沟槽在所述第2方向上与所述多个沟槽隔开第5间距而形成，所述第5间距的大小为所述第1间距的90％以上110％以下。
12.根据权利要求2至11中任一项所述的芯片零件，其中所述虚设沟槽从所述电容器部朝向外侧仅形成有1列。
13.根据权利要求2至11中任一项所述的芯片零件，其中所述虚设沟槽从所述电容器部朝向外侧形成有多列。
14.根据权利要求2至13中任一项所述的芯片零件，其中所述虚设沟槽具有与所述沟槽相同的宽度。
15.根据权利要求1至14中任一项所述的芯片零件，其中所述电容膜引出到所述电容器部的周围，且进一步沿着所述虚设沟槽的内表面形成，
所述芯片零件还包含介隔所述电容膜嵌入所述虚设沟槽中的嵌入导电体。
16.根据权利要求1所述的芯片零件，其中在所述半导体衬底中，多个所述沟槽沿着与所述长度方向交叉的第1方向排列，且
所述多个沟槽包含：多个电容器沟槽，形成所述电容器部；及第1虚设沟槽，相对于所述多个电容器沟槽配置在所述第1方向的外侧，无助于所述电容器部。
17.根据权利要求16所述的芯片零件，其还包含第2虚设沟槽，该第2虚设沟槽隔着在所述衬底主体部中以横穿所述多个电容器沟槽的方式沿着所述第1方向延伸的边界部，对所述多个电容器沟槽的各个各设置有1个，以与各所述电容器沟槽的平面形状沿着所述长度方向具有连贯性的平面形状形成。
18.根据权利要求1至17中任一项所述的芯片零件，其包含：第1电极，形成在所述半导体衬底的所述第1主面上，且电连接于所述上部电极；及
第2电极，形成在所述半导体衬底的所述第2主面上，且电连接于所述下部电极；且
所述第1电极在所述电容器部的正上方具有供接合部件接合的接合区域。
19.根据权利要求1至18中任一项所述的芯片零件，其中所述半导体衬底包含硅衬底。
20.根据权利要求1至19中任一项所述的芯片零件，其中所述电容膜包含选自由SiO2膜、SiN膜、ON膜、ONO膜、Al2O3膜及Ti3O5膜所组成的群中的至少1种。
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