CN111180205B - 芯片电容器及芯片电容器的制造方法 - Google Patents

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Abstract

本发明提供一种能够提高制造效率且能够降低成本的芯片电容器及其制造方法。本发明提供一种芯片电容器(1)，其包含：第1电容器单元(20)，形成在衬底(2)上，且包含第1下部电极(17)、第1介电层(18)及第1上部电极(19)；第2绝缘层(26)，形成在第1电容器单元(20)上；第2导电层，形成在第2绝缘层(26)上，且包含第1配线部(37)及第2配线部(38)，该第1配线部(37)经由第1接触孔(33)与第1下部电极(17)连接，且经由第3接触孔(35)与第1焊盘部(13)连接，该第2配线部(38)经由第2接触孔(34)与第1上部电极(19)连接，且经由第4接触孔(36)与第2焊盘部(14)连接；第1外部电极(7)，与第1配线部(37)连接；以及第2外部电极(8)，与第2配线部(38)连接。

Description

芯片电容器及芯片电容器的制造方法
技术领域
本发明涉及一种芯片电容器及其制造方法。
背景技术
在专利文献1中，公开了一种积层陶瓷电容器，该积层陶瓷电容器具备介电陶瓷层、隔着该介电陶瓷层形成静电电容的多个内部电极、及与各内部电极连接的外部电极。
[背景技术文献]
[专利文献]
[专利文献1]日本专利特开2006-347782号公报
发明内容
本发明的目的在于提供一种能够提高制造效率且能够降低成本的芯片电容器及其制造方法。
[解决问题的技术手段]
本发明的一实施方式的芯片电容器包含：衬底；第1导电层，形成在所述衬底上，且包含相互分离的第1焊盘部及第2焊盘部；第1绝缘层，以覆盖所述第1导电层的方式形成；第1电容器单元，在所述第1焊盘部与所述第2焊盘部之间的电容器区域中形成在所述第1绝缘层上，且包含第1下部电极、以覆盖所述第1下部电极的方式形成的第1介电层、及形成在所述第1介电层上的第1上部电极；第2绝缘层，以覆盖所述第1上部电极的方式形成在所述第1电容器单元上；第2导电层，形成在所述第2绝缘层上，且包含第1配线部及第2配线部，该第1配线部贯通所述第2绝缘层及所述第1介电层而与所述第1下部电极连接，且贯通所述第2绝缘层、所述第1介电层及所述第1绝缘层而与所述第1焊盘部连接，该第2配线部贯通所述第2绝缘层而与所述第1上部电极连接，且贯通所述第2绝缘层、所述第1介电层及所述第1绝缘层而与所述第2焊盘部连接；第1外部电极，配置在所述第1焊盘部上，与所述第1配线部电连接；以及第2外部电极，配置在所述第2焊盘部上，与所述第2配线部电连接。
所述芯片电容器可以通过本发明的一实施方式的芯片电容器的制造方法来制造。
所述芯片电容器的制造方法包含如下步骤：在衬底上形成具有相互分离的第1焊盘部及第2焊盘部的第1导电层；以覆盖所述第1导电层的方式形成第1绝缘层；在所述第1焊盘部与所述第2焊盘部之间的电容器区域中，在所述第1绝缘层上形成第1电容器单元，该第1电容器单元包含第1下部电极、覆盖所述第1下部电极的第1电介质层、及所述第1电介质层上的第1上部电极；以覆盖所述第1上部电极的方式在所述第1电容器单元上形成第2绝缘层；同时形成第1接触孔、第2接触孔、第3接触孔及第4接触孔，该第1接触孔贯通所述第2绝缘层及所述第1介电层而使所述第1下部电极露出，该第2接触孔贯通所述第2绝缘层而使所述第1上部电极露出，该第3接触孔贯通所述第2绝缘层、所述第1介电层及所述第1绝缘层而使所述第1焊盘部露出，该第4接触孔贯通所述第2绝缘层、所述第1介电层及所述第1绝缘层而使所述第2焊盘部露出；在所述第2绝缘层上形成包含第1配线部及第2配线部的第2导电层，该第1配线部经由所述第1接触孔与所述第1下部电极连接，并且经由所述第3接触孔与所述第1焊盘部连接，该第2配线部经由第2接触孔与所述第1上部电极连接，并且经由所述第4接触孔与所述第2焊盘部连接；在所述第1焊盘部上，以与所述第1配线部电连接的方式形成第1外部电极；以及在所述第2焊盘部上，以与所述第2配线部电连接的方式形成第2外部电极。
根据该方法，由于同时形成第1～第4接触孔，所以即使衬底上的导电层及绝缘层的层数增加，也能够抑制步骤数的增加。也就是说，以往，层数每增加1层时，步骤便增加3个、也就是对该层的光刻→蚀刻→光阻剂的剥离，但根据本发明的方法，能够抑制这样的增加。
在本发明的一实施方式的芯片电容器中，所述第1下部电极可以包含：第1电容器区域，与所述第1上部电极对向；以及第1连接区域，从所述第1电容器区域朝与所述衬底的表面平行的第1方向引出；且所述第1配线部与所述第1连接区域连接。
在本发明的一实施方式的芯片电容器中，所述第1上部电极可以包含：第2电容器区域，与所述第2导电层对向；以及第2连接区域，从所述第2电容器区域朝所述第1方向的相反侧的第2方向引出，且所述第2配线部与所述第2连接区域连接。
在本发明的一实施方式的芯片电容器中，所述第1下部电极的所述第1电容器区域可以具有比所述第1上部电极的所述第2电容器区域大的面积。
本发明的一实施方式的芯片电容器可以包含：第2电容器单元，包含包括所述第2导电层的一部分、以覆盖所述第2下部电极的方式形成的第2介电层、及形成在所述第2介电层上的第2上部电极；第3绝缘层，以覆盖所述第2上部电极的方式形成在所述第2电容器单元上；以及第3导电层，形成在所述第3绝缘层上，且包含第3配线部及第4配线部，该第3配线部贯通所述第3绝缘层及所述第2介电层而与所述第2下部电极连接，且贯通所述第3绝缘层及所述第2介电层而与所述第1配线部连接，该第4配线部贯通第3绝缘层而与所述第2上部电极连接，且贯通所述第3绝缘层及所述第2介电层而与所述第2配线部连接。
在本发明的一实施方式的芯片电容器中，所述第1电容器单元的所述第1配线部与所述第2电容器单元的所述第3配线部可以配置为在与所述衬底的表面垂直的第3方向观察时，互不重叠。
在本发明的一实施方式的芯片电容器中，所述第1电容器单元的所述第2配线部与所述第2电容器单元的所述第4配线部可以配置为在与所述衬底的表面垂直的第3方向观察时，互不重叠。
在本发明的一实施方式的芯片电容器中，所述第1外部电极及所述第2外部电极中的至少一个可以具有形成着朝向所述衬底的表面侧凹陷的多个凹部的上表面。
在本发明的一实施方式的芯片电容器中，所述多个凹部可以排列成矩阵状。
本发明的一实施方式的芯片电容器还可以包含表面绝缘膜，该表面绝缘膜以覆盖所述第2导电层的方式形成在所述衬底的表面上，且一体地覆盖所述衬底的侧面。
本发明的一实施方式的芯片电容器还可以包含以覆盖所述衬底的表面上的表面绝缘膜的方式形成的表面保护膜，且所述第1外部电极及所述第2外部电极分别包含从所述表面保护膜的表面突出的第1突出部及第2突出部。
在本发明的一实施方式的芯片电容器中，所述第1突出部及所述第2突出部可以形成为在与所述衬底的表面垂直的第3方向观察时，以覆盖所述第1绝缘层、所述第1介介电层及所述第2绝缘层的积层构造的方式分别从所述第1焊盘部及所述第2焊盘部上的区域延伸到所述衬底的内侧区域。
在本发明的一实施方式的芯片电容器中，所述表面绝缘膜可以包含SiO2膜或SiN膜，所述表面保护膜包含聚酰亚胺膜。
在本发明的一实施方式的芯片电容器中，所述第1外部电极及所述第2外部电极可以包含通过镀覆生长而形成的镀覆层。
在本发明的一实施方式的芯片电容器的制造方法中，所述第1接触孔、所述第2接触孔、所述第3接触孔及所述第4接触孔可以通过干式蚀刻而形成。
附图说明
图1是本发明的一实施方式的芯片电容器的示意性立体图。
图2是本发明的一实施方式的芯片电容器的示意性俯视图。
图3是沿着图2的III-III线的剖视图。
图4是沿着图2的IV-IV线的剖视图。
图5是沿着图2的V-V线的剖视图。
图6A是表示所述芯片电容器的制造步骤的一部分的图。
图6B是表示图6A的下一步骤的图。
图6C是表示图6B的下一步骤的图。
图6D是表示图6C的下一步骤的图。
图6E是表示图6D的下一步骤的图。
图6F是表示图6E的下一步骤的图。
图6G是表示图6F的下一步骤的图。
图6H是表示图6G的下一步骤的图。
图6I是表示图6H的下一步骤的图。
图6J是表示图6I的下一步骤的图。
图6K是表示图6J的下一步骤的图。
图6L是表示图6K的下一步骤的图。
图6M是表示图6L的下一步骤的图。
图6N是表示图6M的下一步骤的图。
图6O是表示图6N的下一步骤的图。
图6P是表示图6O的下一步骤的图。
具体实施方式
以下，参照附图详细地说明本发明的多个实施方式。
图1是本发明的一实施方式的芯片电容器1的示意性立体图。图2是本发明的一实施方式的芯片电容器1的示意性俯视图。图3是沿着图2的III-III线的剖视图。图4是沿着图2的IV-IV线的剖视图。图5是沿着图2的V-V线的剖视图。此外，在图3～图5中，即使在公开了相互对应的构成要素的情况下，从提高图的视认性的观点来看，有时也会省略符号。
芯片电容器1包含构成芯片主体的大致长方体形状的衬底2。衬底2可以为硅衬底。
衬底2的沿着长边方向的长边的长度L1例如为0.4mm～2mm。沿着短边方向的短边的长度L2例如为0.2mm～2mm。衬底2的厚度T例如为0.1mm～0.5mm。通过将衬底2的尺寸设为该尺寸，能够将芯片电容器1构成为所谓的芯片零件，因此能够应用于多种用途。
衬底2具有第1面3、位于其相反侧的第2面4、及连接第1面3及第2面4的第3面5。衬底2的第1面3及第2面4在从它们的法线方向观察的俯视(以下简称为“俯视”))下形成为长方形状。
衬底2的第1面3、第2面4及第3面5也可以分别被称作衬底2的正面、背面及侧面。另外，在本实施方式中，由于衬底2形成为俯视长方形状，所以第3面5被划分为合计4个面：与衬底2的长边方向对向的一对面、及与衬底2的短边方向对向的一对面。另一方面，第3面5例如在衬底2为俯视圆形、俯视椭圆形、或即使为俯视长方形也将各角部进行了倒角的情况(如图2所示，具有圆形形状的角部6的情况)下，也可以与图1不同，未被明确地划分为多个面。
在衬底2的第1面3上配置着第1外部电极7和第2外部电极8。第1外部电极7配置在衬底2的长边方向的一侧端部。第2外部电极8配置在衬底2的长边方向的另一侧端部。第1外部电极7及第2外部电极8均形成为具有沿着衬底2的短边的一对长边的俯视长方形状。
如图1及图3～图5所示，在衬底2的第1面3，以被覆该衬底2的第1面3整个区域的方式配置着绝缘层9。绝缘层9例如可以为SiO2膜或SiN膜。绝缘层9的厚度例如可以为
Figure BDA0002269668460000051
在绝缘层9上配置着第1导电层10。第1导电层10例如可以包含含有Cu或Al的导电材料、例如Cu、Al、AlSi或AlCu。第1导电层10的厚度例如可以为
Figure BDA0002269668460000052
第1导电层10包含相互分离的第1部分11及第2部分12。
第1导电层10的第1部分11包含配置在衬底2的长边方向的一侧端部的第1焊盘部13。在该实施方式中，第1导电层10的第1部分11包含第1焊盘部13，但也可以包含从第1焊盘部13一体地延伸的导电部分。例如，也可以包含从第1焊盘部13朝衬底2的长边方向的另一侧延伸的导电部分。
第1导电层10的第2部分12一体地包含：第2焊盘部14，配置在衬底2的长边方向的另一侧端部；以及电容器区域15，从第2焊盘部14朝衬底2的长边方向的一侧延伸。
在衬底2的第1面3上，以覆盖第1导电层10的方式配置着第1绝缘层16。第1绝缘层16例如可以为SiO2膜或SiN膜。第1绝缘层16的厚度例如可以为
Figure BDA0002269668460000069
在第1导电层10的电容器区域15中，在第1绝缘层16上配置着第1电容器单元20，该第1电容器单元20包含第1下部电极17、以覆盖第1下部电极17的方式形成的第1介电层18、及形成在第1介电层18上的第1上部电极19。第1电容器单元20包含从上下夹着第1介电层18的第1下部电极17及第1上部电极19。
第1下部电极17及第1上部电极19例如可以包含含有Cu或Al的导电材料、例如Cu、Al、AlSi或AlCu。第1下部电极17及第1上部电极19的厚度例如可以为
Figure BDA0002269668460000061
Figure BDA0002269668460000062
第1介电层18例如可以为SiO2膜或SiN膜。第1介电层18的厚度例如可以为
Figure BDA0002269668460000063
如图3所示，第1下部电极17一体地包含：第1电容器区域21，在与衬底2的第1面3垂直的第3方向上与第1上部电极19对向；以及第1连接区域22，从第1电容器区域21朝与衬底2的第1面3平行的第1方向(朝向衬底2的长边方向的一侧的方向)引出，在与衬底2的第1面3垂直的第3方向上不与第1上部电极19对向。
第1介电层18一体地包含：第3电容器区域23，由第1下部电极17与第1上部电极19夹着；以及第1延出部24及第2延出部25，从第3电容器区域23朝与衬底2的第1面3平行的第1方向(朝向衬底2的长边方向的一侧的方向)及与衬底2的第1面3平行的第2方向(朝向衬底2的长边方向的另一侧的方向)这两个方向引出，且朝向第1焊盘部13及第2焊盘部14延伸。
在芯片电容器1中，以覆盖第1上部电极19的方式在第1电容器单元20上配置着第2绝缘层26。第2绝缘层26例如可以为SiO2膜或SiN膜。第2绝缘层26的厚度例如可以为
Figure BDA0002269668460000064
在第2绝缘层26上，还配置着第2电容器单元30，该第2电容器单元30包含第2下部电极27、以覆盖第2下部电极27的方式形成的第2介电层28、及形成在第2介电层28上的第2上部电极29。第2电容器单元30包含从上下夹着第2介电层28的第2下部电极27及第2上部电极29。
第2下部电极27及第2上部电极29例如可以包含含有Cu或Al的导电材料、例如Cu、Al、AlSi或AlCu。第2下部电极27及第2上部电极29的厚度例如可以为
Figure BDA0002269668460000065
Figure BDA0002269668460000066
第2介电层28例如可以为SiO2膜或SiN膜。第2介电层28的厚度例如可以为
Figure BDA0002269668460000067
Figure BDA0002269668460000068
此处，所述第1上部电极19一体地包含：第2电容器区域31，与第2下部电极27对向；以及第2连接区域32，从第2电容器区域31朝所述第1方向的相反侧的第2方向(朝向衬底2的长边方向的另一侧的方向)引出，在与衬底2的第1面3垂直的第3方向上不与第2下部电极27对向。由此，第1下部电极17的第1电容器区域21根据第2连接区域32的引出量，具有比第1上部电极19的第2电容器区域31大的面积。
如图3所示，在第1连接区域22上形成着第1接触孔33，该第1接触孔33贯通第2绝缘层26及第1介电层18而使第1下部电极17露出。
另外，在第2连接区域32上形成着第2接触孔34，该第2接触孔34贯通第2绝缘层26而使第1上部电极19露出。
另外，如图3所示，在第1焊盘部13上形成着第3接触孔35，该第3接触孔35贯通第2绝缘层26、第1介电层18及第1绝缘层16而使第1焊盘部13露出。另外，在第2焊盘部14上形成着第4接触孔36，该第4接触孔36贯通第2绝缘层26、第1介电层18及第1绝缘层16而使第2焊盘部14露出。
而且，以从第1接触孔33延伸到第3接触孔35的方式，在第2绝缘层26上配置着第1配线部37。另外，以从第2接触孔34延伸到第4接触孔36的方式，在第2绝缘层26上配置着第2配线部38。
如图2所示，这些配线部37、38在衬底2的短边方向的一侧的区域中，从电容器区域15朝相互相反的方向延伸。另外，配线部37、38也可以包含配置在共通的第2绝缘层26上的第2下部电极27在内，称作第2绝缘层26上的第2导电层。
因此，配线部37、38与第2下部电极27同样地，例如也可以包含含有Cu或Al的导电材料、例如Cu、Al、AlSi或AlCu。另外，配线部37、38的厚度例如也可以为
Figure BDA0002269668460000071
另外，在本实施方式中，第1配线部37及第2配线部38与第2下部电极27分离地形成。
另外，第1配线部37经由第1接触孔33与第1下部电极17连接，且经由第3接触孔35与第1焊盘部13连接。另外，第2配线部38经由第2接触孔34与第1上部电极19连接，且经由第4接触孔36与第2焊盘部14连接。
如图4所示，第2下部电极27一体地包含：第4电容器区域39，在与衬底2的第1面3垂直的第3方向上与第2上部电极29对向；以及第4连接区域40，从第4电容器区域39朝与衬底2的第1面3平行的第1方向(朝向衬底2的长边方向的一侧的方向)引出，在与衬底2的第1面3垂直的第3方向上不与第2上部电极29对向。
第2介电层28一体地包含：第5电容器区域41，由第2下部电极27与第2上部电极29夹着；以及第3延出部42及第4延出部43，从第5电容器区域41朝与衬底2的第1面3平行的第1方向(朝向衬底2的长边方向的一侧的方向)及与衬底2的第1面3平行的第2方向(朝向衬底2的长边方向的另一侧的方向)这两个方向引出，且朝向第1焊盘部13及第2焊盘部14延伸。
在芯片电容器1中，以覆盖第2上部电极29的方式在第2电容器单元30上配置着第3绝缘层44。第3绝缘层44例如可以为SiO2膜或SiN膜。第3绝缘层44的厚度例如可以为
Figure BDA0002269668460000081
在第3绝缘层44上，还配置着第3电容器单元48，该第3电容器单元48包含第3下部电极45、以覆盖第3下部电极45的方式形成的第3介电层46、及形成在第3介电层46上的第3上部电极47。第3电容器单元48包含从上下夹着第3介电层46的第3下部电极45及第3上部电极47。
第3下部电极45及第3上部电极47例如可以包含含有Cu或Al的导电材料、例如Cu、Al、AlSi或AlCu。第3下部电极45及第3上部电极47的厚度例如可以为
Figure BDA0002269668460000082
Figure BDA0002269668460000083
第3介电层46例如可以为SiO2膜或SiN膜。第3介电层46的厚度例如可以为
Figure BDA0002269668460000084
Figure BDA0002269668460000085
此处，所述第2上部电极29一体地包含：第3电容器区域49，与第3下部电极45对向；以及第6接区域50，从第6电容器区域49朝所述第1方向的相反侧的第2方向(朝向衬底2的长边方向的另一侧的方向)引出，在与衬底2的第1面3垂直的第3方向上不与第3下部电极45对向。由此，第2下部电极27的第4电容器区域39根据第6连接区域50的引出量，具有比第2上部电极29的第6电容器区域49大的面积。
如图4所示，在第4连接区域40上形成着第5接触孔51，该第5接触孔51贯通第3绝缘层44及第2介电层28而使第2下部电极27露出。另外，在第6连接区域50上形成着第6接触孔52，该第6接触孔52贯通第3绝缘层44而使第2上部电极29露出。
另外，如图4所示，在第1焊盘部13上形成着第7接触孔53，该第7接触孔53贯通第3绝缘层44及第2介电层28而与第3接触孔35连通。另外，在第2焊盘部14上形成着第8接触孔54，该第8接触孔54贯通第3绝缘层44及第2介电层28而与第4接触孔36连通。
而且，以从第5接触孔51延伸到第7接触孔53的方式，在第3绝缘层44上配置着第3配线部55。另外，以从第6接触孔52延伸到第8接触孔54的方式，在第3绝缘层44上配置着第4配线部56。
如图2所示，这些配线部55、56在衬底2的短边方向的中央区域从电容器区域15朝相互相反的方向延伸。另外，配线部55、56也可以包含配置在共通的第3绝缘层44上的第3下部电极45在内，称作第3绝缘层44上的第3导电层。
因此，配线部55、56与第2下部电极27同样，例如也可以包含含有Cu或Al的导电材料、例如Cu、Al、AlSi或AlCu。另外，配线部55、56的厚度例如也可以为
Figure BDA0002269668460000091
Figure BDA0002269668460000092
另外，在本实施方式中，第3配线部55及第4配线部56与第3下部电极45分离地形成。
另外，第3配线部55经由第5接触孔51与第2下部电极27连接，且经由第7接触孔53与第1配线部37连接。由此，第3配线部55经由第1配线部37与第1焊盘部13电连接。
另外，第4配线部56经由第6接触孔52与第2上部电极29连接，且经由第8接触孔54与第2配线部38连接。由此，第4配线部56经由第2配线部38与第2焊盘部14电连接。
另外，如图2所示，第3配线部55及第4配线部56分别配置为在与衬底2的第1面3垂直的第3方向观察时，不与第1配线部37及第2配线部38相互重叠。由此，在衬底2上的绝缘层及导电层的积层构造的积层方向上，第1配线部37及第2配线部38与第3配线部55及第4配线部56不重叠，所以能够抑制该积层构造的厚度的增加。此外，第1配线部37、第2配线部38、第3配线部55及第4配线部56分别在第1焊盘部13及第2焊盘部14上的区域中，如图3～图5所示，形成在从衬底2的短边方向的一侧端部朝向另一侧端部的整个宽度方向。
如图5所示，第3下部电极45一体地包含：第7电容器区域57，在与衬底2的第1面3垂直的第3方向上与第3上部电极47对向；以及第7连接区域58，从第7电容器区域57朝与衬底2的第1面3平行的第1方向(朝向衬底2的长边方向的一侧的方向)引出，在与衬底2的第1面3垂直的第3方向上不与第3上部电极47对向。
第3介电层46一体地包含：第8电容器区域59，由第3下部电极45与第3上部电极47夹着；以及第5延出部60及第6延出部61，从第8电容器区域59朝与衬底2的第1面3平行的第2方向(朝向衬底2的长边方向的一侧的方向)及与衬底2的第1面3平行的第2方向(朝向衬底2的长边方向的另一侧的方向)这两个方向引出，且朝向第1焊盘部13及第2焊盘部14延伸。
在芯片电容器1中，以覆盖第3上部电极47的方式在第3电容器单元48上配置着第4绝缘层62。第4绝缘层62例如可以为SiO2膜或SiN膜。第4绝缘层62的厚度例如可以为
Figure BDA0002269668460000101
在第4绝缘层62上还配置着最上层导电层63。最上层导电层63例如可以包含含有Cu或Al的导电材料、例如Cu、Al、AlSi或AlCu。最上层导电层63的厚度例如可以为
Figure BDA0002269668460000102
此处，所述第3上部电极47一体地包含：第9电容器区域64，与最上层导电层63对向；以及第9连接区域65，从第9电容器区域64朝所述第1方向的相反侧的第2方向(朝向衬底2的长边方向的另一侧的方向)引出，在与衬底2的第1面3垂直的第3方向上不与最上层导电层63对向。由此，第3下部电极45的第7电容器区域57根据第9连接区域65的引出量，具有比第3上部电极47的第9电容器区域64大的面积。
如图5所示，在第7连接区域58上形成着第9接触孔66，该第9接触孔66贯通第4绝缘层62及第3介电层46而使第3下部电极45露出。另外，在第9连接区域65上形成着第10接触孔67，该第10接触孔67贯通第4绝缘层62而使第3上部电极47露出。
另外，如图5所示，在第1焊盘部13上形成着第11接触孔68，该第11接触孔68贯通第4绝缘层62及第3介电层46而与第3接触孔35及第7接触孔53连通。另外，在第2焊盘部14上形成着第12接触孔69，该第12接触孔69贯通第4绝缘层62及第3介电层46而与第4接触孔36及第8接触孔54连通。
而且，以从第9接触孔66延伸到第11接触孔68的方式，在第4绝缘层62上配置着第5配线部70。另外，以从第10接触孔67延伸到第12接触孔69的方式，在第4绝缘层62上配置着第6配线部71。
如图2所示，这些配线部70、71在衬底2的短边方向的另一侧的区域中，从电容器区域15朝相互相反的方向延伸。另外，配线部70、71也可以构成为配置在共通的第4绝缘层62上的最上层导电层63的一部分。
因此，配线部70、71与最上层导电层63同样，例如也可以包含含有Cu或Al的导电材料、例如Cu、Al、AlSi或AlCu。另外，配线部70、71的厚度例如也可以为
Figure BDA0002269668460000103
Figure BDA0002269668460000104
另外，在本实施方式中，第5配线部70与最上层导电层63一体地连接。
另外，第5配线部70经由第9接触孔66与第3下部电极45连接，且经由第11接触孔68与第3配线部55连接。由此，第5配线部70经由第1配线部37及第3配线部55与第1焊盘部13电连接。
另外，第6配线部71经由第10接触孔67与第3上部电极47连接，且经由第12接触孔69与第4配线部56连接。由此，第6配线部71经由第2配线部38及第4配线部56与第2焊盘部14电连接。
另外，如图2所示，第5配线部70及第6配线部71分别配置为在与衬底2的第1面3垂直的第3方向观察时，不使第1配线部37及第2配线部38与第3配线部55及第4配线56重叠。由此，在衬底2上的绝缘层及导电层的积层构造中，第1配线部37及第2配线部38、第3配线部55及第4配线部56、与第5配线部70及第6配线部71不重叠，所以能够抑制该积层构造的厚度的增加。此外，第5配线部70及第6配线部71分别在第1焊盘部13及第2焊盘部14上的区域中，如图3～图5所示，形成在从衬底2的短边方向的一侧端部朝向另一侧端部的整个宽度方向。
在衬底2上，以覆盖第1电容器单元20、第2电容器单元30及第3电容器单元48的方式配置着表面绝缘膜72。表面绝缘膜72例如可以为SiO2膜或SiN膜。表面绝缘膜72的厚度例如可以为
Figure BDA0002269668460000111
另外，表面绝缘膜72一体地包含覆盖衬底2的第1面3上的区域的第1部分73、及覆盖衬底2的第3面5的第2部分74。由此，衬底2的第2面4为露出的面，另一方面，其它面整体被表面绝缘膜72覆盖。
在表面绝缘膜72的第1部分73上，配置着表面保护膜75。表面保护膜75例如可以为聚酰亚胺膜等树脂膜。表面保护膜75的厚度例如可以为
Figure BDA0002269668460000112
另外，表面保护膜75形成为在第1外部电极7与第2外部电极8之间，衬底2的长边方向的中央部朝上方(远离衬底2的第1面3的方向)膨胀。
在表面绝缘膜72及表面保护膜75，在与第1焊盘部13对向的位置形成着第1焊盘开口76。由此，第5配线部70在第1焊盘开口76中露出。
另外，在表面绝缘膜72及表面保护膜75，在与第2焊盘部14对向的位置形成着第2焊盘开口77。由此，第6配线部71在第2焊盘开口77中露出。
在第1焊盘开口76内，配置着第1外部电极7。第1外部电极7在第1焊盘开口76内与第1焊盘部13电连接。由此，第1外部电极7分别经由第5配线部70、第3配线部55及第1配线部37，与第3下部电极45、第2下部电极27及第1下部电极17统括地电连接。
在第2焊盘开口77内，配置着第2外部电极8。第2外部电极8在第2焊盘开口77内与第2焊盘部14电连接。由此，第2外部电极8分别经由第6配线部71、第4配线部56及第2配线部38，与第3上部电极47、第2上部电极29及第1上部电极19统括地电连接。
第1外部电极7及第2外部电极8分别具有从表面保护膜75的表面突出的第1突出部78及第2突出部79。
第1突出部78形成为在与衬底2的第1面3垂直的第3方向观察时，以覆盖第1绝缘层16、第1介电层18、第2绝缘层26、第1配线部37、第2介电层28、第3绝缘层44、第3配线部55、第4绝缘层62及第5配线部70的积层构造的方式，从第1焊盘部13上的区域延伸到衬底2的内侧区域(衬底2的长边方向的另一侧)。
另外，在第1外部电极7的上表面，形成着朝向衬底2的第1面3侧凹陷的多个凹部80。多个凹部80例如如图1及图2所示，可以沿着衬底2的长边方向及短边方向排列成矩阵状。这样的多个凹部80例如能通过以下方式形成：对第1焊盘部13上的最上层导电层(在本实施方式中为第5配线部70)进行凹凸加工，通过镀覆使第1外部电极7从该加工面上生长。
第2突出部79形成为在与衬底2的第1面3垂直的第3方向观察时，以覆盖第1绝缘层16、第1介电层18、第2绝缘层26、第2配线部38、第2介电层28、第3绝缘层44、第4配线部56、第4绝缘层62及第6配线部71的积层构造的方式，从第2焊盘部14上的区域延伸到衬底2的内侧区域(衬底2的长边方向的一侧)。
另外，在第2外部电极8的上表面，形成着朝向衬底2的第1面3侧凹陷的多个凹部81。多个凹部81例如如图1及图2所示，可以沿着衬底2的长边方向及短边方向排列成矩阵状。这样的多个凹部81例如能通过以下方式形成：对第2焊盘部14上的最上层导电层(在本实施方式中为第6配线部71)进行凹凸加工，通过镀覆使第2外部电极8从该加工面上生长。
另外，第1外部电极7及第2外部电极8例如也可以为从衬底2侧依次积层的包含Ni膜、Pd膜及Au膜的Ni/Pd/Au积层膜。另外，这些积层膜也可以为通过镀覆生长而形成的镀覆层。
图6A～图6P是用于按步骤顺序说明芯片电容器1的制造步骤的图。在图6A～图6P中，从提高图的视认性的观点出发，仅示出在所述图1～图5中所说明的构成要素中、制造步骤的说明所需的构成要素的符号，其它符号将省略。另外，图6A～图6P并非表示图2的特定位置处的截面。
为了制造芯片电容器1，首先，如图6A所示，准备成为衬底2的基础的晶片82。然后，例如通过将晶片82的第1面3进行热氧化而形成绝缘层9。
接下来，如图6B所示，例如通过溅镀，在绝缘层9的整个面上形成第1导电层10的材料。之后，使用光刻工艺，通过例如RIE(Reactive Ion Etching：反应性离子蚀刻)等干式蚀刻选择性地去除该材料膜而图案化。由此，在绝缘层9上形成第1导电层10。
接下来，如图6C所示，例如通过CVD(Chemical Vapor Deposition：化学气相沉积)法，使第1绝缘层16的材料以覆盖第1导电层10的方式遍及晶片82的第1面3的整个区域形成。
接下来，例如通过溅镀，在第1绝缘层16的整个面上形成第1下部电极17的材料。之后，使用光刻工艺，通过例如RIE(Reactive Ion Etching：反应性离子蚀刻)等干式蚀刻选择性地去除该材料膜而图案化。由此，在第1绝缘层16上形成第1下部电极17。
接下来，例如通过CVD(Chemical Vapor Deposition：化学气相沉积)法，使第1介电层18的材料以覆盖第1下部电极17的方式遍及晶片82的第1面3的整个区域形成。
接下来，例如通过溅镀，在第1介电层18的整个面上形成第1上部电极19的材料。之后，使用光刻工艺，通过例如RIE(Reactive Ion Etching：反应性离子蚀刻)等干式蚀刻选择性地去除该材料膜而图案化。由此，在第1介电层18上形成第1上部电极19。
接下来，例如通过CVD(Chemical Vapor Deposition：化学气相沉积)法，使第2绝缘层26的材料以覆盖第1上部电极19的方式遍及晶片82的第1面3的整个区域形成。
接下来，如图6D所示，使用光刻工艺，通过例如RIE(Reactive Ion Etching：反应性离子蚀刻)等干式蚀刻，选择性地去除第2绝缘层26、第1介电层18及第1绝缘层16而图案化。由此，同时形成第1接触孔33、第2接触孔34、第3接触孔35及第4接触孔36。
接下来，如图6E所示，例如通过溅镀，在第2绝缘层26的整个面上形成第2导电层(第2下部电极27、第1配线部37及第2配线部38)的材料。之后，使用光刻工艺，通过例如RIE(Reactive Ion Etching：反应性离子蚀刻)等干式蚀刻选择性地去除该材料膜而图案化。由此，在第2绝缘层26上同时形成第2下部电极27、第1配线部37及第2配线部38。由此，第1配线部37经由第1接触孔33与第1下部电极17连接，且经由第3接触孔35与第1焊盘部13连接。另外，第2配线部38经由第2接触孔34与第1上部电极19连接，且经由第4接触孔36与第2焊盘部14连接。
接下来，如图6F所示，例如通过CVD(Chemical Vapor Deposition：化学气相沉积)法，使第2介电层28的材料以覆盖第2下部电极27的方式遍及晶片82的第1面3的整个区域形成。
接下来，例如通过溅镀，在第2介电层28的整个面上形成第2上部电极29的材料。之后，使用光刻工艺，通过例如RIE(Reactive Ion Etching：反应性离子蚀刻)等干式蚀刻选择性地去除该材料膜而图案化。由此，在第2介电层28上形成第2上部电极29。
接下来，例如通过CVD(Chemical Vapor Deposition：化学气相沉积)法，使第3绝缘层44的材料以覆盖第2上部电极29的方式遍及晶片82的第1面3的整个区域形成。
接下来，如图6G所示，使用光刻工艺，通过例如RIE(Reactive Ion Etching：反应性离子蚀刻)等干式蚀刻选择性地去除第3绝缘层44及第2介电层28而图案化。由此，同时形成第5接触孔51、第6接触孔52、第7接触孔53及第8接触孔54。
接下来，如图6H所示，例如通过溅镀，在第3绝缘层44的整个面上形成第3导电层(第3下部电极45、第3配线部55及第4配线部56)的材料。之后，使用光刻工艺，通过例如RIE(Reactive Ion Etching：反应性离子蚀刻)等干式蚀刻选择性地去除该材料膜而图案化。由此，在第3绝缘层44上同时形成第3下部电极45、第3配线部55及第4配线部56。由此，第3配线部55经由第5接触孔51与第2下部电极27连接，且经由第7接触孔53与第1配线部37连接。另外，第4配线部56经由第6接触孔52与第2上部电极29连接，且经由第8接触孔54与第2配线部38连接。
接下来，如图6I所示，例如通过CVD(Chemical Vapor Deposition：化学气相沉积)法，使第3介电层46的材料以覆盖第3下部电极45的方式遍及晶片82的第1面3的整个区域形成。
接下来，例如通过溅镀，在第3介电层46的整个面上形成第3上部电极47的材料。之后，使用光刻工艺，通过例如RIE(Reactive Ion Etching：反应性离子蚀刻)等干式蚀刻选择性地去除该材料膜而图案化。由此，在第3介电层46上形成第3上部电极47。
接下来，例如通过CVD(Chemical Vapor Deposition：化学气相沉积)法，使第4绝缘层62的材料以覆盖第3上部电极47的方式遍及晶片82的第1面3的整个区域形成。
接下来，如图6J所示，使用光刻工艺，通过例如RIE(Reactive Ion Etching：反应性离子蚀刻)等干式蚀刻选择性地去除第4绝缘层62及第3介电层46而图案化。由此，同时形成第9接触孔66、第10接触孔67、第11接触孔68及第12接触孔69。
接下来，如图6K所示，例如通过溅镀，在第4绝缘层62的整个表面上形成最上层导电层63(包含第5配线部70及第6配线部71)的材料。之后，使用光刻工艺，通过例如RIE(Reactive Ion Etching：反应性离子蚀刻)等干式蚀刻选择性地去除该材料膜而图案化。由此，在第4绝缘层62上同时形成最上层导电层63、第5配线部70及第6配线部71。由此，第5配线部70经由第9接触孔66与第3下部电极45连接，且经由第11接触孔68与第3配线部55连接。另外，第6配线部71经由第10接触孔67与第3上部电极47连接，且经由第12接触孔69与第4配线部56连接。
接下来，如图6L所示，通过将光阻剂图案(未图示)设为掩模的等离子体蚀刻，选择性地去除晶片82。由此，在相邻的元件区域(供形成各个芯片电容器1的区域)之间的分界区域Z中，去除晶片82的材料。结果，形成从晶片82的第1面3到达晶片82的厚度中途为止的特定深度的槽83。槽83由相互对向的一对侧面(芯片电容器1的第3面5)和连接该一对第3面5的下端(晶片82的第2面4侧的端部)之间的底面84划分而成。例如，以晶片82的第1面3为基准的槽83的深度约为100μm，槽83的宽度(对向的第3面5的间隔)约为20μm，也可以遍及深度方向整个区域为固定。
接下来，如图6M所示，例如通过CVD(Chemical Vapor Deposition：化学气相沉积)法，使表面绝缘膜72的材料以覆盖第1电容器单元20、第2电容器单元30及第3电容器单元48的方式遍及晶片82的第1面3的整个区域形成。此时，在槽83的内表面(第3面5及底面84)的整个区域也形成表面绝缘膜72。
之后，从表面绝缘膜72之上对晶片82喷涂表面保护膜75的材料(例如包含聚酰亚胺的感光性树脂的液体)，如图6M所示，形成感光性树脂的表面保护膜75。此时，为了不使该液体进入到槽83内，隔着俯视下具有仅覆盖槽83的图案的掩模(未图示)，对晶片82涂布该液体。结果，该液状的感光性树脂仅形成在晶片82上，在晶片82上成为表面保护膜75。
此外，由于该液体未进入到槽83内，所以在槽83内未形成表面保护膜75。另外，除了喷涂感光性树脂的液体以外，也可以通过旋转涂布该液体或将包含感光性树脂的片材贴附在晶片82的第1面3，而形成表面保护膜75。
接下来，对表面保护膜75实施热处理(固化处理)。由此，表面保护膜75的厚度热收缩，并且表面保护膜75硬化而膜质稳定。
接下来，如图6N所示，例如使用光刻工艺，通过例如RIE(Reactive Ion Etching：反应性离子蚀刻)等干式蚀刻选择性地去除表面保护膜75而进行图案形成。由此，同时形成第1焊盘开口76及第2焊盘开口77，第5配线部70及第6配线部71露出。
之后，也可以通过选择性地蚀刻露出的第5配线部70及第6配线部71，而在第5配线部70及第6配线部71的表面形成与第1外部电极7及第2外部电极8的多个凹部80、81一致的多个凹部。
接下来，如图6O所示，通过利用例如无电解镀覆将Ni、Pd和Au积层，而同时形成第1外部电极7及第2外部电极8。
接下来，如图6P所示，从第2面4对晶片82进行研削。具体来说，在形成槽83之后，将例如包含PET(聚对苯二甲酸乙二酯)的薄板状且具有粘接面的载带(未图示)贴合在第1外部电极7及第2外部电极8侧(也就是第1面3)。然后，在晶圆82支撑在载带的状态下，从第2面4侧对晶圆82进行研削。如果通过研削使晶片82变薄至到达槽83的底面84为止，则连结相邻的芯片电容器1的部分消失，所以晶片82以槽83为分界被分割，成为芯片电容器1的成品。也就是说，在槽83(换句话说，分界区域Z)处切断(分断)晶片82，由此切下各个芯片电容器1。此外，也可以通过将晶片82从第2面4侧蚀刻到槽83的底面84为止来切下芯片电容器1。
此外，也可以通过对已完成的芯片电容器1中的衬底2的第2面4进行研磨或蚀刻而予以镜面化，使第2面4平整。
如上所述，根据本发明的一实施方式，在形成第1电容器单元20时，同时形成第1接触孔33、第2接触孔34、第3接触孔35及第4接触孔36。因此，即使衬底2上的导电层及绝缘层的层数增加，也能够抑制步骤数的增加。这在形成第2电容器单元30及第3电容器单元48时也一样。也就是说，以往，层数每增加1层时，步骤便增加3个、也就是对该层的光刻→蚀刻→光阻剂的剥离，但根据本发明的方法，能够抑制这样的增加。
以上，对本发明的一实施方式进行了说明，但本发明也能以其它方式实施。
例如，在所述实施方式中，在衬底2上形成着第1电容器单元20、第2电容器单元30及第3电容器单元48这3个电容器单元，但可以仅为第1电容器单元20，也可以形成4个以上的电容器单元。
所述芯片电容器1例如能够作为电源电路用、高频电路用、数字电路用等的电路元件，组装到电子设备、便携式电子设备等移动终端中。
除此以外，能在权利要求书所记载的事项的范围内实施各种设计变更。
[符号的说明]
1 芯片电容器
2 衬底
3 第1面
4 第2面
5 第3面
6 角部
7 第1外部电极
8 第2外部电极
9 绝缘层
10 第1导电层
11 第1部分
12 第2部分
13 第1焊盘部
14 第2焊盘部
15 电容器区域
16 第1绝缘层
17 第1下部电极
18 第1介电层
19 第1上部电极
20 第1电容器单元
21 第1电容器区域
22 第1连接区域
23 第3电容器区域
24 第1延出部
25 第2延出部
26 第2绝缘层
27 第2下部电极
28 第2介电层
29 第2上部电极
30 第2电容器单元
31 第2电容器区域
32 第2连接区域
33 第1接触孔
34 第2接触孔
35 第3接触孔
36 第4接触孔
37 第1配线部
38 第2配线部
39 第4电容器区域
40 第4连接区域
41 第5电容器区域
42 第3延出部
43 第4延出部
44 第3绝缘层
45 第3下部电极
46 第3介电层
47 第3上部电极
48 第3电容器单元
49 第6电容器区域
50 第6连接区域
51 第5接触孔
52 第6接触孔
53 第7接触孔
54 第8接触孔
55 第3配线部
56 第4配线部
57 第7电容器区域
58 第7连接区域
59 第8电容器区域
60 第5延出部
61 第6延出部
62 第4绝缘层
63 最上层导电层
64 第9电容器区域
65 第9连接区域
66 第9接触孔
67 第10接触孔
68 第11接触孔
69 第12接触孔
70 第5配线部
71 第6配线部
72 表面绝缘膜
73 第1部分
74 第2部分
75 表面保护膜
76 第1焊盘开口
77 第2焊盘开口
78 第1突出部
79 第2突出部
80 多个凹部
81 多个凹部
82 晶片
83 槽
84 底面

Claims (12)

1.一种芯片电容器，包含：
衬底；
第1导电层，形成在所述衬底上，且包含相互分离的第1焊盘部及第2焊盘部；
第1绝缘层，以覆盖所述第1导电层的方式形成；
第1电容器单元，在所述第1焊盘部与所述第2焊盘部之间的电容器区域中形成在所述第1绝缘层上，且包含第1下部电极、以覆盖所述第1下部电极的方式形成的第1介电层、及形成在所述第1介电层上的第1上部电极；
第2绝缘层，以覆盖所述第1上部电极的方式形成在所述第1电容器单元上；
第2导电层，形成在所述第2绝缘层上，且包含第1配线部及第2配线部，该第1配线部贯通所述第2绝缘层及所述第1介电层而与所述第1下部电极连接，且贯通所述第2绝缘层、所述第1介电层及所述第1绝缘层而与所述第1焊盘部连接，该第2配线部贯通所述第2绝缘层而与所述第1上部电极连接，且贯通所述第2绝缘层、所述第1介电层及所述第1绝缘层而与所述第2焊盘部连接；
第1外部电极，配置在所述第1焊盘部上，与所述第1配线部电连接；
第2外部电极，配置在所述第2焊盘部上，与所述第2配线部电连接；
第2电容器单元，包含包括所述第2导电层的一部分的第2下部电极、以覆盖所述第2下部电极的方式形成的第2介电层、及形成在所述第2介电层上的第2上部电极；
第3绝缘层，以覆盖所述第2上部电极的方式形成在所述第2电容器单元上；以及
第3导电层，形成在所述第3绝缘层上，且包含第3配线部及第4配线部，该第3配线部贯通所述第3绝缘层及所述第2介电层而与所述第2下部电极连接，且贯通所述第3绝缘层及所述第2介电层而与所述第1配线部连接，该第4配线部贯通第3绝缘层而与所述第2上部电极连接，且贯通所述第3绝缘层及所述第2介电层而与所述第2配线部连接。
2.根据权利要求1所述的芯片电容器，其中所述第1下部电极包含：第1电容器区域，与所述第1上部电极对向；以及第1连接区域，从所述第1电容器区域朝与所述衬底的表面平行的第1方向引出；且
所述第1配线部与所述第1连接区域连接。
3.根据权利要求2所述的芯片电容器，其中所述第1上部电极包含：第2电容器区域，与所述第2导电层对向；以及第2连接区域，从所述第2电容器区域朝所述第1方向的相反侧的第2方向引出；且
所述第2配线部与所述第2连接区域连接。
4.根据权利要求3所述的芯片电容器，其中所述第1下部电极的所述第1电容器区域具有比所述第1上部电极的所述第2电容器区域大的面积。
5.根据权利要求1所述的芯片电容器，其中所述第1电容器单元的所述第1配线部与所述第2电容器单元的所述第3配线部配置为在与所述衬底的表面垂直的第3方向观察时，互不重叠。
6.根据权利要求1所述的芯片电容器，其中所述第1电容器单元的所述第2配线部与所述第2电容器单元的所述第4配线部配置为在与所述衬底的表面垂直的第3方向观察时，互不重叠。
7.根据权利要求1所述的芯片电容器，其中所述第1外部电极及所述第2外部电极包含通过镀覆生长而形成的镀覆层。
8.一种芯片电容器，包含：
衬底；
第1导电层，形成在所述衬底上，且包含相互分离的第1焊盘部及第2焊盘部；
第1绝缘层，以覆盖所述第1导电层的方式形成；
第1电容器单元，在所述第1焊盘部与所述第2焊盘部之间的电容器区域中形成在所述第1绝缘层上，且包含第1下部电极、以覆盖所述第1下部电极的方式形成的第1介电层、及形成在所述第1介电层上的第1上部电极；
第2绝缘层，以覆盖所述第1上部电极的方式形成在所述第1电容器单元上；
第2导电层，形成在所述第2绝缘层上，且包含第1配线部及第2配线部，该第1配线部贯通所述第2绝缘层及所述第1介电层而与所述第1下部电极连接，且贯通所述第2绝缘层、所述第1介电层及所述第1绝缘层而与所述第1焊盘部连接，该第2配线部贯通所述第2绝缘层而与所述第1上部电极连接，且贯通所述第2绝缘层、所述第1介电层及所述第1绝缘层而与所述第2焊盘部连接；
第1外部电极，配置在所述第1焊盘部上，与所述第1配线部电连接；
第2外部电极，配置在所述第2焊盘部上，与所述第2配线部电连接；以及
所述第1外部电极及所述第2外部电极中的至少一个具有形成着朝向所述衬底的表面侧凹陷的多个凹部的上表面。
9.根据权利要求8所述的芯片电容器，其中所述多个凹部排列成矩阵状。
10.一种芯片电容器，包含：
衬底；
第1导电层，形成在所述衬底上，且包含相互分离的第1焊盘部及第2焊盘部；
第1绝缘层，以覆盖所述第1导电层的方式形成；
第1电容器单元，在所述第1焊盘部与所述第2焊盘部之间的电容器区域中形成在所述第1绝缘层上，且包含第1下部电极、以覆盖所述第1下部电极的方式形成的第1介电层、及形成在所述第1介电层上的第1上部电极；
第2绝缘层，以覆盖所述第1上部电极的方式形成在所述第1电容器单元上；
第2导电层，形成在所述第2绝缘层上，且包含第1配线部及第2配线部，该第1配线部贯通所述第2绝缘层及所述第1介电层而与所述第1下部电极连接，且贯通所述第2绝缘层、所述第1介电层及所述第1绝缘层而与所述第1焊盘部连接，该第2配线部贯通所述第2绝缘层而与所述第1上部电极连接，且贯通所述第2绝缘层、所述第1介电层及所述第1绝缘层而与所述第2焊盘部连接；
第1外部电极，配置在所述第1焊盘部上，与所述第1配线部电连接；
第2外部电极，配置在所述第2焊盘部上，与所述第2配线部电连接；
表面绝缘膜，以覆盖所述第2导电层的方式形成在所述衬底的表面上，且一体地覆盖所述衬底的侧面；以及
以覆盖所述衬底的表面上的表面绝缘膜的方式形成的表面保护膜；且
所述第1外部电极及所述第2外部电极分别包含从所述表面保护膜的表面突出的第1突出部及第2突出部。
11.根据权利要求10所述的芯片电容器，其中所述第1突出部及所述第2突出部形成为在与所述衬底的表面垂直的第3方向观察时，以覆盖所述第1绝缘层、所述第1介电层及所述第2绝缘层的积层构造的方式，分别从所述第1焊盘部及所述第2焊盘部上的区域延伸到所述衬底的内侧区域。
12.根据权利要求10所述的芯片电容器，其中所述表面绝缘膜包含SiO2膜或SiN膜，所述表面保护膜包含聚酰亚胺膜。
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