WO2007046173A1 - 薄膜キャパシタ - Google Patents

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WO2007046173A1
WO2007046173A1 PCT/JP2006/313940 JP2006313940W WO2007046173A1 WO 2007046173 A1 WO2007046173 A1 WO 2007046173A1 JP 2006313940 W JP2006313940 W JP 2006313940W WO 2007046173 A1 WO2007046173 A1 WO 2007046173A1
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thin film
capacitor
lead
conductor
film capacitor
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Yutaka Takeshima
Masanobu Nomura
Takeshi Inao
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Murata Manufacturing Co., Ltd.
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Definitions

  • the present invention relates to a thin film capacitor, and more particularly to a thin film capacitor used for decoupling of an integrated circuit.
  • decoupling capacitors have come to be used due to increased processing speed of LSIs (Large Scale Integrated Circuits)! Since there is a demand for improving the high-frequency tracking capability of a decoupling capacitor, a decoupling capacitor is placed directly under the LSI, and the decoupling capacitor and the LSI are connected by a nonpump.
  • LSIs Large Scale Integrated Circuits
  • the thin film capacitor 100 includes a lower electrode 102, a dielectric thin film 103, and an upper electrode 104 that are sequentially formed on a substrate 101.
  • Conductive pads 107a and 107b are connected to the lower electrode 102 and the upper electrode 104, respectively.
  • Bumps 108a and 108b are formed on the conductor pads 107a and 107b for electrical connection with LSI and a mounting board.
  • a protective insulating layer 106 which is also a resin material such as polyimide is provided, and the capacitor portion (the lower electrode 102, the dielectric thin film 103 and the upper electrode 104) and A barrier layer 105 made of a nonconductive inorganic material is provided between the protective insulating layer 106 and the protective insulating layer 106.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2004-214589
  • a protective insulating layer 106 is provided to relieve mechanical stress from the bumps 108a and 108b.
  • this protective insulating layer 106 has a certain effectiveness as a cushioning material against the stress in the horizontal direction (the direction parallel to the main surface of the substrate 101, the horizontal direction in the figure) with respect to the bumps 108a and 108b,
  • the buffering effect against stress having a component is not necessarily sufficient.
  • the linear expansion coefficient of a Si substrate normally used for a thin film capacitor is 2 to 3 ppm Z ° C.
  • the linear expansion coefficient of a resin multilayer substrate is about several tens of ppm Z ° C, which is much larger than the linear expansion coefficient of a Si substrate, so when a temperature change occurs when a thin film capacitor is mounted on the resin multilayer substrate, Warping occurs on either substrate due to differences in the coefficient of linear expansion of the substrate.
  • Whether the displacement between the Si substrate and the resin substrate is warped is determined by the thickness of the substrate and the Young's modulus. For example, when the Si substrate is relatively easily deformed, mounting is performed using solder bumps. After cooling, the resin substrate contracts relatively more greatly, and the thin film capacitor is deformed with bumps formed on the side surface. When such deformation occurs, a large tensile stress is generated in the bump formed near the center. At the same time, shear stress, that is, stress in the surface direction of the Si substrate, is generated in the bumps formed near the outer periphery.
  • the bonding strength between the interface between the bump 108b and the conductor pad 107b and the interface between the conductor pad 107b and the upper electrode 104 is relatively high. Since it is strong, the upper electrode 104 is pulled upward. Similarly, when a shear stress is generated in the bump 108b, the upper electrode 104 is pulled in the lateral direction. Due to the difference in material between the upper electrode 104 and the dielectric thin film 103 (because the upper electrode 104 is a metal, whereas the dielectric thin film 103 is an oxide), the bonding strength at the interface is relative.
  • the function as a capacitor may be significantly impaired.
  • the reliability as a capacitor is adversely affected if a large tensile stress remains at the interface.
  • Warping of the substrate that causes tensile stress is particularly noticeable when lead-free solder with a high reflow temperature is used as the bump material.
  • lead-free solder has been used in consideration of environmental impact. Since it is increasing, it is an urgent task to deal with such problems.
  • the ESR (equivalent series resistance) of the thin film capacitor may have to be increased.
  • a plurality of capacitors are used for MPU decoupling, and a capacitor having a larger capacity than a thin film capacitor is disposed farther than the thin film capacitor as viewed from the MPU.
  • the ESR of the thin film capacitor should be increased. !, Also known! / The ESR of a thin film capacitor is small!
  • the present invention has been made in view of the above problems, and is applied to external connection terminals such as bumps. It is another object of the present invention to provide a thin film capacitor having a structure in which vertical stress is not concentrated on an electrode layer and easily increasing an equivalent series resistance to a desired value and a method for manufacturing the same.
  • a thin film capacitor of the present invention includes a substrate, a capacitor portion formed on the substrate and including at least one dielectric thin film and at least two electrode layers, and the capacitor A protective layer covering at least a part of the part, a lead conductor electrically connected to any one of the electrode layers of the capacitor part, and an external connection terminal formed on the lead conductor, wherein the lead conductor is A connection portion formed in the opening formed in the protective layer and electrically connected to any one of the electrode layers of the capacitor portion, and a routing portion extended on the protective layer, and the external connection The terminal is formed on the routing portion.
  • the external connection terminals such as bumps are formed at positions away from the connection portions connected to the electrode layer, the stress acting on the external connection terminals such as bumps directly reaches the electrode layer. It is possible to prevent peeling of the electrode layer.
  • the resistance at the routing portion can be adjusted relatively freely by appropriately selecting the length, thickness, and material of the routing portion, the equivalent series resistance (ESR) can be easily adjusted.
  • At least one of the protective layers has an organic insulator force.
  • the protective layer By forming at least one of the protective layers from an organic insulator having a low Young's modulus, the stress acting on the external connection terminals such as bumps is absorbed by the elastic deformation of the organic insulator, thereby acting on the electrode. The stress can be further reduced.
  • the protective layer may be a single layer having an organic insulating force or a multilayer structure further including other layers.
  • the routing section is connected to a plurality of the connection sections.
  • the equivalent series inductance (ESL) can be reduced as the number of connection parts connected to the electrode is increased.
  • the number of external connections such as bumps can be increased.
  • the number of connection terminals cannot be increased. Therefore, in the present invention, if the lead-out portion is connected to a plurality of connection portions, an external connection terminal such as one bump is formed for the plurality of connection portions. Even if the number of connection terminals is limited, the number of connections can be increased, and ESL can be effectively reduced.
  • external connection terminals such as bumps are formed immediately above the portion corresponding to the connection portion of the present invention. An equal number of external connection terminals such as bumps are required, and a plurality of connection parts can share a single external connection terminal such as a bump. This is due to the structure unique to the present invention formed.
  • the routing portion has at least one bent portion.
  • the stress acting on the external connection terminals such as bumps can be more effectively reduced, and the stress on the electrode layer can be further reduced.
  • the routing portion includes a first conductor line, a second conductor line connected to the first conductor line via the bent portion, and the first conductor line and the second conductor line. It is preferable that the conductor lines are arranged in parallel!
  • the length of the routing portion can be increased within a limited area, and the room for stress relaxation and ESR adjustment is increased.
  • the first conductor line and the second conductor line are arranged in parallel, the magnetic field generated in the first conductor line and the magnetic field generated in the second conductor line cancel each other, and the routing portion The equivalent series inductance (ESL) generated in
  • the first lead conductor electrically connected to the first electrode layer of the capacitor portion and the second electrode layer of the capacitor portion having a potential different from that of the first electrode layer are electrically connected.
  • the first lead conductor has a first connection portion electrically connected to the first electrode layer, and extends from the first connection portion onto the protective layer, and is separated from the second lead conductor force. And a first lead-out portion that is drawn in the direction of turning.
  • the second lead conductor is electrically connected to the second electrode layer.
  • a second connecting portion extending from the second connecting portion onto the protective layer, and the second drawing portion drawn out in a direction away from the first drawing conductor force.
  • the ESR can be lowered by shortening the current path.
  • the portion where the directions of the currents flowing through the first and second electrode layers are opposite to each other can be increased.
  • the magnetic field generated in the region where the first and second electrode layers face each other can be reduced, and the ESL of the entire thin film capacitor can be reduced.
  • the plurality of connection portions of the lead conductor are electrically connected to one electrode layer of the capacitor portion.
  • ESR and ESL generated at the connection portion of the lead conductor can be suppressed.
  • the external connection terminals such as bumps are formed on the lead-out portions provided continuously with the connection portions, so that the stress acting on the external connection terminals such as bumps is directly applied. It is possible to prevent peeling of the electrode layer that does not reach the electrode.
  • the resistance at the routing portion can be adjusted relatively freely by appropriately selecting the length, thickness, and material of the routing portion, the equivalent series resistance (ESR) can be easily adjusted.
  • the stress acting on the external connection terminal such as a bump can be absorbed more effectively.
  • the first conductor line and the second conductor line connected via the bent portion are arranged in parallel to each other, it is possible to suppress the generation of equivalent series inductance (ESL) in the routing portion. it can.
  • FIG. 1 is a plan view and a cross-sectional view showing a thin film capacitor according to a first embodiment of the present invention.
  • FIG. 2 is a cross-sectional view showing a manufacturing process of the thin film capacitor of the first example of the present invention.
  • FIG. 3 is a cross-sectional view showing a manufacturing process of the thin film capacitor of the first example of the present invention.
  • FIG. 4 is a plan view showing a thin film capacitor according to a second embodiment of the present invention.
  • FIG. 5 is a cross-sectional view showing a thin film capacitor according to a second embodiment of the present invention.
  • FIG. 6 is a cross-sectional view showing a thin film capacitor of a comparative example.
  • FIG. 7 is a plan view showing a mounting board used in the experiment.
  • 8] A sectional view showing a thin film capacitor according to a third embodiment of the present invention.
  • FIG. 9 is a cross-sectional view showing a thin film capacitor of a fourth embodiment of the present invention.
  • FIG. 11 A plan view and a cross-sectional view showing a thin film capacitor according to a fifth embodiment of the present invention.
  • 12 A plan view and a sectional view showing a thin film capacitor according to a sixth embodiment of the present invention.
  • FIG. 13 A plan view and a sectional view showing a thin film capacitor according to a seventh embodiment of the present invention.
  • FIG. 14 A sectional view showing a manufacturing process for the thin film capacitor of the seventh embodiment of the present invention.
  • FIG. 15 is a cross-sectional view showing a manufacturing process of the thin film capacitor of the seventh example of the present invention.
  • FIG. 16 is an enlarged cross-sectional view of a thin film capacitor according to a seventh embodiment of the present invention.
  • FIG. 17 is a plan view showing a thin film multilayer capacitor according to an eighth embodiment of the present invention.
  • FIG. 19 is a cross-sectional view showing a thin film multilayer capacitor in accordance with an eighth embodiment of the present invention.
  • FIG. 1 (a) is a plan view showing a thin film capacitor according to the first embodiment of the present invention
  • FIG. 1 (b) is a cross-sectional view taken along line AA in FIG. 1 (a).
  • the thin film capacitor of the present invention includes a substrate 10 as S, an adhesion layer 11 made of BST (barium strontium titanate), and a capacitor portion 20 formed on the adhesion layer 11.
  • BST barium strontium titanate
  • the capacitor unit 20 includes a lower electrode 21 and an upper electrode 23 made of Pt, and a dielectric thin film 22 made of BST.
  • the thin film capacitor further includes a protective layer 30 formed so as to cover the capacitor unit 20 and having a two-layer structure of an inorganic insulating layer 31 and a first organic insulating layer 32.
  • the inorganic insulating layer 31 is also made of nitride nitride, and the first organic insulating layer 32 is made of polyimide.
  • a first opening 33a is formed in the protective layer 30, and a first lead conductor 40a connected to the upper electrode 23 through the first opening 33a is formed. More specifically, the first lead conductor 40a is connected to the first connection portion 41a formed in the first opening portion 33a and connected to the upper electrode 23, and the first connection portion 41a. And a first lead portion 42a formed on the protective layer 30.
  • a first under bump layer 51a made of M is formed on the first routing portion 42a, and a first bump 52a having a soldering force is formed on the first under bump layer 51a.
  • the first under bump layer 51a is formed to prevent solder erosion! Depending on the material and thickness of the first lead-out portion 42a, the first under bump layer 5 la Even if there is no provision, it does not work.
  • the protective layer 30 has a second opening 33b, and the second connection portion 41b of the second lead conductor 40b is formed inside the second opening 33b! Connect to electrode 21.
  • a second under bump layer 5 lb and a second bump 52b are formed on the second lead-out portion 42b connected to the second connection portion 41b.
  • a second organic insulating layer 60 having a BCB (benzocyclobutene) force is formed so as to cover the lead conductors 40a and 40b and the first organic insulating layer 32.
  • the bump 52a, 52b force S is formed so as to avoid the vertical line of the connecting portions 41a, 41b, so that the vertical direction applied to the bumps 52a, 52b Stress in the (vertical direction in the figure) or horizontal direction (lateral direction in the figure) is relieved by the protective layer 30. Therefore, a large stress is applied to the upper electrode 23 or the lower electrode 21. Therefore, it is possible to prevent peeling between the upper electrode 23 and the dielectric thin film 22 and between the lower electrode 21 and the adhesion layer 11 where the bonding strength between the layers is not strong. Further, it is possible to prevent the occurrence of a short circuit due to damage to the dielectric thin film 22.
  • the protective layer 30 includes the first organic insulating layer 32, and the drawn conductors 40a and 40b are formed on the first organic insulating layer 32.
  • the stress in the vertical direction and the horizontal direction generated by the amplifiers 52a and 52b is relieved by the elastic deformation of the first organic insulating layer 32, so that the stress transmitted to the connecting portions 41a and 41b can be further effectively reduced. Can do.
  • the force provided with the under bump layers 51a and 51b on the lead conductors When the under bump layers 51a and 51b are provided, the present invention becomes more effective.
  • the under bump layers 51a and 51b are formed on the lead portions 42a and 42b apart from the connection portions 41a and 41b, the stress generated when the under bump layers 51a and 51b are formed is connected. It is possible to prevent reaching the upper electrode 23 and the lower electrode 21 through the layer. Even if this stress is applied to the bow I winding parts 42a and 42b, the stress is relieved by the protective layer 30 under the lead parts 42a and 42b, so that a large stress is generated on the upper electrode 23 and the lower electrode 21. There is no.
  • the ESR of the thin film capacitor may need to be increased beyond a certain level due to the design of the device on which the thin film capacitor is mounted. According to the present invention, even in such a case, the resistance value in the routing portions 42a and 42b can be easily increased by extending the routing portions 42a and 42b for a long time. Therefore, the ESR of the thin film capacitor is increased. It is easy to When it is desired to reduce the ESR, a material having a high conductivity is used as the material of the routing parts 42a and 42b, and the lengths and widths of the routing parts 42a and 42b are shortened.
  • FIGS. 2 and 3 are cross-sectional views showing the manufacturing process of the thin film capacitor.
  • a S substrate 10 with a thermal acid film (not shown) is prepared, A BST MOD raw material solution containing organic compounds of Ba, Sr, and Ti is applied by spin coating, and heat treatment is performed at 625 ° C for 30 minutes in an oxygen atmosphere to form an adhesion layer 11 having a BST force of 50 nm in thickness. Formed.
  • a lower electrode 21 made of Pt having a thickness of 200 nm is formed by sputtering, and the MOD raw material solution of BST is applied onto the lower electrode 21 and heat treatment is performed under the same conditions as described above.
  • a dielectric thin film 22 having a thickness of lOOnm was formed, and an upper electrode 23 made of Pt having a thickness of 200 nm was formed on the dielectric thin film 22 by sputtering (see FIG. 2 (b)).
  • a resist is coated on the upper electrode 23, exposed and developed to pattern the resist, and dry etching is performed to form the upper electrode 23 as shown in FIG. 2 (c). Turned.
  • a resist is applied, exposure and development are performed, and wet etching is performed. As shown in Fig. 2 (d), the dielectric thin film 22 was patterned.
  • an inorganic insulating layer 31 having a thickness of 1 m nitride nitride was formed by sputtering. Further, photosensitive polyimide was applied, exposed and developed, and then cured to form a first organic insulating layer 32 having a thickness of 3 m. Then, the inorganic insulating layer 31 was patterned by performing dry etching using the first organic insulating layer 32 as a mask (see FIG. 3 (g)).
  • a metal layer 43 was formed by sequentially forming Ti with a thickness of lOOnm and Cu with a thickness of 500nm by sputtering. That is, in the figure, the metal layer 43 is shown as a single layer, but in reality it has a two-layer structure of Ti ZCu. Furthermore, after applying a film resist, exposing and developing, electroplating was performed using the metal layer 43 as a power feeding layer to form an under bump layer 5 la, 5 lb made of Ni having a thickness of 2 m.
  • a resist is applied, exposed and developed, and the Cu layer is removed by wet etching, and the Ti layer is removed by dry etching, thereby patterning the metal layer 43 to form lead conductors 40a and 40b. did.
  • photosensitive BCB (benzocyclobutene) is applied, exposed and developed, and then cured to form the second organic insulating layer 60, and the exposed portions of the under bump layers 51a and 51b are electrically charged.
  • Fig. 1 shows the formation of bumps 52a and 52b made of Sn-Ag-Cu lead-free solder after forming a 500nm thick Ni layer and a 500nm thick Au layer (not shown) in order A thin film capacitor was completed.
  • FIG. 4 is a plan view showing the thin film capacitor of this example
  • FIG. 5 (a) is a cross-sectional view taken along line BB in FIG. 4
  • FIG. 5 (b) is a cross-sectional view taken along line CC in FIG. .
  • FIGS. 4 and 5 the same or corresponding parts as those in FIGS. 1 and 3 are denoted by the same reference numerals, and description thereof will be omitted as appropriate.
  • the force of the first routing portion 42a is connected to each of the two first connection portions 41a, and the force of the second routing portion 42b is respectively It is characterized by being connected to two second connection parts 41b.
  • two connection parts 41a and 41b can be provided for one bump 52a and 52b.
  • the ESL decreases as the number of connection portions 41a and 41b is increased.
  • the thin film capacitor has high processing accuracy and is patterned by photolithography, so that the interval between the connecting portions can be reduced to about 100 m.
  • connection portion is provided immediately below the bump, the interval between the connection portions is limited by the interval between the lands on the mounting substrate to which the bump is connected. End up.
  • the position of the bump and the position of the connection part are different, and more connection parts can be formed than the number of bumps. It is possible to reduce ESL by narrowing the gap between connecting parts.
  • the thin film capacitor of this example can be manufactured by the same method as the thin film capacitor of Example 1. Comparative example
  • the thin film capacitor shown in FIG. 6 was manufactured by a manufacturing method similar to the manufacturing method described in Example 1.
  • the lead conductors 40a and 40b have a force only in the portion corresponding to the connecting portion of the present invention, and the bumps 52a and 52b are formed immediately above. It is.
  • a glass-epoxy substrate 71 having a thickness of 1.27 mm (a linear expansion coefficient of about 40 ppm Z ° C) and a Cu circuit 72 having a thickness of 35 m formed on the substrate 71 are provided.
  • a mounting substrate 70 was prepared by forming a solder resist layer 74 while leaving the pad portion 73.
  • Ten thin film capacitors of Examples 1 and 2 and 10 thin film capacitors of comparative examples were produced and mounted on the mounting substrate 70, respectively. Immediately after mounting, all samples were confirmed to have broken or shorted inside the thin film capacitor.
  • the mounted sample was subjected to a 1000-cycle thermal cycle test at 55 ° C to + 125 ° C, and then it was examined whether a short circuit occurred between the upper electrode and the lower electrode.
  • the force with which there was no short circuit occurred in all the samples was examined.
  • the thin film capacitor according to the third example shown in FIG. 8 is a modification of the thin film capacitor of Example 1. Since the planar arrangement of the bumps 52a and 52b is the same as that in FIG. 1, the illustration is omitted.
  • This thin film capacitor is characterized in that the upper electrode 23, the dielectric thin film 22 and the lower electrode 21 immediately below the bumps 52a and 52b are removed. As a result, there is no capacitor portion directly under the bumps 52a and 52b. Therefore, when the stress is applied to the bumps 52a and 52b in the vertical direction or the horizontal direction, the capacitor portion directly under the bumps 52a and 52b is damaged. It can be prevented from occurring.
  • the manufacturing method may be the same as in Example 1, but before the inorganic insulating layer 31 is formed, the upper electrode 23, the dielectric thin film 22, the lower electrode 21, and a part of the adhesion layer 11 are dry-etched. Alternatively, it is necessary to provide a step of removing by wet etching.
  • Example 4
  • the thin film capacitor according to the fourth example shown in FIG. 9 is a modification of the thin film capacitor of Example 2.
  • the plane arrangement of bumps is the same as in Fig. 4, so this is used.
  • Fig. 9 (a) is a cross-sectional view taken along line BB in Fig. 4, and Fig. 9 (b) is a cross-sectional view taken along line CC.
  • This thin film capacitor is characterized in that the upper electrode 23 just below the bump 52b is removed. This prevents a capacitor from being formed between the lead conductor 40b and the upper electrode 23. As a result, the protective layer 30 (the inorganic insulating layer 31 and the first organic insulating layer 32) is prevented from being short-circuited and leaked by the electric field applied to the protective layer 30, thereby improving the reliability of Canonita. And
  • the method of manufacturing this thin film capacitor may be the same as that of Example 2, but before forming the inorganic insulating layer 31, a step of removing the upper electrode 23 immediately below the bump 52b by dry etching or wet etching is performed. It is necessary to provide it.
  • the lead conductor composed of the connecting portion and the lead portion and forming the bump on the lead portion
  • the stress acting on the bump does not directly reach the electrode layer. Occurrence of defects such as peeling and short-circuiting can be prevented.
  • the value of the equivalent series resistance can be set to a desired value by selecting the length, width, thickness or material of the routing portion.
  • FIG. 11 (a) is a plan view showing a thin film capacitor according to the fifth embodiment
  • FIG. 11 (b) is a sectional view taken along the line DD.
  • the organic insulating layer is shown through.
  • the routing portions 42a and 42b are interposed between the first conductor lines 43a and 43b, the second conductor lines 44a and 44b, and the first conductor line and the second conductor line.
  • the bent portions 45a and 45b are the same.
  • the first conductor line 43a is connected to the connection conductor 41a connected to the upper electrode 23, and a bump 52a is formed at the end of the second conductor line 44a.
  • the first conductor line 43b is connected to the connection conductor 4 lb connected to the lower electrode 21, and a bump 52b is formed at the end of the second conductor line 44b.
  • the conductor line is bent at a right angle in the middle of the routing portions 42a and 42b.
  • FIG. 12 (a) is a plan view showing a thin film capacitor according to the sixth embodiment
  • FIG. 12 (b) is a cross-sectional view taken along the line EE.
  • the organic insulating layer 60 is shown through.
  • This thin film capacitor is a modification of the thin film capacitor of Example 5, in which the conductor lines are bent 180 degrees at the bent portions 45a and 45b, and the first conductor lines 43a and 43b and the second conductor lines 44a and 44b are bent. Are parallel to each other, and the currents flowing through the first conductor lines 43a and 43b and the second conductor lines 44a and 44b are reversed.
  • the lengths of the routing portions 42a and 42b can be increased within a limited area, and the room for stress relaxation and ESR adjustment is increased.
  • the first conductor lines 43a and 43b and the second conductor lines 44a and 44b are arranged in parallel, so that the magnetic field generated in the first conductor lines 43a and 43b and the second conductor lines 44a and 44b are If the magnetic fields generated by the two cancel each other, the equivalent series inductance (ESL) generated in the routing portions 42a and 42b can be suppressed.
  • ESL equivalent series inductance
  • a thin film capacitor 200 according to a seventh embodiment of the present invention will be described with reference to FIGS.
  • FIG. 13 (a) is a plan perspective view showing the thin film capacitor 200
  • FIG. 13 (b) is a cross-sectional view taken along line AA in FIG. 13 (a).
  • the outer protective layer 270 is not shown for ease of strength.
  • FIG. 13 (b) shows the enlarged stepped portions of each layer in an exaggerated manner, and therefore the dimensions of FIGS. 13 (a) and 13 (b) do not match.
  • the thin film capacitor 200 is a two-terminal thin film capacitor in which a pair of external electrodes 260 a and 260 b are exposed from the external protective layer 270 as external connection terminals.
  • the thin film capacitor 200 includes an adhesion layer 214 made of BST, a Canon portion 216, a protective layer 218, lead conductors 252a and 252b, and an external electrode 260 on the thermal oxide film 212 of the Si substrate 210 in this order. a, 260b and an outer protective layer 270 are formed.
  • a dielectric thin film 222 made of BST force is sandwiched between an upper electrode 224 made of Pt and a lower electrode 220.
  • the capacitor part 216 is covered with a protective layer 218 having a two-layer structure of an inorganic insulating layer 230 and an organic insulating layer 240.
  • the inorganic insulating layer 230 is made of nitrided nitride
  • the organic insulating layer 240 is made of polyimide.
  • lead conductors 252a and 252b are formed on the protective layer 218, lead conductors 252a and 252b are formed. Leader conductor
  • 252a and 252b are respectively connected to electrodes 220 and 22 through openings formed in the protective layer 218.
  • Connection parts 254a, 254b connected to 4 and routing parts extending from the connection parts 254a, 254b
  • the external electrodes 260a and 260b are formed on the lead portions 256a and 256b of the lead conductors 252a and 252b, respectively.
  • the external protective layer 270 covers the entire main surface of the Si substrate 210 except for the central portions of the external electrodes 260a and 260b! / Speak.
  • the protective layer 218 includes the organic insulating layer 240, and the lead conductors 252a and 252b are formed on the organic insulating layer 240. This reduces the stress transmitted to the outer electrodes 260a and 260b, and the stress in the direct and horizontal directions is alleviated by elastic deformation of the organic insulating layer 240, thus further reducing the stress transmitted to the connecting portions 2 54a and 254b. can do.
  • the lead conductors 252a and 252b are arranged such that the connection portions 254a and 254b of one lead conductor are arranged on the other lead conductor side, and the lead portions 256a and 256b of one lead conductor are the other lead conductors.
  • the conductor force also extends away.
  • the ESR of thin film capacitors should not be increased beyond a certain level due to the design of the equipment in which the thin film capacitors are mounted. You may have to Even in such a case, the ESR of the thin film capacitor can be easily increased because the resistance value in the routing portions 256a and 256b can be easily increased by extending the routing portions 256a and 256b for a long time.
  • a material having a high conductivity is used as the material of the routing parts 256a and 256b, and the length of the routing parts 256a and 256b can be shortened or the width and thickness can be increased.
  • the area where the direction of the current is reversed can be increased in the opposed portion of the internal electrodes 220 and 224, and the magnetic field can be canceled. Since the magnetic field generated in the facing portion can be reduced, the ESL of the thin film capacitor 200 as a whole can be reduced.
  • ESR can be lowered by providing two or more connecting portions 254a and 254b with internal electrodes 220 and 224, respectively.
  • the opposing portions of the internal electrodes 220 and 224 can be enlarged, the ESL of the thin film capacitor 200 as a whole can be reduced.
  • FIGS. 14 and 15 are cross-sectional views showing the manufacturing process of the thin film capacitor 200.
  • FIG. 14 and 15 are cross-sectional views showing the manufacturing process of the thin film capacitor 200.
  • a substrate 525 having a thickness of 525 m made of Si with a thermal oxide film 212 is prepared, and an organic compound of Ba, Sr, Ti is added to 7: 3 :
  • a BST MOD raw material solution containing a molar ratio of 10 was applied by spin coating, dried, and then subjected to RTA (rapid temperature rise heat treatment) at 650 ° C for 30 minutes in an oxygen atmosphere to obtain a BST film with a thickness of lOOnm.
  • RTA rapid temperature rise heat treatment
  • a lower electrode 220 made of Pt having a thickness of 200 nm is formed by sputtering, and a MOD raw material solution of BST having the same molar ratio as described above is applied onto the lower electrode 220 and heat treatment is performed under the same conditions as above.
  • a dielectric thin film 222 having a thickness of lOOnm was formed, and an upper electrode 224 made of Pt having a thickness of 200 nm was formed on the dielectric thin film 222 by sputtering.
  • a photosensitive resist is applied onto the upper electrode 224, and after beta, exposure, and development, heat treatment is performed to a predetermined temperature to form a resist pattern, and the formed resist pattern is masked.
  • the upper electrode 224 is processed by ion milling to form the opening 224a and the outer edge 224s, and the remaining resist is subjected to O plasma ashing treatment. Removed.
  • a resist pattern is formed in the same manner as described above, and as shown in FIG. 14 (c), an opening 222a is processed in the dielectric thin film 222, and a part 221 of the lower electrode 220 is exposed to form a lower portion. An electrode lead-out part was formed.
  • the lower electrode 220 and the adhesion layer 214 at the outer periphery of the element were covered to form outer edges 220s and 214s. .
  • the crystallinity of the dielectric thin film 222 was improved by performing a heat treatment in oxygen at 850 ° C for 30 minutes, and then, FIG. As shown in e), an inorganic insulating layer 230 made of silicon nitride having a thickness of 500 nm was formed by sputtering.
  • a photosensitive polyimide is applied on the inorganic insulating layer 230, and after being exposed to light, developed, and cured, as shown in FIG. 15 (f), a thickness having openings 240a and 240b and an outer edge 240s.
  • An organic insulating layer 240 having a thickness of 3 / zm was formed.
  • REI reactive ion etching
  • the inorganic insulating layer 230 is covered, and as shown in FIG. 15 (g), a part of the electrodes 220, 224 221, 22
  • Ti having a thickness of 50 nm and Cu having a thickness of 2000 nm were formed by sputtering to form a metal film 250 shown in Fig. 15 (h).
  • a photosensitive resist is applied, subjected to beta, exposure, and development, and then heated to a predetermined temperature to form a resist pattern.
  • the metal layer 25 is used as a mask.
  • Electrolytic plating was performed using 0 as the power feeding layer, and a 3000 nm thick Cu film was formed in the resist opening to form outer electrodes 260a and 260b as shown in Fig. 15 (i).
  • the external electrodes 260a and 260b may be a single layer or multiple layers. Further, the metal type of the external electrodes 260a and 260b can be changed according to the mounting method. For example, even if a Cu layer is formed on the Au underlayer, a Ni layer is formed on the Au underlayer, or a Cu layer is formed on the Sn underlayer.
  • a photosensitive resist is applied, and after beta, exposure, and development, heat treatment is performed to a predetermined temperature to form a resist pattern, and the metal film 250 is partially formed by wet etching. As shown in FIG. 15 (j), lead conductors 252a and 252b were formed.
  • the outermost protective layer 270 is formed of polyimide as the uppermost layer, this is not necessary depending on the mounting method. In this case, FIG. 15 (j) and FIG. 13 (a) are the final shapes.
  • a bottomed groove having a depth of 40 m is formed from the side of the external electrodes 260a and 260b so as to have a predetermined shape (1. Omm X O. 5mm). Nof cut
  • each layer is patterned so that the Si oxide film 212 is exposed in the vicinity of the cut line at the end of the element.
  • polishing was performed from the back side of the Si substrate 210 until the element thickness reached 30 ⁇ m.
  • the element was separated by bonding to a polishing plate using an adhesive from the external electrode forming side, and after grinding and polishing, the adhesive was washed and removed.
  • the external electrodes 260a and 260b are formed on the organic insulating layer 240, the stress during mounting can be relaxed by the organic insulating layer 240. Since the external electrodes 260a and 260b are arranged apart from the connection rods 254a and 254b between the lead conductors 252a and 252b and the inner rod electrodes 220 and 224, peeling of the inner electrodes 220 and 224 can be prevented.
  • the thin film capacitor 200 has a shorter current path in the internal electrodes 220, 224 compared to the conventional structure, and the internal electrodes 220, 224 adjacent to each other in most regions. Since the direction of the current is almost opposite, the generated magnetic field can be canceled out, so ESR and ESL are lowered.
  • the substrate 210 can be ground and polished to a thickness of several tens / zm.
  • FIG. 17 is a plan view showing the thin film multilayer capacitor 300.
  • 18 is a cross-sectional view taken along line AA in FIG. 17, and
  • FIG. 19 is a cross-sectional view taken along line BB in FIG.
  • the thin film multilayer capacitor 300 has four BST layers 330, 332, 334, 336 and Pt 4 formed alternately on the thermal oxide film 312 of the substrate 310 in the same manner as in Example 7.
  • a protective layer 314 with a two-layer structure comprising an inorganic insulating layer 340 made of silicon nitride and a polyimide organic insulating layer 350, and a lead conductor. 360a, 360b, external electrode 370a, 370b force is formed!
  • the three layers 332, 334, and 336 sandwiched between the internal electrodes 320, 322, 324, and 326 function as a dielectric thin film of the capacitor unit 314.
  • the BST layer 330 functions as an adhesion layer between the thermal oxide film 312 and the capacitor portion 314.
  • one lead conductor 360a includes connection portions 362a and 364a connected to the first and third internal electrodes 320 and 324, respectively, and a lead disposed on the protective layer 316. Rotating part 366a. Further, as shown in FIG. 19, the other lead conductor 360b is connected to the connection portions 362b and 364b connected to the second and fourth internal electrodes 322 and 326, respectively, and the lead arranged on the protective layer 316. Part 366b.
  • the thin film multilayer capacitor 300 can be manufactured by the same method as the thin film capacitor 200 of Example 7.
  • the external electrodes 370a and 370b are formed on the organic layer 350, the stress during mounting can be relaxed by the organic layer 350.
  • the external electrodes 370a and 370b are connected to the lead conductors 360a and 360b 362a, 364a,; the 362b and 364b forces are separated from each other so that the inner electrodes 320, 322, 324, and 326 are prevented from peeling off. You can do the power S.
  • the current path in the internal electrodes 320, 322, 324, 326 is short, and the direction of the current in the adjacent internal electrode is almost opposite in most regions.
  • the generated magnetic field can be canceled out, so ESR and ESL are lowered.
  • the substrate 310 can be ground and polished to a thickness of several tens / zm.
  • Examples 1 to 8 above are merely examples of embodiments of the present invention, and the present invention is not limited thereto.
  • the method for forming a dielectric thin film is not limited to the MOD method (organic metal decomposition method), but may be a sol-gel method, a sputtering method, a CVD method (chemical vapor deposition method), or the material is changed to BST.
  • PZT lead zirconate titanate
  • the film formation method and material are not particularly limited, and a known film formation method or material may be applied.

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Abstract

　バンプ等の外部接続端子に働く鉛直方向の応力が電極層に集中しない構造を有するとともに、等価直列抵抗を所望の値に増加させることが容易な薄膜キャパシタとその製造方法を提供する。 　基板と、前記基板上に形成され少なくとも１層の誘電体薄膜と少なくとも２層の電極層からなるキャパシタ部と、前記キャパシタ部の少なくとも一部を覆う保護層と、前記キャパシタ部のいずれかの電極層と電気的に接続する引き出し導体と、前記引き出し導体上に形成されたバンプと、を備え、前記引き出し導体は、前記保護層に形成された開口部内に形成されて前記キャパシタ部のいずれかの電極層と電気的に接続する接続部と、前記保護層上に延伸された引き回し部とからなり、前記バンプは前記引き回し部上に形成されている。

Description

明 細 書
薄膜キャパシタ
技術分野
[0001] 本発明は薄膜キャパシタに関し、より詳しくは集積回路のデカップリング用などに使 用される薄膜キャパシタに関する。
背景技術
[0002] 近年、 LSI (大規模集積回路）の処理速度の高速化により、デカップリングキャパシ タが用いられるようになって!/、る。デカップリングキャパシタの高周波追随 ¾能を向上 要求されるため、 LSIの直下にデカップリングキャパシタを配し、ノンプによってデカ ップリングキャパシタと LSIを接続することが行われている。
[0003] 力かる形態のデカップリング用に用いられる薄膜キャパシタとして、例えば特許文献 1に記載された薄膜キャパシタがある。この薄膜キャパシタについて、図 10を参照し て説明する。
[0004] 薄膜キャパシタ 100は、基板 101上に順に形成された下部電極 102、誘電体薄膜 103、上部電極 104を有している。そして、下部電極 102および上部電極 104にはそ れぞれ導体パッド 107a, 107bが接続されている。導体パッド 107a, 107b上には L SIや実装基板などとの電気的接続のためのバンプ 108a, 108bが形成されている。 さらに、バンプ 108a, 108bからの機械的応力を緩和するためにポリイミド等の樹脂 材カもなる保護絶縁層 106が設けられるとともに、キャパシタ部（下部電極 102、誘電 体薄膜 103および上部電極 104)と保護絶縁層 106との間に非導電性無機質材料 力 なるバリア層 105が設けられている。ノリア層 105を設けることにより、ポリイミドの 硬化時に起こる脱水縮合反応によって放出される H Oが分解されて生じる水素ィォ
2
ンが誘電体薄膜 103に悪影響を及ぼすことを防止している。
特許文献 1：特開 2004— 214589号公報
発明の開示
発明が解決しょうとする課題 [0005] 特許文献 1に記載された発明では、バンプ 108a, 108bからの機械的応力を緩和 するために保護絶縁層 106を設けている。この保護絶縁層 106は、バンプ 108a, 10 8bに対する水平方向（基板 101の主面に平行な方向、図の横方向）の応力に対して は緩衝材として一定の有効性があるものの、鉛直方向（基板 101の主面に垂直な方 向、図の縦方向）の成分を有する応力に対しての緩衝効果は必ずしも十分ではない
[0006] ここで、バンプ 108a, 108bに対して鉛直方向の成分を有する応力が働くメカ-ズ ムについて説明すると、薄膜キャパシタに通常用いられる Si基板の線膨張係数は 2 〜3ppmZ°Cであるが、榭脂多層基板の線膨張係数は数十 ppmZ°C程度と Si基板 の線膨張係数と比較して力なり大きいため、榭脂多層基板に薄膜キャパシタを実装 して温度変化が起こると、基板の線膨張係数の違いによってどちらかの基板に反りが 発生する。
[0007] Si基板と榭脂基板の 、ずれが反るかは基板の厚みやヤング率によって決定される 力 例えば Si基板のほうが相対的に変形しやすい場合において、はんだバンプを用 いて実装を行ったあとに冷却すると、榭脂基板のほうが相対的に大きく収縮するため 薄膜キャパシタはバンプが形成されて 、な 、側の面を凸にして変形する。このような 変形が生じると、中央付近に形成されているバンプには大きな引っ張り応力が生じる 。同時に、外周付近に形成されているバンプには剪断応力、すなわち Si基板の面方 向の応力が生じる。一方、榭脂基板のほうが相対的に変形しやすい場合には、冷却 時に榭脂基板は薄膜キャパシタが実装されて 、な 、側の面を凹として変形するので 、外側のバンプに大きな引っ張り応力が生じる。
[0008] ここで図 10においてバンプ 108bに図の上方向の引っ張り応力が発生すると、バン プ 108bと導体パッド 107bとの界面および導体パッド 107bと上部電極 104との界面 の接合強度は相対的に強いため、上部電極 104が上方向に引っ張られる。また同様 に、バンプ 108bに剪断応力が生じると、上部電極 104が横方向に引っ張られる。そ して上部電極 104と誘電体薄膜 103とは材質の違いにより（上部電極 104は金属で あるのに対して、誘電体薄膜 103は酸ィ匕物であるため）界面の接合強度が相対的に 弱いため、上部電極 104と誘電体薄膜 103との界面に剥離が生じたり、上部電極 10 4の破断を招 、たりしてキャパシタとしての機能が著しく損なわれることがあった。また 、界面に剥離が生じないまでも、界面に大きな引っ張り応力が残留した状態ではキヤ パシタとしての信頼性に悪影響を及ぼす。
[0009] 引っ張り応力の原因となる基板の反りはバンプの材料としてリフロー温度が高い無 鉛はんだを用いた場合に特に顕著であり、近年は環境への影響性に配慮して無鉛 はんだの使用が増加していることから、このような問題点への対応は喫緊の課題であ る。
[0010] なお、上記では榭脂基板上に薄膜キャパシタを実装した場合を例にとって説明した 力 セラミック基板上に実装した場合でも同様の問題が生じる。セラミック基板は線膨 張係数が榭脂基板よりも小さいがヤング率は高いため、結局バンプに大きな引っ張り 応力が発生することに変わりはない。
[0011] また、薄膜キャパシタの基板としてサファイア基板 (線膨張係数およそ 8ppmZ°C) や石英ガラス基板 (線膨張係数およそ 0. 5ppmZ°C)などを使用した場合にも、実装 基板との線膨張係数の差があるので上記の問題が発生する。
[0012] さらにまた、薄膜キャパシタをコンピュータの MPU (Micro Processing Unit)などの デカツプリングコンデンサとして使用する場合、薄膜キャパシタの ESR (等価直列抵 抗)を高くしなければならない場合がある。通常、 MPUのデカップリング用としては複 数のキャパシタが使用され、薄膜キャパシタよりも容量の大きいキャパシタが MPUか ら見て薄膜キャパシタよりも遠 、位置に配置される。このように異なる容量及びインダ クタンスを持つキャパシタを併用すると特定の周波数においてインピーダンスが高く なる現象が発生することが知られており、これを防止するためには薄膜キャパシタの E SRを大きくすればよ!、ことも知られて!/、る。薄膜キャパシタの ESRは構造上小さ!/ヽの で、 ESRを大きくするためには電極間に比較的厚い抵抗体膜を設けるなどの工夫が されているが、厚い抵抗体膜を挿入することにより、キャパシタの電極が応力を受ける という問題がある。これは、抵抗体として一般的に使用される窒化物の成膜応力が大 き 、ことと、抵抗体のヤング率が高 ヽために電極に作用する応力が大きくなるためと 考えられる。
[0013] 本発明は上記の問題に鑑みてなされたものであり、バンプ等の外部接続端子に働 く鉛直方向の応力が電極層に集中しない構造を有するとともに、等価直列抵抗を所 望の値に増加させることが容易な薄膜キャパシタとその製造方法を提供することを目 的とする。
課題を解決するための手段
[0014] 上記問題点を解決するために本発明の薄膜キャパシタは、基板と、前記基板上に 形成され少なくとも 1層の誘電体薄膜と少なくとも 2層の電極層とからなるキャパシタ 部と、前記キャパシタ部の少なくとも一部を覆う保護層と、前記キャパシタ部のいずれ かの電極層と電気的に接続する引き出し導体と、前記引き出し導体上に形成された 外部接続端子と、を備え、前記引き出し導体は、前記保護層に形成された開口部内 に形成されて前記キャパシタ部のいずれかの電極層と電気的に接続する接続部と、 前記保護層上に延伸された引き回し部とからなり、前記外部接続端子は前記引き回 し部上に形成されて ヽることを特徴とする。
[0015] これにより、バンプ等の外部接続端子は電極層に接続している接続部から離れた 位置に形成されるため、バンプ等の外部接続端子に働く応力が直接的に電極層に 及ぶことがなぐ電極層の剥離を防止することができる。また、引き回し部の長さや厚 み、材質を適宜選択することによって引き回し部での抵抗を比較的自由に調節可能 であるため、等価直列抵抗 (ESR)の調整を容易に行うことができる。
[0016] また、本発明の薄膜キャパシタは、前記保護層のうち少なくとも一層は有機絶縁体 力 なることを特徴とする。
[0017] 前記保護層のうち少なくとも一層を、ヤング率の低い有機絶縁体によって形成する ことにより、バンプ等の外部接続端子に働く応力が有機絶縁体の弾性変形によって 吸収されるため、電極に働く応力をより一層低減することができる。なお、保護層は有 機絶縁体力 なる一層のみであっても、その他の層をさらに有する多層構造であって ちょい。
[0018] さらにまた、前記引き回し部は、複数の前記接続部と接続していることを特徴とする
[0019] 電極と接続する接続部の数を多くするほど等価直列インダクタンス (ESL)を小さく することができるが、実装基板側の事情により、接続部の数に対応してバンプ等の外 部接続端子の数を増カロさせることができない場合がある。そこで、本発明では引き回 し部が複数の接続部に接続することにより、複数の接続部に対して一つのバンプ等 の外部接続端子を形成すればょ 、ことになるので、バンプ等の外部接続端子の数が 制限されていても接続部の数を増加させることができ、 ESLを効果的に低減すること ができる。なお、特許文献 1に典型的に示されているような従来の構造では、本発明 の接続部に該当する部分の直上にバンプ等の外部接続端子が形成されているから 、接続部の数と等しい数のバンプ等の外部接続端子が必要であり、複数の接続部が 一つのバンプ等の外部接続端子を共用できるのは、引き回し部を設けて該引き回し 部上にバンプ等の外部接続端子を形成するようにした本発明特有の構造によるもの である。
[0020] また、前記引き回し部は、少なくとも一箇所の屈曲部を有することが好ましい。引き 回し部の途中に少なくとも一箇所の屈曲部を設けることにより、バンプ等の外部接続 端子に働く応力をより効果的に減少させることができ、電極層に及ぶ応力をより低減 することができる。
[0021] さらに、前記引き回し部は、第 1の導体線路と前記第 1の導体線路と前記屈曲部を 介して接続する第 2の導体線路を備え、前記第 1の導体線路と前記第 2の導体線路 とが平行に配置されて 、ることが好まし!/、。
[0022] これにより、限られた面積の中で引き回し部の長さを長くすることができて応力の緩 和や ESRの調整余地が大きくなる。また、第 1の導体線路と第 2の導体線路とが平行 に配置されることにより、第 1の導体線路で発生する磁界と第 2の導体線路で発生す る磁界が互いに打ち消しあい、引き回し部で発生する等価直列インダクタンス (ESL )を抑制することができる。
[0023] 好ましくは、前記キャパシタ部の第 1の電極層に電気的に接続する第 1の引き出し 導体と、前記第 1の電極層とは異なる電位の前記キャパシタ部の第 2の電極層に電 気的に接続する第 2の引き出し導体と、を備える。前記第 1の引き出し導体は、前記 第 1の電極層に電気的に接続する第 1の接続部と、該第 1の接続部から前記保護層 上に延伸され、前記第 2の引き出し導体力 離間する方向に引き出された第 1の引き 回し部とを有する。前記第 2の引き出し導体は、前記第 2の電極層に電気的に接続 する第 2の接続部と、該第 2の接続部から前記保護層上に延伸され、前記第 1の引き 出し導体力も離間する方向に引き出された第 2の引き回し部とを有する。
[0024] この場合、電流の経路を短くして、 ESRを低くすることができる。また、キャパシタ部 の第 1及び第 2の電極層が互いに対向する領域のうち、第 1及び第 2の電極層を流れ る電流の方向が互いに逆向きになる部分を大きくできるので、キャパシタ部の第 1及 び第 2の電極層が互いに対向する領域で発生する磁界を小さくでき、薄膜キャパシタ 全体としての ESLを低くできる。
[0025] 好ましくは、前記キャパシタ部の一つの前記電極層に対して、前記引き出し導体の 複数の前記接続部が電気的に接続している。
[0026] この場合、引き出し導体の接続部で発生する ESRや ESLを抑制することができる。
発明の効果
[0027] 以上のように本発明によれば、接続部に連設された引き回し部上にバンプ等の外 部接続端子が形成されるので、バンプ等の外部接続端子に働く応力が直接的に電 極に及ぶことがなぐ電極層の剥離を防止することができる。また、引き回し部の長さ や厚み、材質を適宜選択することによって引き回し部での抵抗を比較的自由に調節 可能であるため、等価直列抵抗 (ESR)の調整を容易に行うことができる。
[0028] さらに引き回し部に屈曲部を設ければ、バンプ等の外部接続端子に働く応力をより 効果的に吸収することができる。また、屈曲部を介して接続する第 1の導体線路と第 2 の導体線路とを互いに平行になるように配置すれば、引き回し部での等価直列イン ダクタンス (ESL)の発生を抑制することができる。
図面の簡単な説明
[0029] [図 1]本発明の第 1の実施例の薄膜キャパシタを示す平面図および断面図である。
[図 2]本発明の第 1の実施例の薄膜キャパシタの製造工程を示す断面図である。
[図 3]本発明の第 1の実施例の薄膜キャパシタの製造工程を示す断面図である。
[図 4]本発明の第 2の実施例の薄膜キャパシタを示す平面図である。
[図 5]本発明の第 2の実施例の薄膜キャパシタを示す断面図である。
[図 6]比較例の薄膜キャパシタを示す断面図である。
[図 7]実験に用いた実装基板を示す平面図である。 圆 8]本発明の第 3の実施例の薄膜キャパシタを示す断面図である。
圆 9]本発明の第 4の実施例の薄膜キャパシタを示す断面図である。
圆 10]従来の薄膜キャパシタを示す断面図である。
圆 11]本発明の第 5の実施例の薄膜キャパシタを示す平面図および断面図である。 圆 12]本発明の第 6の実施例の薄膜キャパシタを示す平面図および断面図である。 圆 13]本発明の第 7の実施例の薄膜キャパシタを示す平面図および断面図である。 圆 14]本発明の第 7の実施例の薄膜キャパシタの製造工程を示す断面図である。 圆 15]本発明の第 7の実施例の薄膜キャパシタの製造工程を示す断面図である。 圆 16]本発明の第 7の実施例の薄膜キャパシタの拡大断面図である。
圆 17]本発明の第 8の実施例の薄膜積層キャパシタを示す平面図である。
圆 18]本発明の第 8の実施例の薄膜積層キャパシタを示す断面図である。
圆 19]本発明の第 8の実施例の薄膜積層キャパシタを示す断面図である。
符号の説明
10 基板
20 キャパシタ部
21 下部電極
22
23 上部電極
30
31
32 第 1の有機絶縁層
40a, 40b 引き出し導体
41a, 41b
42a, 42b 引き回し部
52a, 52b バンプ (外部接続端子)
200 薄膜キャパシタ
210
216 キャパシタ部 218 保護層
220 下部電極
222 誘電体薄膜
224 上部電極
230 無機絶縁層
240 有機絶縁層
252a, 252b 引き出し導体
254a, 254b 接続部
256a, 256b 引き出し部
260a, 260b 外部電極 (外部接続端子）
270 外部保護層
300 薄膜積層キャパシタ (薄膜キャパシタ)
310 基板
314 キャパシタ部
316 保護層
320, 322, 324, 326 内部電極
330, 332, 334, 336 誘電体薄膜
340 無機絶縁層
350 有機絶縁層
360a, 360b 引き出し導体
362a, 362b 接続部
364a, 364b 接続部
366a, 366b 引き出し部
370a, 370b 外部電極 (外部接続端子）
発明を実施するための最良の形態
以下において添付図面を参照しつつ本発明を実施するための最良の形態につい て説明する。
実施例 1 [0032] 図 1 (a)は本発明の第 1の実施例に係る薄膜キャパシタを示す平面図であり、図 1 ( b)は図 1 (a)における A— A線断面図である。本発明の薄膜キャパシタは、 S な る基板 10と、 BST (チタン酸バリウムストロンチウム)からなる密着層 11と、密着層 11 上に形成されたキャパシタ部 20とを備える。
[0033] キャパシタ部 20は Ptからなる下部電極 21および上部電極 23と、 BSTからなる誘電 体薄膜 22とからなる。薄膜キャパシタは、キャパシタ部 20を覆うように形成され、無機 絶縁層 31と第 1の有機絶縁層 32の 2層構造を有する保護層 30をさらに備える。無機 絶縁層 31は窒化ケィ素カもなり、第 1の有機絶縁層 32はポリイミドからなる。
[0034] 保護層 30には第 1の開口部 33aが形成され、該第 1の開口部 33aを介して上部電 極 23と接続する第 1の引き出し導体 40aが形成されている。より詳しくは、第 1の引き 出し導体 40aは、第 1の開口部 33a内に形成されて上部電極 23と接続している第 1 の接続部 41aと、第 1の接続部 41aに連設され保護層 30上に形成された第 1の引き 回し部 42aとから構成されて 、る。
[0035] 第 1の引き回し部 42a上には Mからなる第 1のアンダーバンプ層 51aが形成されて おり、第 1のアンダーバンプ層 51a上にはんだ力もなる第 1のバンプ 52aが形成され て 、る。第 1のアンダーバンプ層 51aははんだ喰われを防止するために形成されて!ヽ るものであり、第 1の引き回し部 42aの材質や厚み如何によつては、第 1のアンダーバ ンプ層 5 laを設けなくても力まわない。
[0036] また、保護層 30は第 2の開口部 33bを有し、第 2の引き出し導体 40bの第 2の接続 部 41bが該第 2の開口部 33bの内部に形成されて!、て下部電極 21と接続して 、る。 第 2の接続部 41bに連設する第 2の引き回し部 42b上には第 2のアンダーバンプ層 5 lbと第 2のバンプ 52bが形成されて!、る。
[0037] 引き出し導体 40a, 40bと第 1の有機絶縁層 32を覆うように、 BCB (ベンゾシクロブ テン)力もなる第 2の有機絶縁層 60が形成されて 、る。
[0038] 本発明の薄膜キャパシタはこのように構成されていることにより、バンプ 52a, 52b力 S 接続部 41a, 41bの鉛直線上を避けて形成されるので、バンプ 52a, 52bに加わった 鉛直方向（図の縦方向）あるいは水平方向（図の横方向）の応力が保護層 30によつ て緩和される。そのため上部電極 23あるいは下部電極 21に大きな応力が力かること がなぐ層間の接合強度が強くない上部電極 23—誘電体薄膜 22間や、下部電極 21 密着層 11間の剥離を防止することができる。また、誘電体薄膜 22が損傷すること によるショートの発生を防止することができる。
[0039] また、本実施例では保護層 30が第 1の有機絶縁層 32を備え、第 1の有機絶縁層 3 2上に引さ出し導体 40a, 40b力形成されている。これによりノンプ 52a, 52bにカロわ つた鉛直方向や水平方向の応力が第 1の有機絶縁層 32の弾性変形によって緩和さ れるので、接続部 41a, 41bに伝わる応力をさらに効果的に低減することができる。
[0040] さらに、本実施例では引き出し導体上にアンダーバンプ層 51a, 51bを備えている 力 アンダーバンプ層 51a, 51bを備える場合には本発明はより実効あるものとなる。
[0041] すなわち、アンダーバンプ層 5 la, 5 lbとしては、はんだ喰われを防止する観点から 成膜時の自己応力が大きい Niを一定以上の厚みで形成することが多ぐアンダーバ ンプ層 51a, 5 lbで発生する応力が決して小さくな 、。
[0042] 本発明ではアンダーバンプ層 51a, 51bは接続部 41a, 41bから離れた引き回し部 42a, 42b上に形成されているので、アンダーバンプ層 51a, 51bの成膜時に発生す る応力が接続層を介して上部電極 23や下部電極 21に及ぶことを防止できる。弓 Iき 回し部 42a, 42bにこの応力が及んでも、引き回し部 42a, 42bの下にある保護層 30 によって応力が緩和されるため、上部電極 23や下部電極 21に大きな応力が生じるこ とはない。
[0043] さらにまた、薄膜キャパシタが実装される機器の設計上の都合により、薄膜キャパシ タの ESRを一定以上に大きくしなければならない場合がある。本発明によれば、その ような場合であっても、引き回し部 42a, 42bを長く引き回すことによって引き回し部 4 2a, 42b内での抵抗値を容易に大きくできるから、薄膜キャパシタの ESRを大きくす ることが容易である。 ESRを小さくしたいときには、引き回し部 42a, 42bの材料として 導電率の大きい材料を使用するとともに、引き回し部 42a, 42bの長さを短くしたり幅 や厚みを大きくすればよい。
[0044] 次に本実施例の薄膜キャパシタの製造方法について、図 1ないし図 3を参照して説 明する。図 2,図 3は薄膜キャパシタの製造工程を示す断面図である。
[0045] まず、図 2 (a)に示すように熱酸ィ匕膜 (不図示)付きの S もなる基板 10を用意し、 Ba, Sr, Tiの有機化合物を含有する BSTの MOD原料溶液をスピンコートによって 塗布し、酸素雰囲気中 625°Cで 30分間の熱処理を行って、厚さ 50nmの BST力 な る密着層 11を形成した。
[0046] 次に、スパッタ法により厚さ 200nmの Ptからなる下部電極 21を形成し、下部電極 2 1上に前記の BSTの MOD原料溶液を塗布して前記と同じ条件の熱処理を行うこと により厚さ lOOnmの誘電体薄膜 22を形成し、誘電体薄膜 22上にスパッタ法により厚 さ 200nmの Ptからなる上部電極 23を形成した（図 2 (b)参照）。
[0047] 次に、上部電極 23上にレジストを塗布して露光、現像を行うことによりレジストをパタ 一ユングし、ドライエッチングを行うことによって上部電極 23を図 2 (c)に示すようにパ ターニングした。
[0048] 次に、酸素中 850°Cで 30分間の熱処理を行うことによって誘電体薄膜 22の結晶性 を向上させた後、レジストを塗布して露光、現像を行い、ウエットエッチングを行うこと によって図 2 (d)に示すように誘電体薄膜 22をパターユングした。
[0049] 次に、レジストを塗布して露光、現像を行 、、ドライエッチングによって素子外周部 の下部電極 21および密着層 11を除去した（図 2 (e)参照)。
[0050] 次に図 3 (f)に示すようにスパッタ法により厚さ 1 mの窒化ケィ素力 なる無機絶縁 層 31を形成した。さらに、感光性ポリイミドを塗布し、露光、現像した後に硬化させ、 厚さ 3 mの第 1の有機絶縁層 32を形成した。そして、第 1の有機絶縁層 32をマスク としてドライエッチングを行うことにより、無機絶縁層 31をパターユングした（図 3 (g)参 照)。
[0051] 次にスパッタ法によって順に厚さ lOOnmの Ti、厚さ 500nmの Cuを成膜して金属 層 43を形成した。すなわち図では金属層 43は単層のように示しているが、実際は Ti ZCuの 2層構造とした。さらに、フィルムレジストを貼り付けて露光、現像を行った後 に、金属層 43を給電層として電解めつきを行い、厚さ 2 mの Niからなるアンダーバ ンプ層 5 la, 5 lbを形成した。
[0052] 次にレジストを塗布して露光、現像を行い、ウエットエッチングによって Cu層を、ドラ ィエッチングによって Ti層を除去することによって金属層 43をパターユングし、引き 出し導体 40a, 40bを形成した。 [0053] 次に感光性 BCB (ベンゾシクロブテン)を塗布して露光、現像を行った後に硬化さ せ、第 2の有機絶縁層 60を形成し、アンダーバンプ層 51a, 51bの露出部分に無電 解めつきによって順に厚さ 500nmの Ni層、厚さ 500nmの Au層（不図示）を成膜した 後に Sn—Ag— Cu系の無鉛はんだからなるバンプ 52a, 52bを形成して図 1に示す 薄膜キャパシタが完成した。
実施例 2
[0054] 次に本発明の第 2の実施例に係る薄膜キャパシタについて説明する。図 4は本実 施例の薄膜キャパシタを示す平面図であり、図 5 (a)は図 4における B— B線断面図 であり、図 5 (b)は図 4における C C線断面図である。図 4,図 5においては、図 1な いし図 3と共通あるいは対応する部分には同一の符号を付し、適宜説明を省略する。
[0055] 本実施例の薄膜キャパシタは、第 1の引き回し部 42aのいくつ力が、それぞれ二つ の第 1の接続部 41aに接続しており、第 2の引き回し部 42bのいくつ力が、それぞれ 二つの第 2の接続部 41bに接続していることを特徴とする。これにより、一つのバンプ 52a, 52bに対して接続部 41a, 41bを二つ設けることができる。
[0056] 一般に、薄膜キャパシタにおいては接続部 41a, 41bを数多く設けるほど ESLが低 下する。薄膜キャパシタは実施例 1にお 、て説明したように加工精度が高 、フォトリソ グラフィによってパターユングされるので、接続部間の間隔を 100 m程度にまで狭 くすることが可能である。一方、薄膜キャパシタが実装されるセラミック多層基板ゃ榭 脂基板では、高い精度で導体パターンを形成することは難しいので、バンプを接続 するランドの間隔を 100 μ m程度まで狭くすることは困難である。
[0057] 特許文献 1に記載されたような従来の薄膜キャパシタでは、バンプの直下に接続部 が設けられて 、るので、接続部の間隔はバンプを接続する実装基板のランドの間隔 に制約されてしまう。これに対して本実施例の薄膜キャパシタではバンプの位置と接 続部の位置が異なるとともにバンプの数よりも多くの接続部を形成できるので、接続 部の間隔がランドの間隔に制約されることがなぐ接続部の間隔を狭くして ESLを低 減することが可能である。
[0058] 本実施例の薄膜キャパシタは、実施例 1の薄膜キャパシタと同様の方法で製造する ことができる。 比較例
[0059] 比較例として、実施例 1に記載した製造方法と同様の製造方法によって、図 6に示 す薄膜キャパシタを製造した。この薄膜キャパシタは、従来例として示した薄膜キャパ シタのように、引き出し導体 40a, 40bが本発明の接続部に相当する部分のみ力もな り、その直上にバンプ 52a, 52bが形成されているものである。
[0060] ここで、本発明の効果を確認するため、以下の実験を行った。まず、図 7に示すよう に、厚さ 1. 27mmのガラス—エポキシ基板 71 (線膨張係数およそ 40ppmZ°C)と該 基板 71上に形成された厚さ 35 mの Cu回路 72を有し、パッド部 73を残してソルダ 一レジスト層 74を形成してなる実装基板 70を用意した。実施例 1, 2の薄膜キャパシ タと比較例の薄膜キャパシタを 10個ずつ作製し、それぞれ実装基板 70に実装した。 実装直後にすべての試料について、薄膜キャパシタの内部で断線やショートが発生 して ヽな 、ことを確認した。
[0061] 次に実装された試料を— 55°C〜 + 125°Cで 1000サイクルの熱サイクル試験に供 した後、上部電極と下部電極の間でショートが発生していないかどうかを調べたところ 、実施例 1, 2の薄膜キャパシタはすべての試料でショートの発生はな力つた力 比較 例の薄膜キャパシタでは 10個中 2個でショートが発生して 、た。
実施例 3
[0062] 図 8に示した第 3の実施例に係る薄膜キャパシタは、実施例 1の薄膜キャパシタの 変形例である。バンプ 52a, 52bの平面配置は図 1と同じであるので、図示を省略す る。
[0063] この薄膜キャパシタは、バンプ 52a, 52b直下の上部電極 23、誘電体薄膜 22およ び下部電極 21が除去されていることを特徴としている。これによつてバンプ 52a, 52b 直下にはキャパシタ部が存在していないから、バンプ 52a, 52bに鉛直方向や水平 方向に応力が力かったときに、バンプ 52a, 52b直下のキャパシタ部に損傷が発生す ることを防止することができる。
[0064] 製造方法は実施例 1と同様にすればよいが、無機絶縁層 31を成膜する前に、上部 電極 23、誘電体薄膜 22、下部電極 21、密着層 11の一部をドライエッチングまたはゥ エツトエッチングによって除去する工程を設ける必要がある。 実施例 4
[0065] 図 9に示した第 4の実施例に係る薄膜キャパシタは、実施例 2の薄膜キャパシタの 変形例である。バンプの平面配置は図 4と同じであるので、これを援用する。図 9 (a) は図 4の B— B線断面図であり、図 9 (b)は C C線断面図である。
[0066] この薄膜キャパシタは、バンプ 52b直下の上部電極 23が除去されていることを特徴 としている。これにより、引き出し導体 40bと上部電極 23との間にキャパシタが構成さ れることを防止している。これにより、保護層 30 (無機絶縁層 31および第 1の有機絶 縁層 32)に電界が力からなようにして保護層 30部分でのショートやリークを防止して キヤノシタの信頼'性を高めて 、る。
[0067] この薄膜キャパシタの製造方法は実施例 2と同様にすればよいが、無機絶縁層 31 を成膜する前に、バンプ 52b直下の上部電極 23をドライエッチングまたはウエットエツ チングによって除去する工程を設ける必要がある。
[0068] 以上のように本発明によれば、接続部と引き回し部からなる引き出し導体を設け、 引き回し部上にバンプを形成することにより、バンプに働く応力が電極層に直接的に 及ぶことなく剥離やショートなどの不良の発生を防止することができる。また、引き回し 部の長さ、幅、厚みあるいは材質を選択することによって、等価直列抵抗の値も所望 に値に設定することができる。
実施例 5
[0069] 図 11 (a)は第 5の実施例に係る薄膜キャパシタを示す平面図であり、図 11 (b)は D —D線断面図である。図 11 (a)においては図示の都合上、有機絶縁層を透視して示 している。
[0070] この薄膜キャパシタにおいて引き回し部 42a, 42bは、第 1の導体線路 43a, 43bと 、第 2の導体線路 44a, 44bと、第 1の導体線路および第 2の導体線路の間に介在す る屈曲部 45a, 45bとカゝらなる。そして、第 1の導体線路 43aは、上部電極 23に接続 している接続導体 41aと接続し、第 2の導体線路 44aの端部にバンプ 52aが形成され ている。また、第 1の導体線路 43bは、下部電極 21に接続している接続導体 4 lbと接 続し、第 2の導体線路 44bの端部にバンプ 52bが形成されている。
[0071] この実施例においては、引き回し部 42a, 42bの途中に導体線路を直角に屈曲さ せる屈曲部 45a, 45bを形成することにより、バンプ 52a, 52bに働く応力をより効果 的に減少させることができ、上部電極 23および下部電極 21に及ぶ応力をより低減す ることがでさる。
実施例 6
[0072] 図 12 (a)は第 6の実施例に係る薄膜キャパシタを示す平面図であり、図 12 (b)は E —E線断面図である。図 12 (a)においては図示の都合上、有機絶縁層 60を透視して 示している。
[0073] この薄膜キャパシタは実施例 5の薄膜キャパシタの変形例であり、屈曲部 45a, 45b において導体線路が 180度屈曲し、第 1の導体線路 43a, 43bと第 2の導体線路 44a , 44bが平行になるとともに、第 1の導体線路 43a, 43bと第 2の導体線路 44a, 44b に流れる電流が逆向きとなるようにされて!ヽることが特徴である。
[0074] これにより、限られた面積の中で引き回し部 42a, 42bの長さを長くすることができて 応力の緩和や ESRの調整余地が大きくなる。また、第 1の導体線路 43a, 43bと第 2 の導体線路 44a, 44bとが平行に配置されることにより、第 1の導体線路 43a, 43bで 発生する磁界と第 2の導体線路 44a, 44bで発生する磁界が互いに打ち消しぁ 、、 引き回し部 42a, 42bで発生する等価直列インダクタンス (ESL)を抑制することがで きる。
実施例 7
[0075] 本発明の第 7の実施例に係る薄膜キャパシタ 200について、図 13〜図 16を参照し ながら説明する。
[0076] 図 13 (a)は薄膜キャパシタ 200を示す平面透視図であり、図 13 (b)は図 13 (a)に おける A— A線断面図である。図 13 (a)では、わ力りやすくするために、外部保護層 270の図示が省略されている。また、図 13 (b)は、各層の段差部を拡大し誇張して図 示しているため、図 13 (a)、（b)は寸法が一致しない。
[0077] 図 13に示すように、薄膜キャパシタ 200は、外部保護層 270から、外部接続端子と して一対の外部電極 260a, 260bが露出して 、る 2端子型の薄膜キャパシタである。
[0078] 薄膜キャパシタ 200は、 Si基板 210の熱酸ィ匕膜 212上に、順に、 BSTからなる密着 層 214、キヤノシタ部 216、保護層 218、引き出し導体 252a, 252b,外部電極 260 a, 260b及び外部保護層 270が形成されている。
[0079] キャパシタ部 216は、 Ptからなる上部電極 224及び下部電極 220の間に、 BST力 らなる誘電体薄膜 222が挟まれている。キャパシタ部 216は、無機絶縁層 230と有機 絶縁層 240の 2層構造を有する保護層 218で覆われて 、る。無機絶縁層 230は窒 化ケィ素からなり、有機絶縁層 240はポリイミドからなる。
[0080] 保護層 218の上には、引き出し導体 252a, 252bが形成されている。引き出し導体
252a, 252bは、それぞれ、保護層 218に形成された開口部を介して電極 220, 22
4に接続される接続部 254a, 254bと、接続部 254a, 254bから延伸する引き回し部
256a, 256bとを含む。
[0081] 外部電極 260a, 260bは、それぞれ、引き出し導体 252a, 252bの引き回し部 256 a, 256bの上【こ形成されて!ヽる。
[0082] 外部保護層 270は、外部電極 260a, 260bの中心部を除き、 Si基板 210の一方主 面側を全体的に覆って！/ヽる。
[0083] 013 (a)【こ示すよう【こ、外咅電極 260a, 260biま、弓 |さ出し導体 252a, 252bの接 続咅 254a, 254bの口、直線上を避けて形成されるので、外咅電極 260a, 260bにカロ わった鉛直方向（図 13 (b)の縦方向）あるいは水平方向（図 13 (b)の横方向）の応力 力 保護層 218によって緩和される。そのため内部電極 220, 224に大きな応力がか 力ることがなぐ層間の接合強度が強くない上部電極 224—誘電体薄膜 222間や、 下部電極 220—密着層 214間の剥離を防止することができる。また、誘電体薄膜 22 2が損傷することによるショートの発生を防止することができる。
[0084] また、保護層 218が有機絶縁層 240を備え、有機絶縁層 240上に引き出し導体 25 2a, 252b力形成されている。これにより外咅電極 260a, 260bにカロわったロ、直方向 や水平方向の応力が有機絶縁層 240の弾性変形によって緩和されるので、接続部 2 54a, 254bに伝わる応力をさらに効果的に低減することができる。
[0085] また、引き出し導体 252a, 252bは、それぞれ、一方の引き出し導体の接続部 254 a, 254bが他方の引き出し導体側に配置され、一方の引き出し導体の引き回し部 25 6a, 256bは他方の引き出し導体力も離れる側に延在している。薄膜キャパシタが実 装される機器の設計上の都合により、薄膜キャパシタの ESRを一定以上に大きくしな ければならない場合がある。そのような場合であっても、引き回し部 256a, 256bを長 く引き回すことによって引き回し部 256a, 256b内での抵抗値を容易に大きくできる から、薄膜キャパシタの ESRを大きくすることが容易である。 ESRを小さくしたいとき には、引き回し部 256a, 256bの材料として導電率の大きい材料を使用するとともに 、引き回し部 256a, 256bの長さを短くしたり幅や厚みを大きくすればよい。
[0086] また、図 16の拡大断面図において矢印 280〜284で示すように、内部電極 220, 2 24の対向部分において電流の方向が逆になる面積を大きくすることができ、磁界の 相殺により対向部分に発生する磁界を小さくすることができるので、薄膜キャパシタ 2 00全体としての ESLを低くすることができる。
[0087] さらに、内部電極 220, 224との接続部 254a, 254bをそれぞれ 2箇所以上設ける ことにより、 ESRを低くすることができる。また、内部電極 220, 224の対向部分を大き くすることができるので、薄膜キャパシタ 200全体としての ESLを低くすることができる
[0088] 次に本実施例の薄膜キャパシタ 200の製造方法について、図 14及び図 15を参照 しながら説明する。図 14、図 15は、薄膜キャパシタ 200の製造工程を示す断面図で ある。
[0089] まず、図 14 (a)に示すように、熱酸ィ匕膜 212付きの Siからなる厚さ 525 mの基板 2 10を用意し、 Ba, Sr, Tiの有機化合物を 7 : 3 : 10のモル比で含有する BSTの MOD 原料溶液をスピンコートによって塗布し、乾燥後、酸素雰囲気中 650°Cで 30分間の RTA (高速昇温熱処理）を行って、厚さ lOOnmの BSTカゝらなる密着層 214を形成し た。次いで、スパッタ法により厚さ 200nmの Ptからなる下部電極 220を形成し、下部 電極 220上に前記と同じモル比の BSTの MOD原料溶液を塗布して前記と同じ条件 の熱処理を行うことにより、厚さ lOOnmの誘電体薄膜 222を形成し、誘電体薄膜 22 2上にスパッタ法により厚さ 200nmの Ptからなる上部電極 224を形成した。
[0090] 次に、上部電極 224上に感光性レジストを塗布して、ベータ、露光、現像した後、所 定の温度に加熱処理して、レジストパターンを形成し、形成したレジストパターンをマ スクとして、イオンミリングにより、図 14 (b)に示すように、上部電極 224を加工して、 開口部 224aと外縁 224sを形成し、残ったレジストを Oプラズマアツシング処理により 除去した。
[0091] 次に、前記と同様にレジストパターンを形成し、図 14 (c)に示すように、誘電体薄膜 222に開口部 222aを加工し、下部電極 220の一部 221を露出させて下部電極引き 出し部を形成した。
[0092] 次に、前記と同様の手法を用いて、図 14 (d)に示すように、素子外周部の下部電 極 220、密着層 214をカ卩ェし、外縁 220s, 214sを形成した。
[0093] 次に、誘電体薄膜 222の誘電率を向上するために、酸素中 850°Cで 30分間の熱 処理を行うことによって誘電体薄膜 222の結晶性を向上させた後、図 14 (e)に示すよ うに、スパッタ法により厚さ 500nmの窒化ケィ素からなる無機絶縁層 230を形成した
[0094] 次に、無機絶縁層 230の上に感光性ポリイミドを塗布し、露光、現像した後に硬化 させ、図 15 (f)に示すように、開口部 240a, 240bと外縁 240sとを有する厚さ 3 /z m の有機絶縁層 240を形成した。
[0095] 次に、有機絶縁層 240をマスクとして使用し、 REI (反応性イオンエッチング）により
、無機絶縁層 230をカ卩ェし、図 15 (g)に示すように、電極 220, 224の一部 221, 22
5が露出する開口部 230a, 230bと、外縁 230sとを形成した。
[0096] 次に、スパッタ法により厚さ 50nmの Ti,厚さ 2000nmの Cuを成膜し、図 15 (h)に 示す金属膜 250を形成した。
[0097] 次に、感光性レジストを塗布して、ベータ、露光、現像した後、所定の温度に加熱処 理して、レジストパターンを形成し、形成したレジストパターンをマスクとし、金属層 25
0を給電層として電解めつきを行い、レジスト開口部に厚さ 3000nmの Cuを成膜し、 図 15 (i)【こ示すよう【こ、外咅電極 260a, 260bを形成した。
[0098] なお、外部電極 260a, 260bは、単層であっても複層であってもよい。また、外部電 極 260a, 260bの金属種は、実装方法に応じて変更可能である。例えば、 Auの下地 層に Cu層を形成しても、 Auの下地層に Ni層を形成しても、 Snの下地層に Cu層を 形成してちょい。
[0099] 次に、感光性レジストを塗布して、ベータ、露光、現像した後、所定の温度に加熱処 理して、レジストパターンを形成し、ウエットエッチングによって金属膜 250を部分的 に除去し、図 15 (j)に示すように、引き出し導体 252a, 252bを形成した。
[0100] 次に感光性ポリイミドを塗布して露光、現像を行った後に硬化させ、外部保護層 27
0 (図13 (1))、図 16参照）を形成した。
[0101] なお、最上層としてポリイミドで外部保護層 270を設けたが、実装方法によっては不 要である。この場合、図 15 (j)、図 13 (a)が最終形状となる。
[0102] 次に、ダイシングソーを用い、所定の形状 (1. Omm X O. 5mm)になるように外部電 極 260a, 260b側より深さ 40 mの有底溝を形成し、 Si基板 210をノヽーフカットした
。なお、図 15 (j)にも示したように、素子端部のカットライン付近に、 Si酸ィ匕膜 212が 露出した状態となるように、各層はパターユングされて 、る。
[0103] 次に、 Si基板 210の裏側より素子厚が 30 μ mになるまで研肖 ij、研磨を行った。この 場合、外部電極形成側より接着剤を用いて研磨板に接合し、研削、研磨後、接着剤 を洗浄、除去することにより素子を分離した。
[0104] なお、ハーフカットを行わずに研肖 ij、研磨後、フルカットにより素子分離することも可 能である。
[0105] 以上に説明したように、外部電極 260a, 260bは有機絶縁層 240上に形成されて いるので、実装時の応力を有機絶縁層 240で緩和することが可能である。外部電極 260a, 260bは、引き出し導体 252a, 252bと内咅電極 220, 224との接続咅 254a , 254bから離れて配置されているので、内部電極 220, 224の剥離を防止すること ができる。
[0106] また、薄膜キャパシタ 200は、図 16に示すように、従来構造に比べて、内部電極 22 0, 224中の電流経路が短ぐかつ大部分の領域で隣接する内部電極 220, 224内 の電流の向きがほぼ逆方向となるので、発生する磁界を相殺できるため ESR、 ESL が低くなる。
[0107] さらに、破壊靭性の高い Siを基板 210として使用すれば、基板 210を数十/ z m厚ま で研削、研磨加工できる。
実施例 8
[0108] 次に本発明の第 8の実施例に係る薄膜積層キャパシタ 300について、図 17〜図 1 9を参照しながら説明する。図 17は薄膜積層キャパシタ 300を示す平面図であり、図 18は図 17における A— A線断面図であり、図 19は図 17における B— B線断面図で ある。
[0109] 薄膜積層キャパシタ 300は、実施例 7と同様の方法で、基板 310の熱酸ィ匕膜 312 上に交互に作製された 4層の BST層 330, 332, 334, 336と Ptの 4層の内咅電極 3 20, 322, 324, 326とを備え、さら〖こ、窒化ケィ素からなる無機絶縁層 340とポリイミ ドの有機絶縁層 350との 2層構造の保護層 314、引き出し導体 360a, 360b,外部 電極 370a, 370b力形成されて!ヽる。
[0110] 4層の BST層 330, 332, 334, 336のうち、内部電極 320, 322, 324, 326に挟 まれた 3層 332, 334, 336は、キャパシタ部 314の誘電体薄膜として機能する。また 、 BST層 330は、熱酸ィ匕膜 312とキャパシタ部 314の間の密着層として機能する。
[0111] 図 18に示すように、一方の引き出し導体 360aは、第 1及び第 3の内部電極 320, 3 24にそれぞれ接続された接続部 362a, 364aと、保護層 316上に配置された引き回 し部 366aとを含む。また、図 19に示すように、他方の引き出し導体 360bは、第 2及 び第 4の内部電極 322, 326にそれぞれ接続された接続部 362b, 364bと、保護層 3 16上に配置された引き回し部 366bとを含む。
[0112] 図 17に示すように、接続部 362a, 364a ; 362b, 364bは、それぞれ 2箇所以上設 けられており、引さ出し導体 360a, 360bと内咅電極 320, 322, 324, 326とは、そ れぞれ、複数個所で接合されている。
[0113] 薄膜積層キャパシタ 300は、実施例 7の薄膜キャパシタ 200と同様の方法で製造す ることがでさる。
[0114] 薄膜積層キャパシタ 300は、外部電極 370a、 370bが有機層 350上に形成されて いるので、実装時の応力を有機層 350で緩和することが可能である。外部電極 370a , 370bは、引き出し導体 360a, 360bの接続部 362a, 364a, ; 362b, 364b力も離 れて酉己置されて ヽるので、内咅電極 320, 322, 324, 326の剥離を防止すること力 S できる。
[0115] また、本実施例の薄膜積層キャパシタ 300は、内部電極 320, 322, 324, 326中 の電流経路が短ぐかつ大部分の領域で隣接する内部電極内の電流の向きがほぼ 逆方向となり、発生する磁界を相殺できるため、 ESR、 ESLが低くなる。 [0116] さらに、破壊靭性の高い Siを基板 310として使用すれば、基板 310を数十/ z m厚ま で研削、研磨加工できる。
[0117] 上記実施例 1〜8は本発明の実施形態の例示に過ぎず、本発明がこれに限定され るものではないことはいうまでもない。例えば、誘電体薄膜の成膜方法は MOD法 (有 機金属分解法）に限らず、ゾルゲル法、スパッタ法、 CVD法 (化学気相成長法)など であってもよいし、材質も BSTに限定されず、 PZT (チタン酸ジルコン酸鉛)などであ つてもよい。上部電極、下部電極、密着層などにおいても、同様に、成膜方法や材質 は特に限定されず、周知の成膜方法や材料を適用すればよい。

Claims

請求の範囲
[1] 基板と、
前記基板上に形成され少なくとも 1層の誘電体薄膜と少なくとも 2層の電極層とから なるキャパシタ部と、
前記キャパシタ部の少なくとも一部を覆う保護層と、
前記キャパシタ部の 、ずれかの電極層と電気的に接続する弓 Iき出し導体と、 前記引き出し導体上に形成された外部接続端子と、を備え、
前記引き出し導体は、前記保護層に形成された開口部内に形成されて前記キャパ シタ部のいずれかの電極層と電気的に接続する接続部と、前記保護層上に延伸さ れた引き回し部とからなり、前記外部接続端子は前記引き回し部上に形成されて ヽる ことを特徴とする薄膜キャパシタ。
[2] 前記保護層のうち少なくとも一層は有機絶縁体力もなることを特徴とする請求項 1に 記載の薄膜キャパシタ。
[3] 前記引き回し部は、複数の前記接続部と接続していることを特徴とする請求項 1あ
¾V、は請求項 2に記載の薄膜キャパシタ。
[4] 前記引き回し部は、少なくとも一箇所の屈曲部を有することを特徴とする請求項 1な
V、し請求項 3のうち 、ずれか一項に記載の薄膜キャパシタ。
[5] 前記引き回し部は、第 1の導体線路と前記第 1の導体線路と前記屈曲部を介して接 続する第 2の導体線路とを備え、前記第 1の導体線路と前記第 2の導体線路とが平 行に配置されていることを特徴とする請求項 4に記載の薄膜キャパシタ。
[6] 前記キャパシタ部の第 1の電極層に電気的に接続する第 1の引き出し導体と、 前記第 1の電極層とは異なる電位の前記キャパシタ部の第 2の電極層に電気的に 接続する第 2の引き出し導体と、
を備え、
前記第 1の引き出し導体は、前記第 1の電極層に電気的に接続する第 1の接続部 と、該第 1の接続部から前記保護層上に延伸され、前記第 2の引き出し導体から離間 する方向に引き出された第 1の引き回し部とを有し、
前記第 2の引き出し導体は、前記第 2の電極層に電気的に接続する第 2の接続部 と、該第 2の接続部から前記保護層上に延伸され、前記第 1の引き出し導体から離間 する方向に引き出された第 2の引き回し部とを有することを特徴とする請求項 1ないし 請求項 5のうちいずれか一項に記載の薄膜キャパシタ。
前記キャパシタ部の一つの前記電極層に対して、前記引き出し導体の複数の前記 接続部が電気的に接続して 、ることを特徴とする請求項 1な 、し請求項 6のうち ヽず れか一項に記載の薄膜キャパシタ。
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