JP6512366B2 - 回路基板、回路基板の製造方法及び電子装置 - Google Patents

回路基板、回路基板の製造方法及び電子装置 Download PDF

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Description

本発明は、回路基板、回路基板の製造方法及び電子装置に関する。
回路基板にキャパシタ（コンデンサ）を内蔵する技術が知られている。キャパシタは、所定材料を用いた誘電体層を一対の導体層で挟んだ構造とされる。
キャパシタを内蔵する回路基板に関し、その内部の層間接続のため、誘電体層とそれを挟む導体層対の一方とに接してキャパシタを貫通するような導体ビアを設ける技術が知られている。このほか、誘電体層とそれを挟む導体層対の少なくとも一方とに接しないでキャパシタを貫通するような導体ビアを設ける技術も知られている。導体ビアは、キャパシタの所定部位を貫通する孔を形成し、その孔に導体ビアの材料を形成することで、回路基板内に設けられる。
特開２００６−２１０７７６号公報 特開２０１５−１８９８８号公報
キャパシタを内蔵し、誘電体層とそれを挟む導体層対の一方とに接してキャパシタを貫通するように導体ビアを設ける回路基板では、導体ビアの形成時に、誘電体層と導体層との間にクラックや剥離が生じることがある。キャパシタの誘電体層と導体層との間に生じるクラックや剥離は、キャパシタの静電容量を低下させ、キャパシタを内蔵する回路基板の信頼性及び性能を低下させる可能性がある。
本発明の一観点によれば、絶縁層と、前記絶縁層内に設けられ、誘電体層と、前記誘電体層の第１面に設けられ第１開口部を有する第１導体層と、前記誘電体層の前記第１面とは反対の第２面に設けられ前記第１開口部と対応する位置に第２開口部を有する第２導体層とを含むキャパシタと、前記絶縁層内に設けられ、前記誘電体層、前記第１開口部及び前記第２開口部を貫通し、平面視で前記第１開口部及び前記第２開口部よりも小さい第１導体ビアと、前記絶縁層内に設けられ、前記第２導体層に接する第２導体ビアと、前記絶縁層上に設けられ、前記第１導体ビア及び前記第２導体ビアと電気的に接続された第３導体層とを含み、前記第２導体ビアは、平面視で前記第１導体ビアを囲むように設けられる回路基板が提供される。
また、本発明の一観点によれば、上記のような回路基板の製造方法、及び上記のような回路基板を含む電子装置が提供される。
開示の技術によれば、キャパシタの誘電体層と導体層との間のクラックや剥離、それによる静電容量の低下が抑えられ、信頼性及び性能に優れる回路基板が実現される。また、そのような回路基板を含む、信頼性及び性能に優れる電子装置が実現される。
本発明の目的、特徴及び利点は、本発明の例として好ましい実施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。
回路基板の形成方法の一例を示す図（その１）である。 回路基板の形成方法の一例を示す図（その２）である。 回路基板形成における孔開け工程の説明図である。 回路基板形成における導体ビア形成工程及び加熱工程の説明図である。 第１の実施の形態に係る回路基板の一例を示す図（その１）である。 第１の実施の形態に係る回路基板の一例を示す図（その２）である。 第１の実施の形態に係る回路基板の一例を示す図（その３）である。 第１の実施の形態に係る回路基板の形成方法の一例を示す図（その１）である。 第１の実施の形態に係る回路基板の形成方法の一例を示す図（その２）である。 第１の実施の形態に係る回路基板の形成方法の一例を示す図（その３）である。 第２の実施の形態に係る回路基板の形成方法の一例を示す図（その１）である。 第２の実施の形態に係る回路基板の形成方法の一例を示す図（その２）である。 第３の実施の形態に係る回路基板の一例を示す図である。 第４の実施の形態に係る回路基板の一例を示す図である。 第５の実施の形態に係る電子装置の一例を示す図である。 第５の実施の形態に係る電子機器の一例を示す図である。
近年、電子装置、電子機器に搭載される半導体チップ、半導体パッケージ等の半導体装置の高性能化、動作の高速化、大電流化、低電圧化が進行している。このような半導体装置の安定な動作には、電源電圧の変動を抑制すること、高周波ノイズを除去することが重要になる。そのため、半導体装置が搭載される回路基板には、電源インピーダンスの低減が求められている。
電源インピーダンスを低減するための手法の１つに、チップコンデンサを回路基板に実装し、回路基板の電源線とグランド（ＧＮＤ）線との間にチップコンデンサを接続する手法が知られている。また、半導体装置からコンデンサまでの配線長を短くして配線のインダクタンス成分を抑える観点から、回路基板にチップコンデンサを内蔵する手法や、誘電体層とそれを挟む一対の導体層で形成されるキャパシタ（薄膜キャパシタ）を内蔵する手法が知られている。
ここで、キャパシタを内蔵する回路基板について説明する。
キャパシタを内蔵する回路基板は、絶縁層内に、誘電体層を一対の導体層で挟んだ構造を有するキャパシタを含む。導体層対の一方は電源電位、他方はＧＮＤ電位とされ、それぞれ回路基板の外部接続用の電源端子、ＧＮＤ端子と電気的に接続される。
キャパシタを内蔵する回路基板では、内部の層間接続のために、絶縁層内に設けられたキャパシタを貫通するような導体ビアが設けられ得る。このような導体ビアを含む回路基板は、例えば、次のような方法で形成される。
図１及び図２は回路基板の形成方法の一例を示す図である。図１（Ａ）〜図１（Ｄ）並びに図２（Ａ）及び図２（Ｂ）にはそれぞれ、回路基板形成の各工程の要部断面を模式的に図示している。
まず、図１（Ａ）に示すような、誘電体層１１０が一対の導体層（電極層）１２０及び導体層（電極層）１３０で挟まれたキャパシタ基板１００ａが準備される。キャパシタ基板１００ａは、例えば、一方の電極層１３０上に誘電体層１１０を形成し、その上にもう一方の電極層１２０を形成することで、得られる。誘電体層１１０には、各種誘電体材料が用いられ、電極層１２０及び電極層１３０には、各種導体材料が用いられる。例えば、誘電体層にはチタン酸バリウム（ＢａＴｉＯ3；ＢＴＯ）等のセラミック材料が用いられ、電極層１２０及び電極層１３０には銅（Ｃｕ）、ニッケル（Ｎｉ）等の金属材料が用いられる。
キャパシタ基板１００ａの電極層１２０及び電極層１３０は、それぞれ所定形状にパターニングされる。電極層１２０及び電極層１３０のパターニングは、例えばエッチングにより行われる。図１（Ｂ）には、電極層１２０の、後述する導体ビア３１０（又はそれを形成する孔３００）が形成される位置を含む領域に、開口部１２１が形成された例を図示している。
パターニング後のキャパシタ基板１００ａは、図１（Ｃ）に示すように、絶縁層２１０と一体化される。絶縁層２１０は、例えば、１層又は複数層の配線層を有するベース基板上に設けられた、樹脂、プリプレグ等の絶縁層、例えばエポキシ樹脂等が用いられた絶縁層である。このような絶縁層２１０上に、キャパシタ基板１００ａが、加熱されながら加圧されて接着（熱圧着）され、絶縁層２１０と一体化される。
絶縁層２１０と一体化されたキャパシタ基板１００ａ上には、図１（Ｄ）に示すように、絶縁層２２０が形成される。絶縁層２２０は、例えば、樹脂、プリプレグ等の絶縁層、例えばエポキシ樹脂等が用いられた絶縁層である。このような絶縁層２２０が、絶縁層２１０上のキャパシタ基板１００ａの上に熱圧着される。これにより、絶縁層２１０と一体化されたキャパシタ基板１００ａが、絶縁層２２０によって被覆される。
例えば、この図１（Ａ）〜図１（Ｄ）に示すような方法が用いられ、絶縁層２１０及び絶縁層２２０（絶縁層２００）内にキャパシタ１００（キャパシタ基板１００ａ）を内蔵する回路基板の基本構造が形成される。
回路基板に、その内部の層間接続のため、内蔵されるキャパシタ１００を貫通するような導体ビアを設ける場合、まず、図２（Ａ）に示すように、キャパシタ１００を貫通する孔３００が形成される。孔３００は、レーザー加工又はドリル加工によって形成される。孔３００は、例えば、回路基板を貫通するように、或いは絶縁層２１０側のベース基板に設けられた配線層の一部に通じるように、形成される。
孔３００は、先に形成した電極層１２０の開口部１２１の位置に、開口部１２１よりも小さい開口サイズ（平面視で開口部１２１よりも小さいサイズ）で形成される。換言すれば、電極層１２０のパターニング時（図１（Ｂ））には、形成される孔３００よりも大きな開口サイズの開口部１２１が形成される。孔３００の内壁には、図２（Ａ）に示すように、キャパシタ１００の誘電体層１１０、電極層１２０及び電極層１３０のうち、誘電体層１１０及び一方の電極層１３０が露出する。
孔３００の形成後、図２（Ｂ）に示すように、孔３００の内壁に導体材料が形成され、導体ビア３１０が形成される。導体ビア３１０には、各種導体材料、例えばＣｕ等の金属材料が用いられる。導体ビア３１０は、例えば、まず無電解メッキによって導体層（シード層）３０１を形成し、次いでそのシード層３０１を給電層に用いた電解メッキによって導体層（メッキ層）３０２を形成することで、得られる。
孔３００の内壁に導体ビア３１０が形成される際には、絶縁層２２０の上面にもシード層３０１及びメッキ層３０２が形成される。絶縁層２２０の上面に形成されるシード層３０１及びメッキ層３０２は、回路基板の、導体ビア３１０と繋がる配線の一部（導体層３１３）として用いられる。
図２（Ｂ）に示すように、孔３００の内壁に設けられた導体ビア３１０は、孔３００の形成時にその内壁に露出したキャパシタ１００の誘電体層１１０と電極層１３０とに接する。これにより、キャパシタ１００を貫通する導体ビア３１０と、キャパシタ１００の電極層１３０とが電気的に接続される。接続された導体ビア３１０とキャパシタ１００の電極層１３０とは、電源電位又はＧＮＤ電位とされる。尚、キャパシタ１００の、開口部１２１が設けられ導体ビア３１０とは接続されないもう一方の電極層１２０は、導体ビア３１０と接続される電極層１３０とは異なる電位とされる。導体ビア３１０により、回路基板内の、キャパシタ１００を含む複数の層間を電気的に接続する層間接続構造が形成される。
例えば図２（Ｂ）に示すように、内壁に導体ビア３１０が形成された孔３００の中央部には、導体ビア３１０の形成後、空洞４００が残る。この空洞４００内には、エポキシ樹脂等の樹脂（図示せず）が充填されてもよい。尚、ここでは導体ビア３１０として、孔３００の内壁に形成されたコンフォーマルビアを例示するが、孔３００内に導体材料を充填したフィルドビアが形成されてもよい。
ここでは図示を省略するが、図２（Ｂ）の工程後、例えば絶縁層２２０側に樹脂等の絶縁層を積層してその絶縁層に導体ビア及び導体層を形成する、所謂ビルドアップ工程が実施されてもよい。このようなビルドアップ工程を１回又は複数回繰り返して実施することで、所望の配線層数を有する回路基板を得る。
このほか、例えば図１（Ｄ）の工程後、キャパシタ１００側に、樹脂等の絶縁層とその上にパターニングされて形成された導体層とを有する基板を、１枚又は複数枚積層する、所謂一括積層工程を実施し、所望の配線層数を有する回路基板を得てもよい。この場合、一括積層工程後に、図２（Ａ）のようにして孔３００の形成が行われ、図２（Ｂ）のようにして導体ビア３１０の形成が行われる。
例えば、上記のような方法が用いられ、キャパシタ１００を貫通する導体ビア３１０が形成され、導体ビア３１０による回路基板の層間接続構造が実現される。
ここで、回路基板の層間接続構造を得るための別法として、積層する各層に都度レーザー加工による孔開けとその孔内への導体材料の形成を行い、層間を電気的に接続する導体ビアを形成していく、所謂多段レーザー加工法もある。
これに対し、上記のように複数層に一括で孔３００を形成し（図２（Ａ））、その孔３００に導体ビア３１０を形成する（図２（Ｂ））方法を用いると、多段レーザー加工法を用いる場合に比べて、回路基板形成の簡素化、効率化が図られる。また、孔３００の形成をドリル加工で行うと、一定の開口径で所望の深さの孔３００を形成することができ、回路基板の多層化における設計自由度の向上が図られる。
その一方で、ドリル加工で孔３００を形成する方法においては、次の図３及び図４に示すようなことが起こり得る。
図３は回路基板形成における孔開け工程の説明図、図４は回路基板形成における導体ビア形成工程及び加熱工程の説明図である。図３（Ａ）には孔開け前の要部断面を模式的に図示し、図３（Ｂ）には孔開け途中の要部断面を模式的に図示し、図３（Ｃ）には孔開け後の要部断面を模式的に図示している。図４（Ａ）には無電解メッキ工程の要部断面を模式的に図示し、図４（Ｂ）には電解メッキ工程の要部断面を模式的に図示し、図４（Ｃ）は加熱工程の要部断面を模式的に図示している。
図３（Ａ）に示すような、絶縁層２１０、キャパシタ１００及び絶縁層２２０の積層体（図１（Ｄ））に対し、導体ビア３１０用の孔３００を形成するために、図３（Ｂ）に示すようなドリル５００を用いた孔開け加工が行われる。ドリル５００を用いた孔開け加工は、例えば絶縁層２２０側から、絶縁層２２０、キャパシタ１００の電極層１３０及び誘電体層１１０、並びに絶縁層２１０を貫通するように、行われる。孔開け加工は、上記図２（Ａ）に示したように、キャパシタ１００の電極層１２０に形成した開口部１２１の位置に対して行われる。尚、図３及び図４に電極層１２０は図示していない（その開口部１２１が図示されている）。ドリル５００で形成される孔３００の内壁には、図３（Ｂ）に示すように、絶縁層２２０、電極層１３０、誘電体層１１０及び絶縁層２１０が露出する。
このようにドリル５００を用いて孔開け加工を行うと、その加工時のストレスにより、図３（Ｂ）及び図３（Ｃ）に示すように、電極層１３０が変形し、その電極層１３０の変形と共に誘電体層１１０が変形する。このような電極層１３０及び誘電体層１１０の変形、或いは更に互いの物性の違いや密着性等によって、電極層１３０と誘電体層１１０との間には、図３（Ｂ）及び図３（Ｃ）に示すようなクラック６００が発生し得る。
このようなクラック６００が発生した状態で、図４（Ａ）に示すように、無電解メッキが行われると、クラック６００は、無電解メッキのメッキ液６１０、形成されるシード層３０１によっては充填されず、残存し得る。無電解メッキ後、図４（Ｂ）に示すように、更に電解メッキが行われると、残存するクラック６００内にメッキ液６２０が浸入し得る。或いは、電解メッキ後もクラック６００がボイドとして残存し得る。クラック６００内に浸入したメッキ液６２０、或いはクラック６００内に残存するボイドは、孔３００の内壁が無電解メッキで形成されるシード層３０１及び電解メッキで形成されるメッキ層３０２、即ち導体ビア３１０で塞がれ、クラック６００内に閉じ込められ得る。
クラック６００内にメッキ液６２０やボイドが残存する状態で、導体ビア３１０形成後の回路基板が、試験時や実使用時に熱が付与されて加熱されると、クラック６００内に残存するメッキ液６２０やボイド（その内部の気体）が膨張し得る。このように加熱によってクラック６００内のメッキ液６２０やボイドが膨張すると、図４（Ｃ）に示すように、孔３００の内壁のクラック６００を起点にして、キャパシタ１００の電極層１３０と誘電体層１１０との間に剥離６３０が発生し得る。電極層１３０と誘電体層１１０との間に発生する剥離６３０は、キャパシタ１００の静電容量の低下を引き起こす。
このように、ドリル加工で孔３００を形成する方法を用いると、電極層１３０と誘電体層１１０との間に発生するクラック６００及びそれに起因した剥離６３０により、キャパシタ１００及びそれを内蔵する回路基板の信頼性及び性能が低下する可能性がある。
尚、ここでは、電極層１２０の開口部１２１に対応した位置に存在する、電極層１３０と誘電体層１１０との積層部位に、ドリル加工を行う場合を例にした。このほか、電極層１３０の開口部に対応した位置に存在する、誘電体層１１０と電極層１２０との積層部位に、ドリル加工を行う場合も同様である。この場合も、ドリル加工に起因して誘電体層１１０と電極層１２０との間に発生するクラックや剥離により、キャパシタ１００及びそれを内蔵する回路基板の信頼性及び性能が低下する可能性がある。
以上のような点に鑑み、ここでは以下に実施の形態として示すような手法を用い、キャパシタを内蔵する回路基板の、加熱による信頼性及び性能の低下を抑える。
まず、第１の実施の形態について説明する。
図５〜図７は第１の実施の形態に係る回路基板の一例を示す図である。図５には第１の実施の形態に係る回路基板の一例の要部断面を模式的に図示している。図６には図５のＬ１−Ｌ１線に沿った矢視平面を模式的に図示している。図７（Ａ）には図５のＬ２−Ｌ２線に沿った矢視平面の一例を模式的に図示し、図７（Ｂ）には図５のＬ２−Ｌ２線に沿った矢視平面の別例を模式的に図示している。
図５に示す回路基板１は、絶縁層２０（絶縁層２１及び絶縁層２２）と、絶縁層２０内に設けられたキャパシタ１０（キャパシタ基板１０ａ）とを含む。回路基板１は更に、絶縁層２０及びキャパシタ１０を貫通する孔３０内に設けられた導体ビア３１と、キャパシタ１０に接続された導体ビア（接続ビア）３２と、導体ビア３１及び接続ビア３２に接続された導体層３３とを含む。
キャパシタ１０は、誘電体層１１と、誘電体層１１を挟む一対の導体層（電極層）１２及び導体層（電極層）１３とを含む。
誘電体層１１には、各種誘電体材料が用いられる。例えば、誘電体層１１には、セラミック材料が用いられる。誘電体層１１のセラミック材料としては、ＢＴＯ等の各種高誘電体材料を用いることができる。誘電体層１１のセラミック材料としては、ＢＴＯにストロンチウム（Ｓｒ）を添加したチタン酸バリウムストロンチウム（ＢａxＳｒ1-xＴｉＯ3；ＢＳＴＯ）、チタン酸ストロンチウム（ＳｒＴｉＯ3；ＳＴＯ）、チタン酸ジルコン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3；ＰＺＴ）、ランタン（Ｌａ）を添加したＰＺＴ（ＰＬＺＴ）等の高誘電体材料を用いることもできる。誘電体層１１の厚さは、例えば１μｍ〜３μｍとされる。
電極層１２及び電極層１３には、各種導体材料が用いられる。例えば、電極層１２及び電極層１３には、金属材料が用いられる。電極層１２の金属材料としては、Ｃｕ、Ｎｉ等を用いることができる。電極層１２及び電極層１３の厚さはそれぞれ、例えば１５μｍ〜３０μｍとされる。電極層１２及び電極層１３は、それぞれ所定形状にパターニングされる。電極層１２は、導体ビア３１又は孔３０が形成される位置を含む領域に、開口部１２ａを有する。電極層１３も同様に、導体ビア３１又は孔３０が形成される位置を含む領域に、開口部１３ａを有する。電極層１２及び電極層１３には、互いに対応する位置に、それぞれ開口部１２ａ及び開口部１３ａが設けられる。ここでは、互いに異なる開口サイズの開口部１２ａ及び開口部１３ａを例示している。開口部１２ａ及び開口部１３ａは、同一又は同等の開口サイズとすることもでき、電極層１２及び電極層１３の対向部位の面積を増やすと、静電容量の増大が図られ得る。
キャパシタ１０は、後述のように、一方の電極層１３（例えばＮｉを主成分とする層）上に誘電体層１１（例えばＢＴＯを主成分とする層）を形成し、その上にもう一方の電極層１２（例えばＣｕを主成分とする層）を形成することで、得られる。このようにして得られるキャパシタ１０が、後述のように、絶縁層２１上に形成され、そのキャパシタ１０上に、絶縁層２２が形成される。
絶縁層２０の、キャパシタ１０下に設けられる部位である絶縁層２１は、例えば、１層又は複数層の配線層を有するベース基板上に設けられた、樹脂、プリプレグ等の絶縁層である。絶縁層２１には、エポキシ樹脂、ポリイミド樹脂、ビスマレイミドトリアジン樹脂等の樹脂材料、又はこのような樹脂材料にガラス等の繊維やクロスが含有されたものを用いることができる。絶縁層２０の、キャパシタ１０上に設けられる部位である絶縁層２２にも同様に、エポキシ樹脂、ポリイミド樹脂、ビスマレイミドトリアジン樹脂等の樹脂材料、又はこのような樹脂材料にガラス等の繊維やクロスが含有されたものを用いることができる。
孔３０は、絶縁層２２、キャパシタ１０及び絶縁層２１を貫通するように形成される。孔３０は、電極層１２の開口部１２ａ及び電極層１３の開口部１３ａの位置に、開口部１２ａ及び開口部１３ａよりも小さい開口サイズ（平面視で開口部１２ａ及び開口部１３ａよりも小さいサイズ）で形成される。換言すれば、電極層１２及び電極層１３にはそれぞれ、形成される孔３０よりも大きな開口サイズの開口部１２ａ及び開口部１３ａが予め形成される。そのため、孔３０の内壁には、キャパシタ１０の誘電体層１１、電極層１２及び電極層１３のうち、誘電体層１１のみが露出する。例えば、平面円形状で、直径が５０μｍ〜３００μｍの開口サイズの孔３０が設けられる。
孔３０内には、導体ビア３１が設けられる。導体ビア３１には、各種導体材料が用いられる。例えば、導体ビア３１には、金属材料が用いられる。導体ビア３１の金属材料としては、Ｃｕ等を用いることができる。導体ビア３１は、後述のように、メッキ法を用いて形成される。上記のように、孔３０の内壁にはキャパシタ１０の電極層１２及び電極層１３が露出しないため、導体ビア３１は、キャパシタ１０の電極層１２及び電極層１３のいずれとも直接接続されない。導体ビア３１は、例えば、中央部に空洞４０を残して孔３０の内壁に設けられたコンフォーマルビアとされる。尚、空洞４０内には樹脂（図示せず）が充填されてもよい。
キャパシタ１０の電極層１３の面方向に沿ったＬ１−Ｌ１矢視平面模式図を図６に示す。図６にはキャパシタ１０の電極層１２の開口部１２ａを点線で図示している。電極層１２の開口部１２ａと対応する位置に、開口部１２ａよりも小さな開口サイズとした電極層１３の開口部１３ａが設けられる。導体ビア３１は、電極層１２及び電極層１３の、双方の開口部１２ａ及び開口部１３ａの縁よりも内側に位置し、電極層１２及び電極層１３のいずれとも非接触となる。
尚、図６には、外形が平面円形状の導体ビア３１、開口部１２ａ及び開口部１３ａを例示するが、導体ビア３１、開口部１２ａ及び開口部１３ａの外形は、平面円形状に限定されるものではない。孔３０の内壁の導体ビア３１と、キャパシタ１０の電極層１２及び電極層１３とが接しない構造となれば、導体ビア３１、開口部１２ａ及び開口部１３ａの外形は、各種平面形状とすることができる。
図５に示すように、絶縁層２２の上面２２ａには、孔３０内に設けられる導体ビア３１と接続された導体層３３が設けられる。導体層３３には、各種導体材料が用いられる。例えば、導体層３３には、金属材料が用いられる。導体層３３の金属材料としては、Ｃｕ等を用いることができる。導体層３３は、例えば、後述のように、メッキ法を用いて孔３０の内壁に導体ビア３１を形成する際に、その導体ビア３１と同時に形成される。
図５に示すように、キャパシタ１０上の絶縁層２２内には、キャパシタ１０の一方の電極層１３と、絶縁層２２上の導体層３３とに接続された接続ビア３２が設けられる。接続ビア３２には、各種導体材料が用いられる。例えば、接続ビア３２には、金属材料が用いられる。接続ビア３２の金属材料としては、Ｃｕ等を用いることができる。接続ビア３２は、例えば、後述のように、導体層３３、又は導体層３３及び導体ビア３１の形成前に、キャパシタ１０上の絶縁層２２にレーザー加工を施し、それによって絶縁層２２に形成される孔３２ａ内に導体材料を充填することで、形成される。
接続ビア３２が設けられた絶縁層２２のＬ２−Ｌ２矢視平面模式図を図７（Ａ）及び図７（Ｂ）にそれぞれ示す。接続ビア３２は、例えば図７（Ａ）に示すように、孔３０内の導体ビア３１を囲むように設けられた、連続した導体壁３２ｂとされる。或いは、接続ビア３２は、例えば図７（Ｂ）に示すように、導体ビア３１を囲むように設けられた、複数（ここでは一例として８個）の導体ビア３２ｃを含む構成とされる。絶縁層２２には、形成される接続ビア３２の形態、即ち導体壁３２ｂや導体ビア３２ｃ群といった形態に応じた形状で孔３２ａが形成される。
尚、図７（Ａ）及び図７（Ｂ）には、外形が平面円形状の導体壁３２ｂ及び導体ビア３２ｃ群を例示するが、導体壁３２ｂ及び導体ビア３２ｃ群の外形は、平面円形状に限定されるものではない。キャパシタ１０の電極層１３と、絶縁層２２上の導体層３３とを電気的に接続するものであれば、導体壁３２ｂ及び導体ビア３２ｃ群の外形は、各種平面形状とすることができる。
上記のように回路基板１では、導体ビア３１が形成される孔３０の内壁にキャパシタ１０の電極層１２及び電極層１３を露出させず、孔３０内では、導体ビア３１と、キャパシタ１０の電極層１２及び電極層１３とが、直接接続されない構造とする。キャパシタ１０は、その一方の電極層１３が、絶縁層２２内の接続ビア３２、及び絶縁層２２上の導体層３３を介して、孔３０内の導体ビア３１と電気的に接続される。回路基板１では、導体ビア３１、導体層３３及び接続ビア３２によって、キャパシタ１０の一方の電極層１３が所定電位とされる。
尚、接続ビア３２は、導体ビア３１及び導体層３３と、キャパシタ１０の電極層１３とを電気的に接続可能であれば、上記図７（Ａ）のような導体壁３２ｂ、上記図７（Ｂ）のような導体ビア３２ｃ群を含む構成に限らず、１個の柱状導体ビアとしてもよい。但し、接続ビア３２を、上記のような導体壁３２ｂ、導体ビア３２ｃ群を含む構成とすると、接続ビア３２と導体層３３との接触面積が比較的大きくなる。これにより、接続ビア３２と導体層３３との間の電気抵抗の低減、キャパシタ１０の電極層１３の電位安定化等を図ることが可能になる。
上記のような回路基板１は、例えば、次のような方法を用いて形成される。
図８〜図１０は第１の実施の形態に係る回路基板の形成方法の一例を示す図である。図８（Ａ）〜図８（Ｄ）、図９（Ａ）及び図９（Ｂ）、並びに図１０（Ａ）及び図１０（Ｂ）にはそれぞれ、第１の実施の形態に係る回路基板形成の各工程の要部断面を模式的に図示している。
まず、図８（Ａ）に示すような、誘電体層１１が一対の電極層１２及び電極層１３で挟まれたキャパシタ基板１０ａが準備される。キャパシタ基板１０ａは、例えば、Ｎｉを主成分とした一方の電極層１３上に、ＢＴＯを主成分とした誘電体層１１を焼結形成し、その上に、Ｃｕを主成分とした他方の電極層１２を被覆形成することで、得られる。
キャパシタ基板１０ａの電極層１２及び電極層１３は、例えばエッチングにより、それぞれ所定形状にパターニングされる。図８（Ｂ）には、パターニングにより、電極層１２に開口部１２ａが形成され、電極層１３に開口部１３ａが形成された例を図示している。開口部１２ａ及び開口部１３ａは共に、孔３０及び導体ビア３１が形成される位置を含む領域に形成される。
パターニング後のキャパシタ基板１０ａは、図８（Ｃ）に示すように、樹脂等が用いられた絶縁層２１と一体化される。キャパシタ基板１０ａは、例えば電極層１２側を絶縁層２１側に対向させて絶縁層２１上に熱圧着され、絶縁層２１と一体化される。
絶縁層２１と一体化されたキャパシタ基板１０ａ上には更に、図８（Ｄ）に示すように、樹脂等が用いられた絶縁層２２が形成される。絶縁層２２は、例えば絶縁層２１上に設けられたキャパシタ基板１０ａの上に熱圧着され、絶縁層２１及びキャパシタ基板１０ａと一体化される。
例えば、この図８（Ａ）〜図８（Ｄ）に示すような方法が用いられ、絶縁層２１及び絶縁層２２（絶縁層２０）内にキャパシタ１０（キャパシタ基板１０ａ）を内蔵する基板１ａが形成される。
図８（Ｄ）に示すような基板１ａの形成後、図９（Ａ）に示すように、キャパシタ１０の電極層１３に通じる孔３２ａが形成される。孔３２ａは、例えば、キャパシタ１０上の絶縁層２２に対するレーザー加工、例えば炭酸ガスレーザー（ＣＯ2レーザー）を用いた加工により、形成される。
絶縁層２２への孔３２ａの形成後、図９（Ｂ）に示すように、形成された孔３２ａ内にＣｕ等の導体材料が充填され、接続ビア３２が形成される。例えば、無電解メッキ及び電解メッキにより、孔３２ａ内に接続ビア３２が形成される。
接続ビア３２の形成後、図１０（Ａ）に示すように、絶縁層２２、キャパシタ１０及び絶縁層２１を貫通する孔３０が形成される。孔３０は、キャパシタ１０の電極層１２及び電極層１３に設けられた開口部１２ａ及び開口部１３ａの位置に、開口部１２ａ及び開口部１３ａよりも小さい開口サイズで形成される。
ここで、孔３０は、ドリル加工によって形成される。このドリル加工では、ドリルによって絶縁層２２、キャパシタ１０の誘電体層１１、及び絶縁層２１が削られ、孔３０が形成される。キャパシタ１０の電極層１２の開口部１２ａ及び電極層１３の開口部１３ａを、形成する孔３０よりも大きな開口サイズとしているため、電極層１２及び電極層１３がドリルによって削られることがない。そのため、上記図３及び図４に示したような、ドリル加工時のストレスによる電極層１３０及びその下の誘電体層１１０の変形、電極層１３０と誘電体層１１０との間のクラック６００の発生が抑えられる。
尚、誘電体層１１と絶縁層２１及び絶縁層２２との密着性は、誘電体層１１と電極層１３との密着性に比べて高く、絶縁層２２、誘電体層１１及び絶縁層２１にドリル加工を行っても、誘電体層１１と絶縁層２１及び絶縁層２２との間のクラックの発生は抑えられる。
孔３０の形成後は、図１０（Ｂ）に示すように、孔３０の内壁にＣｕ等の導体材料が形成され、導体ビア３１が形成される。例えば、まず無電解メッキによって導体層（シード層）３０ａが形成され、次いでそのシード層３０ａを給電層に用いた電解メッキによって導体層（メッキ層）３０ｂが形成される。これにより、孔３０の内壁に導体ビア３１が形成される。
この導体ビア３１の形成時には、図１０（Ｂ）に示すように、孔３０の内壁のほか、絶縁層２２の上面２２ａにもシード層３０ａ及びメッキ層３０ｂが形成される。これにより、絶縁層２２の上面２２ａに、導体層３３が形成される。導体層３３は、所定形状にパターニングされてもよい。絶縁層２２上の導体層３３により、孔３０内の導体ビア３１と、絶縁層２２内の接続ビア３２とが電気的に接続される。
導体ビア３１は、孔３０の内壁に形成され、中央部に空洞４０を残したコンフォーマルビアとして形成される。この場合、空洞４０には、エポキシ樹脂等の樹脂（図示せず）が充填されてもよい。尚、孔３０内に導体材料を充填し、フィルドビアを形成することもできる。
以上のような工程により、回路基板１が形成される。回路基板１では、キャパシタ１０の電極層１２及び電極層１３の、導体ビア３１又は孔３０の形成位置に、導体ビア３１よりも大きな開口部１２ａ及び開口部１３ａが設けられる。そのため、導体ビア３１を形成するための孔３０をドリル加工で形成する場合にも、電極層１２及び電極層１３がドリルで削られず、誘電体層１１と電極層１２及び電極層１３との間のクラックの発生が抑えられる。
孔３０内の導体ビア３１は、キャパシタ１０の電極層１２及び電極層１３のうちの一方、この例では電極層１３と、電気的に接続される。キャパシタ１０の電極層１３と、孔３０内の導体ビア３１との電気的な接続は、電極層１３に繋がるように絶縁層２２内に形成した接続ビア３２と、孔３０内の導体ビア３１に繋がる絶縁層２２上の導体層３３とによって、実現される。
回路基板１では、誘電体層１１と電極層１２及び電極層１３との間のクラックの発生が抑えられるため、メッキ法を用いて孔３０内に導体ビア３１を形成する際の、クラックへのメッキ液の浸入が抑えられる。クラックの発生とそこへのメッキ液の浸入が抑えられるため、試験時や実使用時に回路基板１が加熱されても、クラック内のメッキ液の膨張、それによる誘電体層１１と電極層１２及び電極層１３との間の剥離の発生が抑えられる。その結果、回路基板１に内蔵されるキャパシタ１０の静電容量の低下が抑えられる。
上記手法によれば、キャパシタ１０の、ドリル加工時のクラックの発生、加熱を伴う試験時や実使用時の剥離、それによる静電容量の低下を効果的に抑えることのできる、信頼性及び性能に優れた回路基板１が実現される。
尚、ここではキャパシタ１０或いはキャパシタ基板１０ａを、電極層１２を絶縁層２１側に、電極層１３を絶縁層２２側に向けて配置したが、勿論、電極層１３を絶縁層２１側に、電極層１２を絶縁層２２側に向けて配置してもよい。この場合は、上層側になる電極層１２に繋がるように、絶縁層２２内に接続ビア３２が形成され、その接続ビア３２と、孔３０内の導体ビア３１に繋がる絶縁層２２上の導体層３３とによって、電極層１２と導体ビア３１との電気的な接続が行われる。
また、ここでは図示を省略するが、上記のようにして形成された回路基板１上に樹脂等の絶縁層を積層してその絶縁層に導体ビア及び導体層を形成するビルドアップ工程を、１回又は複数回繰り返し、所望の配線層数を有する回路基板を得てもよい。
次に、第２の実施の形態について説明する。
導体ビア３１を形成する孔３０の形成工程（孔開け加工）は、１回又は複数回のビルドアップ工程を経た後に行うこともできる。ここでは、このような形態を、第２の実施の形態として説明する。
図１１及び図１２は第２の実施の形態に係る回路基板の形成方法の一例を示す図である。図１１（Ａ）及び図１１（Ｂ）、並びに図１２（Ａ）及び図１２（Ｂ）にはそれぞれ、第２の実施の形態に係る回路基板形成の各工程の要部断面を模式的に図示している。
例えば、上記第１の実施の形態で述べた図８（Ａ）〜図８（Ｄ）並びに図９（Ａ）及び図９（Ｂ）の各工程が実施された後に、図１１（Ａ）及び図１１（Ｂ）に示すようなビルドアップ工程が実施される。
この例では、上記図９（Ａ）に示した孔３２ａの形成後、その孔３２ａ内、及び絶縁層２２の上面２２ａに、メッキ法によってＣｕ等の導体材料が形成され、絶縁層２２の上面２２ａに形成された導体材料が、エッチングによって所定形状にパターニングされる。これにより、図１１（Ａ）に示すような、接続ビア３２及びその上に設けられた導体層３４を有する基板１ａが得られる。
このような基板１ａ上に、図１１（Ａ）に示すように、絶縁層２３が形成され、その絶縁層２３に孔３５ａが形成される。ここで、絶縁層２３は、樹脂、プリプレグ等の絶縁層、例えばエポキシ樹脂等が用いられた絶縁層である。絶縁層２３に対する孔３５ａの形成は、レーザー加工によって行われる。
孔３５ａの形成後、図１１（Ｂ）に示すように、その形成された孔３５ａ内に、メッキ法によってＣｕ等の導体材料が形成され、絶縁層２３内に、接続ビア３５が形成される。接続ビア３５は、導体層３４及び接続ビア３２を介して、キャパシタ１０の電極層１３に電気的に接続される。
絶縁層２３に形成する接続ビア３５は、上記図７（Ａ）の例に従い、平面視で、孔３０内の導体ビア３１を囲む、連続した導体壁とすることができる。或いは、接続ビア３５は、上記図７（Ｂ）の例に従い、平面視で、導体ビア３１を囲む、複数の導体ビアを含む構成とすることができる。図１１（Ａ）の工程では、図１１（Ｂ）の工程で形成する接続ビア３５の形態（導体壁や導体ビア群）に応じた形状で、絶縁層２３に孔３５ａが形成される。
図１１（Ａ）及び図１１（Ｂ）に示すような工程により、絶縁層２３及び接続ビア３５を含むビルドアップ層２が形成された基板１ｂが得られる。
接続ビア３５の形成後、上記図１０（Ａ）の例に従い、図１２（Ａ）に示すように、絶縁層２３、絶縁層２２、キャパシタ１０及び絶縁層２１を貫通する孔３０が形成される。孔３０は、ドリル加工により、キャパシタ１０の電極層１２及び電極層１３に設けられた開口部１２ａ及び開口部１３ａの位置に、開口部１２ａ及び開口部１３ａよりも小さい開口サイズで、形成される。ドリル加工時に、キャパシタ１０の電極層１２及び電極層１３がドリルによって削られることがないため、それらと誘電体層１１との間のクラックの発生が抑えられる。
孔３０の形成後は、上記図１０（Ｂ）の例に従い、図１２（Ｂ）に示すように、孔３０の内壁に、メッキ法によってＣｕ等の導体材料が形成される。これにより、孔３０の内壁に、導体ビア３１が形成される。例えば、まず無電解メッキによってシード層３０ａが形成され、次いでそのシード層３０ａを給電層に用いた電解メッキによってメッキ層３０ｂが形成されて、孔３０の内壁に導体ビア３１が形成される。導体ビア３１の形成時には、図１２（Ｂ）に示すように、縁層２３の上面２３ａにもシード層３０ａ及びメッキ層３０ｂが形成される。これにより、絶縁層２３の上面２３ａに、導体層３３が形成される。導体層３３は、所定形状にパターニングされてもよい。
上記のような工程により、キャパシタ１０の電極層１３が、接続ビア３２、導体層３４、接続ビア３５、導体層３３を介して、孔３０内の導体ビア３１と電気的に接続された構造を有する回路基板１Ａが得られる。
回路基板１Ａにおいて、コンフォーマルビアである導体ビア３１の中央部の空洞４０には、エポキシ樹脂等の樹脂（図示せず）が充填されてもよい。尚、回路基板１Ａにおいて、孔３０内に導体材料を充填し、フィルドビアを形成することもできる。
ここでは、１層のビルドアップ層２の形成後に、ドリル加工による孔３０の形成、及びその孔３０内への導体ビア３１の形成を行う例を示したが、２層以上のビルドアップ層の形成後に、孔３０及び導体ビア３１の形成を行うこともできる。ドリル加工では、回路基板の層数が増えても、一定開口サイズの孔３０が形成可能であり、多層化における設計自由度の低下を抑えることが可能である。
以上、第２の実施の形態で述べたように、孔３０及び導体ビア３１の形成を、１回又は複数回のビルドアップ工程後に行い、キャパシタ１０を内蔵する上記回路基板１Ａ等を得てもよい。
次に、第３の実施の形態について説明する。
図１３は第３の実施の形態に係る回路基板の一例を示す図である。図１３には第３の実施の形態に係る回路基板の一例の要部断面を模式的に図示している。
図１３に示す回路基板１Ｂは、絶縁層２２上の導体層３３と、キャパシタ１０とを電気的に接続する接続ビア３２が、キャパシタ１０の誘電体層１１を貫通し、下側の電極層１２と接続されている点で、上記第１の実施の形態で述べた回路基板１と相違する。
回路基板１Ｂでは、キャパシタ１０の電極層１２の所定領域に、開口部１２ａが設けられ、電極層１３の所定領域に、開口部１２ａよりも大きい開口サイズの開口部１３ａが設けられる。
絶縁層２２、キャパシタ１０及び絶縁層２１を貫通する孔３０内に設けられる導体ビア３１は、キャパシタ１０の電極層１２及び電極層１３の、双方の開口部１２ａ及び開口部１３ａの縁よりも内側に設けられ、電極層１２及び電極層１３と非接触とされる。
絶縁層２２内に設けられる接続ビア３２は、電極層１３の開口部１３ａの縁よりも内側で、且つ、電極層１２の開口部１２ａの縁よりも外側に設けられ、誘電体層１１を貫通し、電極層１２に接続される。
回路基板１Ｂでは、孔３０内の導体ビア３１が、絶縁層２２上の導体層３３、及び絶縁層２２内の接続ビア３２を介して、キャパシタ１０の電極層１２と電気的に接続される。
尚、回路基板１Ｂにおいて、空洞４０には、エポキシ樹脂等の樹脂（図示せず）が充填されてもよい。孔３０内には、フィルドビアを形成することもできる。
上記第１の実施の形態で述べた回路基板１、及びこの第３の実施の形態で述べた回路基板１Ｂのように、孔３０内の導体ビア３１は、導体層３３及び接続ビア３２を用いて、キャパシタ１０の電極層１２及び電極層１３のいずれとも、選択的、電気的に接続可能である。
尚、第３の実施の形態で述べた回路基板１Ｂに関し、上記第２の実施の形態で述べた例に従い、孔３０及び導体ビア３１の形成を、１回又は複数回のビルドアップ工程後に行い、キャパシタ１０を内蔵する上記回路基板１Ｂ等を得てもよい。
次に、第４の実施の形態について説明する。
図１４は第４の実施の形態に係る回路基板の一例を示す図である。図１４には第４の実施の形態に係る回路基板の一例の要部断面を模式的に図示している。
図１４に示す回路基板１Ｃは、配線２４ａを含むベース基板２４と、ベース基板２４上に設けられた絶縁層２１と、絶縁層２１上に設けられたキャパシタ１０と、キャパシタ１０上に設けられた絶縁層２２とを含む。絶縁層２２内には、キャパシタ１０の電極層１３に接続される接続ビア３２、及び誘電体層１１を貫通して電極層１２に接続される接続ビア３２が設けられる。絶縁層２２、キャパシタ１０の誘電体層１１、絶縁層２１及びベース基板２４を貫通するように、複数（ここでは一例として３個）の孔３０が設けられる。各孔３０の内壁に、コンフォーマルビア形状の導体ビア３１が設けられる。
キャパシタ１０の電極層１２及び電極層１３にはそれぞれ、導体ビア３１よりも大きな開口部１２ａ及び開口部１３ａが設けられる。これにより、キャパシタ１０の電極層１２及び電極層１３が、孔３０内で導体ビア３１と接触しない構造が実現されている。導体ビア３１と、キャパシタ１０の電極層１２及び電極層１３との電気的な接続は、絶縁層２２上に設けられた導体層３３、及び絶縁層２２内に設けられた接続ビア３２を用いて、行われる。
導体ビア３１の内側には、樹脂４１が充填される。樹脂４１が充填された導体ビア３１の上下には、導体層３６が設けられる。導体層３６は、例えばメッキ法を用いて形成される（所謂蓋メッキ）。絶縁層２２上に設けられた導体層３３、及び同様にベース基板２４下に設けられた導体層３３はそれぞれ、導体層３６の形成後に、導体層３６と共に、所定形状にパターニングされる。
絶縁層２２上及びベース基板２４下には、それぞれビルドアップ層２ａが設けられる。各ビルドアップ層２ａには、絶縁層２３と、絶縁層２３を貫通し導体ビア３１上の導体層３６に通じる孔３５ａ内に設けられた接続ビア３５と、接続ビア３５上に設けられた導体層３７とが含まれる。例えば、導体層３７が、回路基板１Ｃの外部接続用の端子として利用される。
図１４には一例として、キャパシタ１０とは電気的に接続されない導体ビア３１ａ、並びにキャパシタ１０と電気的に接続される導体ビア３１ｂ及び導体ビア３１ｃの、３つの導体ビア３１を図示している。回路基板１Ｃにおいて、導体ビア３１ａと電気的に接続される導体層３７（端子３７ａ）が、信号端子とされる。導体ビア３１ｂと電気的に接続される導体層３７（端子３７ｂ）、及び導体ビア３１ｃと電気的に接続される導体層３７（端子３７ｃ）のうち、一方が電源端子とされ、他方がＧＮＤ端子とされる。これにより、キャパシタ１０の、導体ビア３１ｂと電気的に接続される電極層１２、及び導体ビア３１ｃと電気的に接続される電極層１３のうち、一方が電源電位とされ、他方がＧＮＤ電位とされる。
上記第１〜第３の実施の形態で述べた技術を採用することで、例えばこの図１４に示すような回路基板１Ｃが得られる。回路基板１Ｃでは、キャパシタ１０の電極層１２及び電極層１３に、導体ビア３１よりも大きい開口サイズの開口部１２ａ及び開口部１３ａが設けられ、接続ビア３２を用いてキャパシタ１０と導体ビア３１との電気的な接続が行われる。これにより、キャパシタ１０の、ドリル加工時のクラックの発生、クラックに起因した加熱時の剥離、それによる静電容量の低下を効果的に抑制することのできる、信頼性及び性能に優れた回路基板１Ｃが実現される。
尚、ここでは絶縁層２２側及びベース基板２４側にそれぞれ１層ずつビルドアップ層２ａを設けた回路基板１Ｃを例示したが、ビルドアップ層２ａの層数はこれに限定されるものではない。また、導体ビア３１（３１ａ，３１ｂ，３１ｃ）は、フィルドビアとすることもできる。
次に、第５の実施の形態について説明する。
上記第１〜第４の実施の形態で述べたような回路基板１，１Ａ，１Ｂ，１Ｃ等の上には、半導体チップや半導体パッケージ等の半導体装置をはじめ、各種電子部品を搭載することができる。
図１５は第５の実施の形態に係る電子装置の一例を示す図である。図１５には第５の実施の形態に係る電子装置の一例の要部断面を模式的に図示している。
ここでは、上記第４の実施の形態で述べた回路基板１Ｃを例にする。図１５に示す電子装置５０は、回路基板１Ｃと、回路基板１Ｃ上に搭載された電子部品６０とを含む。電子装置５０は、電子部品６０を搭載する回路基板１Ｃが、更に回路基板７０上に搭載された構成を有する。
電子部品６０は、例えば、半導体チップ、又は半導体チップを含む半導体パッケージである。このような電子部品６０が、回路基板１Ｃ上に搭載される。回路基板１Ｃの、電子部品６０の搭載面側に設けられた端子３７ａ、端子３７ｂ及び端子３７ｃと、電子部品６０に設けられた端子６１ａ、端子６１ｂ及び端子６１ｃとがそれぞれ、半田等を用いたバンプ６２を介して接合される。これにより、電子部品６０と回路基板１Ｃとが電気的に接続される。ここで、電子部品６０の端子６１ａは、信号端子である。電子部品６０の端子６１ｂ及び端子６１ｃは、例えば、端子６１ｂが電源端子、端子６１ｃがＧＮＤ端子である。
このように電子部品６０が搭載された回路基板１Ｃが、更に回路基板７０上に搭載される。回路基板７０は、例えばプリント基板である。回路基板１Ｃの、回路基板７０側に設けられた端子３７ａ、端子３７ｂ及び端子３７ｃと、回路基板７０に設けられた端子７１ａ、端子７１ｂ及び端子７１ｃとがそれぞれ、半田等を用いたバンプ７２を介して接合される。これにより、電子部品６０が搭載された回路基板１Ｃと、回路基板７０とが、電気的に接続される。ここで、回路基板７０の端子７１ａは、信号端子である。回路基板７０の端子７１ｂ及び端子７１ｃは、例えば、端子７１ｂが電源端子、端子７１ｃがＧＮＤ端子である。
電子装置５０では、回路基板７０から、バンプ７２、回路基板１Ｃ及びバンプ６２を介して、電子部品６０に電源が供給される。回路基板７０から電子部品６０への電源供給ライン上に、キャパシタ１０が設けられる。この例では、キャパシタ１０の電極層１２が電源電位とされ、電極層１３がＧＮＤ電位とされる。電源供給ライン上にキャパシタ１０が設けられることで、電源インピーダンスの低減、電源電圧の変動、高周波ノイズの発生が抑えられ、電子部品６０の安定な動作が実現される。
回路基板１Ｃでは、キャパシタ１０の電極層１２及び電極層１３に、導体ビア３１よりも大きい開口サイズの開口部１２ａ及び開口部１３ａが設けられ、接続ビア３２を用いてキャパシタ１０と導体ビア３１との電気的な接続が行われる。これにより、キャパシタ１０の、ドリル加工時のクラックの発生、加熱を伴う試験時や実使用時の剥離、それによる静電容量の低下を効果的に抑えることのできる、信頼性及び性能に優れた回路基板１Ｃが実現される。このような回路基板１Ｃが用いられることで、加熱に対する信頼性及び性能に優れた電子装置５０が実現される。
電子装置５０は更に、各種電子機器（電子装置とも称する）に搭載することができる。例えば、コンピュータ（パーソナルコンピュータ、スーパーコンピュータ、サーバ等）、スマートフォン、携帯電話、タブレット端末、センサ、カメラ、オーディオ機器、測定装置、検査装置、製造装置といった、各種電子機器に搭載することができる。
図１６は第５の実施の形態に係る電子機器の一例を示す図である。図１６には、電子機器の一例を模式的に図示している。
図１６に示すように、上記のような電子装置５０が、電子機器８０に搭載（内蔵）される。電子装置５０に用いられる回路基板１Ｃでは、キャパシタ１０の、ドリル加工時のクラックの発生、加熱を伴う試験時や実使用時の剥離、それによる静電容量の低下を効果的に抑えることができる。これにより、加熱に対する信頼性及び性能に優れた電子装置５０が実現され、そのような電子装置５０を搭載する、信頼性及び性能に優れた電子機器８０が実現される。
上記については単に例を示すものである。更に、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成及び応用例に限定されるものではなく、対応する全ての変形例及び均等物は、添付の請求項及びその均等物による本発明の範囲とみなされる。
１，１Ａ，１Ｂ，１Ｃ，７０ 回路基板
１ａ，１ｂ 基板
２，２ａ ビルドアップ層
１０，１００ キャパシタ
１０ａ，１００ａ キャパシタ基板
１１，１１０ 誘電体層
１２，１３，１２０，１３０ 電極層
１２ａ，１３ａ，１２１ 開口部
２０，２１，２２，２３，２００，２１０，２２０ 絶縁層
２２ａ，２３ａ 上面
２４ ベース基板
２４ａ 配線
３０，３２ａ，３５ａ，３００ 孔
３０ａ，３０１ シード層
３０ｂ，３０２ メッキ層
３１，３１ａ，３１ｂ，３１ｃ，３２ｃ，３１０ 導体ビア
３２，３５ 接続ビア
３２ｂ 導体壁
３３，３４，３６，３７，３１３ 導体層
３７ａ，３７ｂ，３７ｃ，６１ａ，６１ｂ，６１ｃ，７１ａ，７１ｂ，７１ｃ 端子
４０，４００ 空洞
４１ 樹脂
５０ 電子装置
６０ 電子部品
６２，７２ バンプ
８０ 電子機器
５００ ドリル
６００ クラック
６１０，６２０ メッキ液
６３０ 剥離

Claims (11)

  1. 絶縁層と、
    前記絶縁層内に設けられ、誘電体層と、前記誘電体層の第１面に設けられ第１開口部を有する第１導体層と、前記誘電体層の前記第１面とは反対の第２面に設けられ前記第１開口部と対応する位置に第２開口部を有する第２導体層とを含むキャパシタと、
    前記絶縁層内に設けられ、前記誘電体層、前記第１開口部及び前記第２開口部を貫通し、平面視で前記第１開口部及び前記第２開口部よりも小さい第１導体ビアと、
    前記絶縁層内に設けられ、前記第２導体層に接する第２導体ビアと、
    前記絶縁層上に設けられ、前記第１導体ビア及び前記第２導体ビアと電気的に接続された第３導体層と
    を含み、
    前記第２導体ビアは、平面視で前記第１導体ビアを囲むように設けられることを特徴とする回路基板。
  2. 前記第２導体ビアは、連続した導体壁であることを特徴とする請求項１に記載の回路基板。
  3. 前記第２導体ビアは、複数の導体ビアを含むことを特徴とする請求項１に記載の回路基板。
  4. 前記第２開口部は、平面視で前記第１開口部よりも小さく、
    前記第２導体ビアは、前記誘電体層を貫通して前記第２導体層に接することを特徴とする請求項１乃至３のいずれかに記載の回路基板。
  5. 前記第１導体ビアは、前記誘電体層と接することを特徴とする請求項１乃至４のいずれかに記載の回路基板。
  6. 前記絶縁層内の、前記第２導体ビアと前記第３導体層との間に設けられ、前記第２導体ビア及び前記第３導体層と電気的に接続された第３導体ビアを更に含むことを特徴とする請求項１乃至５のいずれかに記載の回路基板。
  7. 前記第１導体層及び前記第２導体層のうち、一方は銅を含み、他方はニッケルを含むことを特徴とする請求項１乃至６のいずれかに記載の回路基板。
  8. 絶縁層内に、誘電体層と、前記誘電体層の第１面に設けられ第１開口部を有する第１導体層と、前記誘電体層の前記第１面とは反対の第２面に設けられ前記第１開口部と対応する位置に第２開口部を有する第２導体層とを含むキャパシタが設けられた基板を形成する工程と、
    前記絶縁層内に、前記第１導体層に接する第１導体ビアを形成する工程と、
    前記絶縁層内に、前記誘電体層、前記第１開口部及び前記第２開口部を貫通し、平面視で前記第１開口部及び前記第２開口部よりも小さい第２導体ビアを形成する工程と、
    前記絶縁層上に、前記第１導体ビア及び前記第２導体ビアと電気的に接続された第３導体層を形成する工程と
    を含み、
    前記第１導体ビアを形成する工程では、前記第１導体ビアが、平面視で前記第２導体ビアを囲むように、前記第１導体ビアを形成することを特徴とする回路基板の製造方法。
  9. 前記第１導体ビアを形成する工程は、
    レーザーを用いて、前記第１導体層に通じる第１孔を形成する工程と、
    メッキ法を用いて、前記第１孔内に前記第１導体ビアの材料を充填する工程と
    を含むことを特徴とする請求項８に記載の回路基板の製造方法。
  10. 前記第２導体ビアを形成する工程は、
    ドリルを用いて、前記誘電体層、前記第１開口部及び前記第２開口部を貫通し、平面視で前記第１開口部及び前記第２開口部よりも小さい第２孔を形成する工程と、
    メッキ法を用いて、前記第２孔内に前記第２導体ビアの材料を形成する工程と
    を含むことを特徴とする請求項８又は９に記載の回路基板の製造方法。
  11. 回路基板と、
    前記回路基板に搭載された電子部品と
    を含み、
    前記回路基板は、
    絶縁層と、
    前記絶縁層内に設けられ、誘電体層と、前記誘電体層の第１面に設けられ第１開口部を有する第１導体層と、前記誘電体層の前記第１面とは反対の第２面に設けられ前記第１開口部と対応する位置に第２開口部を有する第２導体層とを含むキャパシタと、
    前記絶縁層内に設けられ、前記誘電体層、前記第１開口部及び前記第２開口部を貫通し、平面視で前記第１開口部及び前記第２開口部よりも小さい第１導体ビアと、
    前記絶縁層内に設けられ、前記第２導体層に接する第２導体ビアと、
    前記絶縁層上に設けられ、前記第１導体ビア及び前記第２導体ビアと電気的に接続された第３導体層と
    を含み、
    前記第２導体ビアは、平面視で前記第１導体ビアを囲むように設けられることを特徴とする電子装置。
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