JP2015053350A - キャパシタ内蔵基板及びその製造方法、キャパシタ内蔵基板を用いた半導体装置 - Google Patents

Abstract

【課題】従来のシートキャパシタ内蔵基板においては、シートキャパシタそのもの、あるいはシートキャパシタを構成する電極や誘電体の一部を貫通するスキップビアを形成した場合、絶縁信頼性等において課題が発生する場合があった。
【解決手段】少なくとも上面銅電極２５０と、誘電体層１５０と、下面銅電極２４０と、を有するシートキャパシタ部３３０を内蔵してなるキャパシタ内蔵基板１１０において、前記シートキャパシタ部３３０の一部に、スキップビア１４０、１６０、１７０を形成すると共に、前記スキップビア１４０、１６０、１７０と、前記上面銅電極２５０や前記誘電体層１５０との間に、リング状絶縁部３５０を設けることで、キャパシタ内蔵基板１１０の絶縁信頼性を高める。
【選択図】図１

Description

技術分野は、高静電容量を有するデバイスを半導体パッケージ基板に組み込んで、高信頼性を有し且つ低インダクタンス電力を半導体デバイスに供給する方法に関するものであって、キャパシタ内蔵基板及びその製造方法、キャパシタ内蔵基板を用いた半導体装置に関するものである。

システムＬＳＩに代表される半導体デバイスは、ますます高くなる周波数およびデータレートならびに、より低い電圧で動作する。より高い動作周波数、すなわちより高いスイッチング速度は、ＬＳＩに対する電圧応答時間がより速くなければならないことを意味する。より低い動作電圧は、許容可能な電圧変動（リップル）および雑音がより小さくなることを必要とする。

例えば、マイクロプロセッサＩＣが切り換わって動作を開始するとき、スイッチング回路を支援する電力が必要である。電圧源の応答時間が遅すぎる場合には、マイクロプロセッサは、許容可能なリップル電圧および雑音余裕を超える電圧降下または電力垂下に遭遇し、動作がフリーズする現象が見られる。さらに、ＬＳＩが出力を上げるにつれて、遅い応答時間は電力オーバーシュートをもたらす懸念もある。

したがって、電力およびグランド（帰還）線における雑音の生成、およびより高速な回路スイッチングに適応するための十分な電流を供給する必要性によって、半導体デバイスにおいてますます重要な問題が提起される。

ここで電力垂下およびオーバーシュートを許容限度内に制御し、それによって、ＩＣへの電力供給を安定化させることは、ＩＣに十分に接近して配置されたキャパシタを用いて、適切な応答時間内に電力を供給および吸収することによって達成される。電力分配システムにおける雑音の低下は、インピーダンスを低下させることによって達成される。

従来の回路において、インピーダンスは、並列に相互接続されかつＩＣの周りに集められた追加的な表面実装キャパシタを用いることによって低減される。大きな値のキャパシタは電源の近くに配置され、中間値のキャパシタは、ＩＣと電源との間の位置に配置され、小さな値のキャパシタは、ＩＣのごく近くに配置される。例えば、マイクロプロセッサＩＣの場合、パッケージ基板裏面のＩＣ近傍にチップキャパシタが多数配置、実装される。このキャパシタの配分は、電力が電源からＩＣへ移動する際の電圧応答時間を低減するように設計される。周波数が増加し、かつ動作電圧が引き続き低下するにつれて、増加した電力をより高速で供給しなければならず、これは、ますます低いインダクタンスレベルおよびインピーダンスレベルを必要とする。

通常、パッケージを構成するＩＣチップ搭載用配線基板としては、コア基板の表面及び裏面にビルドアップ層を形成した多層配線基板が実用化されている。この多層配線基板においては、コア基板として、例えば、補強繊維に樹脂を含浸させた樹脂基板（ガラスエポキシ基板など）が用いられている。そして、そのコア基板の剛性を利用して、コア基板の表面及び裏面に樹脂絶縁層と導体層とを交互に積層することにより、ビルドアップ層が形成されている。つまり、この多層配線基板において、コア基板は、補強の役割を果たしており、ビルドアップ層と比べて非常に厚く形成されている。また、コア基板には、表面及び裏面に形成されたビルドアップ層間の導通を図るための配線（具体的には、スルーホール導体など）が貫通形成されている。しかしながら、昨今、ＬＳＩの動作周波数の高速化に伴い、コア基板を貫通する配線が大きなインダクタンスとして寄与し、高周波信号の伝送ロスや回路誤動作の発生につながり、高速化の妨げとなってしまう弊害が目立ってきた。そこで、この問題を解決するために、コア基板層にチップコンデンサ（ＭＬＣＣ）を内蔵し、パスコンをＬＳＩ近傍に配置する手法、あるいは多層配線基板を、コア基板を有さない基板、コアレス基板が台頭し始めている。

前者であるＭＬＣＣ内蔵パッケージ基板は、パッケージ基板固有の配線収容密度の高さにより、内蔵できるスペースが限られていること、同時に内蔵できる容量値が限られていること、更にはコンデンサ周りの配線の引き回しの制約が多く十分にインダクタンスを低減する効果が得られているとはいいがたい。一方、コアレスの多層配線基板は、比較的に厚いコア基板を省略することにより全体の配線長を短くしたものであるため、高周波信号の伝送ロスが低減され、半導体集積回路素子を高速で動作させることが可能となる効果が得られるため、大きなトレンドとなりつつある一方、パスコンを更にＬＳＩ近傍に配置したいという要望は引き続き発生している。

現状の多数のチップキャパシタ（ＭＬＣＣ）をパッケージ基板裏面に並列に相互接続することは、従来通りに行われており、電力システムのインピーダンスを低減する手段として主流であるが、しかしまた複雑な電気的ルーティングを必要とする。これは、回路ループインダクタンスを増加させ、今度はそれが、インピーダンスを増加させ、電流フローを抑制し、表面実装キャパシタを用いる利益を部分的に低減するという不都合な結果をもたらす。

更にこれら多数のチップキャパシタをパッケージ基板に埋め込む事は先述したコアレス基板では、層厚が厚くても８０ｕｍ以下、一方、薄い場合は２０ｕｍ程度であるため、基本的に困難であると考えられる。

そこで、インピーダンスを最小限にするためにシートキャパシタ内蔵基板が提案されている。

図２２は、高誘電率の酸化物粒子フィラーを充填したコンポジット樹脂を活用したシートキャパシタ内蔵基板の一例を示す断面図である（図２２は、例えば２０１１ Electronic Components and Technology Conference P.595〜P.600に記載されたものである）。

図２２は樹脂系シートキャパシタが内蔵された基板の従来事例の一つである。図２２において、樹脂系の誘電体によるシートキャパシタ内蔵基板では高静電容量を提供せず、必ずしも電圧応答を十分に改善しているとはいえない。単にＩＣのより近くにキャパシタ積層板を配置するだけではなく、高静電容量を提供する薄膜キャパシタ内蔵基板が求められている。

図２２において、Ｌ０１（レイヤー０１）は、Ｐｏｗｅｒ１及び２用である。Ｌ０２（レイヤー０２）はＧＮＤ（グランド）用である。Ｌ０３（レイヤー０３）はストリップライン用である。Ｌ０４（レイヤー０４）はＧＮＤ（グランド）用である。Ｌ０５（レイヤー０５）はパワー１用である。Ｌ０６（レイヤー０６）は、ストリップライン用である。Ｌ０７（レイヤー０７）は、パワー１と３用である。Ｌ０８（レイヤー０８）は、ボール実装用である。またＣ４は、Ｃ４（Controlled Collapse Chip Connection）実装用である。

一方、特許文献１（特開２００３−３３２７５２号公報）には、電源端子、グランド端子がそれぞれフィルドビア、スキップビアにて外部出力されていて、信号端子がシートキャパシタを貫通するビア構造が開示されていて、誘電体層の実効面積を最大限に活かせる構造が提案されている。しかしながら、十分な静電容量を得るため、焼結酸化誘電体等からなる誘電体層で構成される薄膜キャパシタを内蔵した構造はその内蔵プロセスの詳細が不明であり、また且つ信頼性を含めた内蔵技術難易度が高いため、まだ十分に実用化されていない。

このように従来の焼結酸化誘電体等からなる誘電体層で構成される薄膜キャパシタを内蔵した従来のパッケージ基板構造では、高い信頼性を得ることが難しかった。一方、市場からは、キャパシタ内蔵基板の薄型化や最短配線による低ＥＳＬ化等が求められていた。

更に、コアレス基板構造への焼結酸化誘電体等からなる誘電体層で構成される薄膜キャパシタの内蔵プロセスに関しては、ビア接続の形成方法があまり言及されていない。またファインな設計ルールを求められるパッケージ基板の高配線収容性とどのように両立させるかについてまでは、あまり言及されていない。更に高信頼性を有するキャパシタ内蔵基板の作製プロセスを含めたプロセス技術難易度が高いため、その実用化が望まれている。

図２３は、シートキャパシタが内蔵された従来品の構造の一例を示す断面図である。図２３に示すように、従来品は、絶縁層１、スキップビア２を有している。スキップビア２は、例えば信号ライン用の配線の一部を形成している。誘電体３や、レイヤー３（Ｌ３）となるキャパシタ下部電極１１や、レイヤー２（Ｌ２）となるキャパシタ上面銅電極１２は、それぞれシートキャパシタ１０の一部を構成している。フィルドビア４は、例えばＧＮＤライン用の配線の一部を形成している。スキップビア７は、例えば、電源ラインの一部を構成している。銅電極１３（Ｌ４、Ｌ４はレイヤー４の意味）は、裏面側の表層電極を構成している。図２３に示すように、従来品は、表層信号電極１４（Ｌ１）、表層ＧＮＤ電極１５（Ｌ１）、表層電源電極１６（Ｌ１）等を有している。なお図２３において、誘電体３の周囲に設けた拡散防止層は図示していない。スルーホールメッキビア２２は、例えば信号ライン用になる。図２３に示すような従来構造では、誘電体に直接、貫通孔が形成されているため、誘電体３そのものにマイクロクラック等が発生し、その信頼性に影響を与える可能性が考えられる。

図２３に示すような、従来のシートキャパシタ内蔵基板は、キャパシタ内蔵基板で課題になっている薄型化が狙いになっていた。しかしながら、基板プロセスで容易に埋められる樹脂タイプのシートキャパシタ内蔵基板では十分な容量密度を確保出来ない課題があった。

特開２００３−３３２７５２号公報

本発明は上記課題を解決するものであり、半導体の電気特性を最大に引き出せるように、最短配線や大幅な低ＥＳＬ化を実現しながら大容量密度のシートキャパシタを内蔵してなるキャパシタ内蔵基板を提供するものである。

上記課題を解決するために、本発明の一形態は、絶縁樹脂を含む複数の絶縁層と、この絶縁層に埋め込まれた複数の銅電極と、前記銅電極の一部からなる下面銅電極と、前記下面銅電極の表面に形成された誘電体層と、この誘電体層の上に形成された前記銅電極の一部からなる上面銅電極と、を有するシートキャパシタ部と、前記キャパシタ部の一部を貫通するスキップビアと、を有するキャパシタ内蔵基板であって、前記スキップビアと前記誘電体層との間と、前記スキップビアと前記上面銅電極と、スキップビアと前記下面銅電極の間は、共に前記絶縁樹脂が充填されてなる、上面観察でリング状を有するリング状樹脂充填部によって電気的に絶縁され、前記上面電極と前記スキップビアとは、前記上面電極の上に形成されたフィルドビアと前記シートキャパシタ部の上に１層以上の前記絶縁層を介して形成された銅電極とを介して電気的に接続されているキャパシタ内蔵基板とすることで、スキップビアと、シートキャパシタを構成する上面銅電極や誘電体層、下面銅電極との隙間となるリング状樹脂絶縁部によって、スキップビアとシートキャパシタとの間の絶縁信頼性を高めるという優れた作用効果が得られる。

本発明の他の一形態は、絶縁樹脂を含む複数の絶縁層と、この絶縁層に埋め込まれた複数の銅電極と、前記銅電極の一部からなる下面銅電極と、前記下面銅電極の表面に形成された誘電体層と、この誘電体層の上に形成された前記銅電極の一部からなる上面銅電極と、を有するシートキャパシタ部と、前記キャパシタ部の一部を貫通するスキップビアと、を有するキャパシタ内蔵基板であって、前記スキップビアと前記誘電体層との間と、前記スキップビアと前記上面銅電極と、スキップビアと前記下面銅電極の間は、共に前記絶縁樹脂が充填されてなる、上面観察でリング状を有するリング状樹脂充填部によって電気的に絶縁され、前記上面電極と前記スキップビアとは、前記上面電極の上に形成されたフィルドビアと前記シートキャパシタ部の上に１層以上の前記絶縁層を介して形成された銅電極とを介して電気的に接続されているキャパシタ内蔵基板と、このキャパシタ内蔵基板の一面以上に、実装部を介して実装された半導体チップと、を有する半導体装置であって、前記半導体チップは、少なくとも電源ラインと信号ラインとＧＮＤラインとを有し、前記スキップビアは、前記実装部を介して、少なくとも、前記半導体チップの、前記電源ラインもしくは信号ラインもしくはＧＮＤラインのいずれか一つ以上に電気的に接続されている半導体装置であって、半導体チップは、少なくとも電源ラインと信号ラインとＧＮＤラインとを有し、スキップビアは、実装部を介して、少なくとも、半導体チップの、電源ラインもしくは信号ラインもしくはＧＮＤラインのいずれか一つ以上に電気的に接続されている半導体装置であって、半導体チップは、少なくとも電源ラインと信号ラインとＧＮＤラインとを有し、スキップビアは、実装部を介して、少なくとも、半導体チップの、電源ラインもしくは信号ラインもしくはＧＮＤラインのいずれか一つ以上に電気的に接続されている半導体装置とすることで、半導体の高速駆動時の電気的特性の更なる向上が可能になると共に、本発明特有の構造（コアレス構造）によって、実装後の厚みを大幅に低減すると共に、信号配線の短配線化により信号品質を向上させることができる。

本発明の他の一形態は、シートキャパシタ内蔵基板の製造方法であって、２層以上の銅電極を有する多層基板からなるベース基板を準備するベース基板準備工程と、ベース基板の上に、プリプレグを介して、少なくとも、下面銅電極と、この下面銅電極の表面に形成された誘電体層と、この誘電体層の上に形成された上面銅電極または銅箔とを有するシートキャパシタを積層するシートキャパシタ積層工程と、シートキャパシタの上面銅電極もしくは銅箔と誘電体層に、上面観察で円形の段差部を形成する段差部形成工程と、段差部の内側に、プリプレグと銅箔とを積層する銅箔積層工程と、段差部の内側に、多層基板の銅電極を底面とし、側面に下面銅電極の側面が露出する段差部の円形より直径が小さい有底孔を形成する有底孔形成工程と、有底孔に、メッキ技術を用いて、スキップビアとなるフィルドビアを形成するスキップビア形成工程と、を含むシートキャパシタ内蔵基板の製造方法とすることで、半導体の高速駆動時の電気的特性の更なる向上が可能になり、信号配線の短配線化により信号品質を向上させることができるシートキャパシタ内蔵基板を製造する。

本発明のキャパシタ内蔵基板を用いることで、半導体チップと、マザーボードとの間等に挿入することによって、半導体チップの電気特性を最大に引き出せるように、半導体チップの信号ライン、ＧＮＤライン、電源ライン等の最短配線や大幅な低ＥＳＬ化が実現する。また本発明のキャパシタ内蔵基板においては、内蔵されたキャパシタ部と、キャパシタ部の一部あるいはキャパシタ部を貫通するビア（あるいはスキップビア）との間の絶縁信頼性が高いため、本発明のキャパシタ内蔵基板を用いることで、各種半導体チップを用いた電子機器の小型化、高性能化、高信頼性化が可能となる。

（ａ）（ｂ）は、共に本発明のキャパシタ内蔵基板の断面図と、点線で囲った部分を拡大して示す断面図 （ａ）〜（ｄ）は、共に本発明のキャパシタ内蔵基板用のシートキャパシタの製造方法を示す断面図 （ａ）〜（ｃ）は、共に本発明のキャパシタ内蔵基板用のシートキャパシタを内蔵するための準備工程を示す断面図 （ａ）（ｂ）は、共に本発明のキャパシタ内蔵基板の製造方法の一例について説明する断面図 （ａ）（ｂ）は、共にキャパシタ内蔵基板の製造方法の一例について説明する断面図 （ａ）〜（ｃ）は、共に熱プレス後の多層化状態の断面図と上面図 （ａ）〜（ｃ）は、共にキャパシタ内蔵基板の製造方法の一例について説明する断面図と上面図 キャパシタ内蔵基板の製造方法の一例について説明する上面図と断面図 （ａ）〜（ｃ）は、共にキャパシタ内蔵基板の製造方法の一例について説明する上面図と断面図 （ａ）〜（ｃ）は、共にキャパシタ内蔵基板の製造方法の一例について説明する断面図 （ａ）（ｂ）は、共にキャパシタ内蔵基板の製造方法の一例について説明する断面図 （ａ）（ｂ）は、共にキャパシタ内蔵基板の製造方法の一例について説明する断面図 （ａ）（ｂ）は、共に上下方向に複数のスキップビアを、略直線状に設けたキャパシタ内蔵基板の構造の一例を示す断面図 個片に切断した複数個のキャパシタ部を用いて、キャパシタ内蔵基板を製造する様子を説明する斜視図 個片に切断した複数個のキャパシタ部を用いて、キャパシタ内蔵基板を製造する様子を説明する斜視図 本発明のキャパシタ内蔵基板を用いた半導体装置の一例を説明する断面図 （ａ）〜（ｃ）は共に、本発明のキャパシタ内蔵基板（開発品）の一部を示す断面図と、その銅箔の状態を示す電子顕微鏡写真 （ａ）〜（ｃ）は、比較例となるキャパシタ内蔵基板（従来品）の一部を示す断面図と、その銅箔表面の粗化状態を示す電子顕微鏡写真 （ａ）（ｂ）は、それぞれ本発明のサンプルと、比較例でのサンプルの、ＭＳＬ２吸湿リフロー試験を行った後の状態を説明するための断面模式図 （ａ）（ｂ）は、共に比較例のＨＡＳＴ試験後の断面損傷について説明する模式図 （ａ）（ｂ）は、共に本発明のキャパシタ内蔵基板の一例を示す構造図 高誘電率の酸化物粒子フィラーを充填したコンポジット樹脂を活用したシートキャパシタ内蔵基板の一例を示す断面図 シートキャパシタが内蔵された従来品の構造の一例を示す断面図

（実施の形態１）
以下、本発明の好適な実施の形態を添付図面に基づいて詳細に説明する。図１〜図９に基づいて、本発明のキャパシタ内蔵基板や、その製造方法の一例について説明する。最初にキャパシタ内蔵基板の完成図である図１を説明する。

図１（ａ）（ｂ）は、共に本発明のキャパシタ内蔵基板の断面図である。図１（ａ）（ｂ）において、１１０はキャパシタ内蔵基板、１２０は点線、１３０は絶縁層であり、絶縁層１３０は、例えばプリプレグ（図示していない）の硬化物である。なおプリプレグは、半硬化状態の熱硬化樹脂（図示していない）と、ガラス織布や不織布（図示していない）等からなる。そして絶縁層１３０は、ガラス織布や不織布（図示していない）や、エポキシ樹脂等の硬化後の絶縁樹脂（図示していない）から構成されている。１４０はスキップビア（例えば、信号ライン用）であり、スキップビア（信号ライン用）１４０は信号ライン用として有用なものである。１５０は誘電体層である。１６０はスキップビア（例えばＧＮＤライン用）であり、スキップビア（ＧＮＤライン用）１６０は信号ライン用のスキップビア（信号ライン用）１４０、スキップビア（電源ライン用）１７０のように用途に応じて使い分けることができる。１８０はフィルドビア（電源ライン用）、１９０はフィルドビア（信号ライン用）であるが、これらフィルドビアを層間ビア、あるいはブラインドビアとしても良い。このようにフィルドビアを、フィルドビア（電源ライン用）１８０、フィルドビア（信号ライン用）１９０、フィルドビア（ＧＮＤライン用）２００のように用途に応じて使い分けることは有用である。２１０はフィルドビア（上面銅電極用）である。３１０は表層Ｃｕ電極用銅箔、３２０は裏層Ｃｕ電極用銅箔である。

更に、スキップビア（ＧＮＤライン用）１６０と、フィルドビア（ＧＮＤライン用）２００とを図１（ａ）（ｂ）に示すように上下方向に銅箔等を介して面接触するように接続することで、キャパシタ内蔵基板１１０におけるＧＮＤラインの低抵抗化、低ＥＳＲ化、低ＥＳＬ化が可能となる。

同様に、スキップビア（電源ライン用）１７０と、フィルドビア（電源ライン用）１８０とを図１（ａ）に示すように上下方向に銅箔等を介して面接触するように接続することで、キャパシタ内蔵基板１１０における電源ラインの低抵抗化、低ＥＳＲ化、低ＥＳＬ化が可能となる。

同様に、スキップビア（信号ライン用）１４０と、フィルドビア（信号ライン用）１９０とを図１（ａ）に示すように上下方向に銅箔等を介して面接触するように接続することで、キャパシタ内蔵基板１１０における信号ラインの低抵抗化、低ＥＳＲ化、低ＥＳＬ化が可能となる。

２２０は矢印である。なおフィルドビア（電源ライン用）１８０や、フィルドビア（信号ライン用）１９０、フィルドビア（ＧＮＤライン用）２００を、コンフォーマルビアとすることでコストダウンが可能である。また更なる低抵抗が求められる場合は、フィルドビアとすることで、配線抵抗を低くすることができる。

２３０は段差部であり、例えば誘電体層１５０等のパターニングに伴い発生する段差部である。２４０は下面銅電極、２５０は上面銅電極である。そして誘電体層１５０と、誘電体層１５０の上面に形成された上面銅電極２５０と、誘電体層１５０の下面に形成された下面銅電極２４０とで、シートキャパシタ部３３０を構成する。上面銅電極２５０も、下面銅電極２４０も、共にシートキャパシタ部３３０の一部（例えば上面）を構成する銅電極であり、銅電極あるいは銅箔の一部からなる。

２６０は銅電極であり、例えば、キャパシタ内蔵基板１１０のレイヤー４（最上層から数えて４層目）を構成するが、レイヤー４に限定する必要はない。２７０は表層信号端子電極、２８０は表層ＧＮＤ端子電極、２９０は表層電源端子電極である。

図１（ａ）において、矢印２２０に示すように、半導体（図示していない）の信号端子は、表層信号端子電極２７０から、スキップビア（信号ライン用）１４０、フィルドビア（信号ライン用）１９０を介し、マザーボード（図示していない）の信号端子（図示していない）に、例えば、図１（ａ）に示すように略直線状に接続される。同様に半導体（図示していない）のＧＮＤ端子は、表層ＧＮＤ端子電極２８０から、スキップビア（ＧＮＤライン用）１６０、フィルドビア（ＧＮＤライン用）２００を介し、マザーボード（図示していない）のＧＮＤ端子（図示していない）に、例えば、図１に示すように略直線状に接続される。同様に半導体（図示していない）の電源端子は、表層電源端子電極２９０から、スキップビア（電源ライン用）１７０、フィルドビア（電源ライン用）１８０を介し、マザーボード（図示していない）の電源端子（図示していない）に、例えば、図１に示すように略直線状に接続される。

図１（ａ）（ｂ）において、下面銅電極２４０はＬ６（レイヤー６）、上面銅電極２５０はＬ５（レイヤー５）としているが、このレイヤー構成に限定する必要はない。２６０は銅電極であり、図１に示すキャパシタ内蔵基板１１０は、Ｌ１からＬ８の８レイヤーからなる銅電極２６０を有している。

図１（ａ）において、銅電極２６０をＬ１（レイヤー１）〜Ｌ４（レイヤー４）の配線とすることは有用であり、更に信号ラインや、ＧＮＤライン、電源ライン等に使い分けることも有用である。また銅電極２６０の一部を、シートキャパシタ部３３０の銅電極２６０（レイヤー４）や、シートキャパシタ部３３０の下面銅電極２４０（レイヤー６）としても良い。

図１（ａ）の点線１２０で囲った部分の拡大断面図が、図１（ｂ）である。図１（ｂ）の矢印２２０に示すように、シートキャパシタ部３３０の一部を構成する上面銅電極２５０は、フィルドビア２１０（例えば上面銅電極用）と、表層ＧＮＤ端子電極２８０と、スキップビア（ＧＮＤライン用）１６０、下面銅電極２４０、フィルドビア（ＧＮＤライン用）２００を介して、マザーボード（図示していない）に電気的に接続される。図１（ｂ）の矢印２２０に示すようにすることで、低抵抗化、低ＥＳＲ化、低ＥＳＬ化が可能となる。

図１（ｂ）に示すように、スキップビア（ＧＮＤライン用）１６０は、誘電体層１５０と上面銅電極２５０と下面銅電極２４０に形成された貫通孔（番号は付与していない）の中にメッキ技術を用いて、フィルドビアとして形成されたものである。スキップビア（ＧＮＤライン用）１６０は、貫通孔（番号は付与していない）において、スキップビア（ＧＮＤライン用）１６０と誘電体層１５０との間と、スキップビア（ＧＮＤライン用）１６０と上面銅電極２５０との間、スキップビア（ＧＮＤライン用）１６０と下面銅電極２４０との間に、それぞれ充填されてなる絶縁層１３０によって電気的に絶縁している。

図１（ｂ）において、３４０は粗化部であり、スキップビア（ＧＮＤライン用）１６０と接する、下面銅電極２４０のスキップビア（ＧＮＤライン要）１６０との接触面部分の表面を粗化したものである。３５０はリング状絶縁部であり、スキップビア（ＧＮＤライン用）１６０と、シートキャパシタ部３３０（あるいは、上面銅電極２５０や、誘電体層１５０、下面銅電極２４０）との間をリング状（あるいはドーナツ状）に絶縁するものである。リング状絶縁部３５０は、上面から観察した場合にリング状に見える、リング状の絶縁層１３０から構成されている。

図１（ｂ）に示すように、更に段差部２３０を設けることで、リング状絶縁部３５０の絶縁信頼性を更に高められる。

図１（ａ）（ｂ）において、上面銅電極２５０、下面銅電極２４０はパターニング性、強度にも配慮して厚さ８ｕｍ〜３０ｕｍ程度の厚みを確保すると好適である。なお、本発明は銅板に限定されるものではなく、Ｎｉ箔その他の金属箔を用いても構わない。

ここで誘電体層１５０は、より好適には、更なる高容量を確保できるものとして、チタン酸ストロンチウムやチタン酸バリウム等の強誘電体の膜が好適であり、スパッタリング、ゾルゲル法、ドクターブレード法、スプレー堆積法、粉末噴射コーティング法やＣＶＤ法により形成してもよい。スプレー堆積法は、コールドスプレーで該ターゲットに不活性ガスと共に固相状態のまま噴射した後、加熱焼結させる成膜方法である。また、粉末噴射コーティング法とは、気体に混合された種々の粉末を、該気体の流れを利用してターゲットに噴き付けることにより、該ターゲット上に薄膜を形成する成膜法を指す。

誘電体層の厚みとしては、１μｍ以上１０μｍ以下が好ましい（なお１ｕｍ以上１０ｕｍ以下と表記しても良いが、これはミクロン＝ｕｍ＝μｍのためである）。１ｕｍ以下では十分な耐電圧特性が得られず、１０ｕｍより大きい場合は、容量密度が低下するからである。容量密度の絶対値は誘電体層の比誘電率の値に依存するが、例えばその値が５００〜２５００程度の値であれば、それらの容量密度としては１ｎＦ／ｍｍ^２以上４０ｎＦ／ｍｍ^２以下の値が得られる。１．０ｎＦ／ｍｍ^２の容量密度があれば、１０ｍｍ□面積で０．１ｕＦの容量値が得られる。本容量値はＭＬＣＣで用いられるパスコンの標準値であり、１０ｍｍ□は、２７ｍｍ□以上の大きなパッケージサイズでは内蔵確保が可能なシートキャパシタ面積と考えることができる。一方、４０ｎＦ／ｍｍ^２という容量密度は比誘電率が２０００以上で、誘電体層厚が１ｕｍ程度で絶縁性を確保出来た時に初めて達成可能な値であり、本発明のシートキャパシタで考えられる容量密度のほぼ上限と考えられる。

一方、誘電体層１５０として、エポキシ、ポリイミド、ポリフェニレンエーテル等の樹脂中に、チタン酸ストロンチウム（ＳＴＯ）やチタン酸バリウム等の強誘電体粉末を混入させた、厚さ１〜２０μｍ程度のコンポジットタイプの強誘電体層であっても構わない。強誘電体粉末を混入させた半硬化状態（Ｂステージ）の樹脂シートを介在させ、２枚の銅箔等金属箔を積層したり、一方の金属箔に強誘電体粉末を混入させた樹脂を塗布した後、他方の銅箔を積層して、２枚の銅箔を接着して、コア層を形成する。シートキャパシタのサイズを大きくするのに好適な成膜方法である。

図１（ａ）（ｂ）に示すように、キャパシタ内蔵基板１１０は、絶縁樹脂（図示していない）を含む複数の絶縁層１３０と、この絶縁層１３０に埋め込まれた複数の銅電極２６０と、この銅電極２６０の一部からなる下面銅電極２４０と、下面銅電極２４０の表面に形成された誘電体層１５０と、この誘電体層１５０の上に形成された銅電極２６０の一部からなる上面銅電極２５０とを有するシートキャパシタ部３３０を有している。

図１（ａ）（ｂ）に示すように内蔵されたシートキャパシタ部３３０は、後述の図１６の様にＬＳＩ（あるいは半導体チップ）が搭載された状態で用いられるものであり、ＬＳＩ搭載時に定義される全種類のビア、電源ビア、グランドビア、信号ビアがシートキャパシタ部３３０内を貫通する構造を取っている。スキップビア（ＧＮＤライン用）１６０、スキップビア（電源ライン用）１７０、スキップビア（信号ライン用）１４０、フィルドビア等の各ビアは電解銅メッキにより、無電解メッキ皮膜上に電解メッキ皮膜を形成して配線パターンが形成されている。

なお図１（ａ）の点線１２０で囲った部分や、図１（ｂ）は、共にＧＮＤラインにおける配線事例を説明したものである。図１（ｂ）で示したＧＮＤラインにおける配線事例を、電源ラインや、信号ラインにおける配線事例に応用することは有用である。

また図１（ｂ）に示すように、段差部２３０を構成することで、有底の貫通孔を形成するときに、焼結酸化誘電体等からなる誘電体層１５０を、直接、レーザー法やウエットブラスト法を用いて、直接的に貫通孔を形成することが回避できる。この結果、シートキャパシタ部３３０を構成する誘電体層１５０と、下面銅電極２４０や上面銅電極２５０との界面部分におけるミクロなクラックの発生を防止する。

一方、シートキャパシタを構成する一方の銅電極、ここでは上面銅電極２５０が誘電体層との同時焼成により８００℃以上の高温処理によって平均粒サイズが１０ｕｍ以上に成長するため、基板プロセスとの融合を新規に検討する必要がある。

なお、粒子径が１０ｕｍ以上になることで、粒界の界面が減って曲げによるクラックが発生しにくいという特徴が発生する。

なお平均粒サイズ（あるいは平均グレイン径）は１００ｕｍ以下に抑えることが望ましいが、これはグレイン径が大きくなりすぎた場合、シートキャパシタ部分における特性に影響を与える可能性が考えられるためである。

前述のように図１（ｂ）において、上面銅電極２５０や下面銅電極２４０と、絶縁層１３０との接続界面に於いて、粗化部３４０を設けることが望ましい。粗化部３４０としては、瘤構造物の間隔が２μｍ以下であるミクロレベルで緻密な粗化表面状態とすることで、アンカー効果による安定した樹脂層との密着性が得られる。なお、この粗化部３４０の粗化状態を実現するためには、ウエットブラスト工程後、レジスト形成無しでソフトエッチング及び化学的粗化工程を行うことが望ましい。

更に、ウエットブラスト工程同様に、砥粒を用いた研磨工程を用いても構わない。

前述のように図１（ｂ）において、上面銅電極２５０のスキップビア（ＧＮＤライン用）１６０側の端部と、誘電体層１５０の端部とは、複数の矢印で示すような段差部２３０を設けることが望ましい。この段差部２３０の、片側の幅（例えば、矢印２２０で示す距離は）０．５〜３．０ｕｍ幅の範囲とすることが望ましい。またウエットブラストで銅箔表面がミクロに粗化され様々な結晶面を露出させた後に、次工程でソフトエッチング及び化学的粗化工程で均一な化学反応に伴うミクロな粗化状態を作り出すことで、瘤構造物の間隔が２μｍ以下であるミクロレベルで緻密な粗化表面状態が得られる。

なおウエットブラスト法を用いる場合は、セラミック粉等（例えば、アルミナ粒子）を用いたウエットブラスト法を用いることが望ましい。ウエットブラスト法によって加工することで粗化面の一部を構成することができ、更にこの粗化面に微細なアルミナ粒子が食い込むあるいは食い込ませることができる。こうした痕跡を、粗化部とすることができる。こうして前記粗化部の瘤構造物の間隔が２μｍ以下である表面状態を作り出すことで銅箔強度を向上させると共に樹脂層の密着強度も向上させることができる。また銅表面に比べ、セラミック粉（あるいはアルミナ粒子）は、プリプレグ中のエポキシ樹脂等に対する密着強度が高いため、アンカー効果を高める効果も得られる。

（実施の形態２）
実施の形態２では、実施の形態１で説明した、キャパシタ内蔵基板の製造方法の一例について説明する。

図２から図９を用いて図１のキャパシタ内蔵基板の製造方法を説明する。

シートキャパシタ内蔵基板の製造方法は、誘電体層が基板ワークサイズ、例えば３４０×５１０ｍｍ、で提供でき、且つ未硬化であるＢステージ状態で直接積層することが可能な前記コンポジット樹脂タイプの場合と、大きなワークサイズでの提供が困難な焼結性を有する誘電体層を用いる場合とで、大きく積層方法が異なる。前者ではシートキャパシタの誘電体層をＢステージで積層することができるため、通常の基板プロセスに則った積層方法が容易であるが、大容量を形成することが困難である。従って、ここでは、後者の高容量を確保できる焼結酸化誘電体等からなる誘電体層１５０で構成されたシートキャパシタ部３３０を用いた場合を説明する。

ここでは個片のパッケージサイズが比較的大きい、例えば２７ｍｍ□、あるいは３５ｍｍ□以上のサイズで、予めシートキャパシタの片面側の下面銅電極２４０をパターニングした個片サイズのものを単品で搭載、積層する場合を想定する。

図２（ａ）〜（ｄ）は、共にキャパシタ内蔵基板の製造方法の一例について説明する断面図である。先ず、図２（ａ）（ｂ）に示すように比較的厚い銅箔を上面銅電極２５０として用意する。次にこの上に例えば焼結性の誘電体部材からなる誘電体層１５０を形成したものを準備する。上面銅電極２５０の厚みは作業性を考え、ここでは３５ｕｍ厚銅箔を用いる。ここでのワークサイズは、成膜方法（高温熱処理を含む）によって安定した品質が得られるサイズを指すものであって、基板ワークサイズ、例えば３４０×５１０ｍｍの様に大きなサイズを指すものではない。

高容量を確保できる焼結性誘電体としての誘電体層１５０としては、チタン酸ストロンチウムやチタン酸バリウム等の強誘電体の膜が好適であり、スパッタリング、化学蒸着法、ゾルゲル法、ドクターブレード法、粉末噴射コーティング法、堆積法やＣＶＤ法により形成してもよい。

何れの製法を用いる場合に於いても８００℃以上の高温の熱処理を行うので、箔内の銅粒子の粒成長に留意する必要がある。

次に図２（ｂ）に示すように誘電体層１５０上に下面銅電極２４０を形成する。下面銅電極２４０の形成方法としては、まずシード金属層（基本的に銅を想定）を形成した後、所定の厚みに電解銅メッキを形成する。シード金属層の形成方法としてはスパッタリング法あるいは無電解銅メッキ法を用いても良い。ここで図２（ｂ）に示すように、誘電体層１５０の端部や、下面銅電極２４０の端部からなる段差部２３０を設けることが望ましい。そして図２（ｃ）に示すように、この段差部２３０をダイシングライン（ダイシング装置を使って切断する部分）とすることで、図２（ｄ）に示したように、シートキャパシタ部３３０を複数の個片に切断する場合において、誘電体層１５０におけるダイシング等による影響（例えば、マイクロクラックの発生等）を防止することができる。

なお、銅電極を銅フィラーによる導電性ペーストによる印刷形成を行っても構わない。べた印刷した後、エッチングによってパターニングを行っても構わないが、工程を簡略化するため、スクリーン印刷時に所定のパターンに印刷形成しておくことが好ましい。

次に図２（ｃ）（ｄ）に示すように下面銅電極２４０のパターニングを行う。パターニング方法としては、通常のサブトラクティブ法が好適である。同時にこのときに個片ダイシング用マーキング形成も行っておくことが好ましい。更に、積層プロセス前に下面銅電極２４０を粗化しておくことが望ましい。粗化方法としては、通常に化学的処理による粗化が好適である。ここで留意すべき事としては、焼結酸化誘電体等からなる誘電体層１５０の高温熱処理を経ている銅箔は、粒成長しているため化学的粗化方法が有効に機能しづらい状況であり、意図的に下面銅電極２４０側（図面では上下反転）を先行的にパターニング及び粗化処理を行う事が好ましい。

次に図２（ｃ）（ｄ）に示すようにダイサーにてダイシングを行う。できれば、ダイシングライン上には誘電体層が介在しない事が好適である。ダイシング時に無機の誘電体層と銅箔との界面に微小なクラックが発生すると、そこを起点としてクラックが伝搬し、基板内蔵後の信頼性、特に吸湿時の信頼性レベルを低下させてしまう懸念があるからである。なお。個片化する方法としてはダイサーに限定されるものではなく、押し切り式切断方法を用いても構わない。

図３（ａ）〜（ｃ）は、共に本発明のキャパシタ内蔵基板の製造方法の一例について説明する断面図である。図３（ａ）〜（ｃ）において、３８０はプリプレグ、４００は銅箔である。まず、図３（ａ）（ｂ）に示すように、個片化されたシートキャパシタ部３３０を所定の位置にアライメントした後、樹脂シートあるいはプリプレグ３８０を介して、銅箔４００に対して、圧着、積層、熱プレスを行う（あるいはアライメント積層を行う）。下面銅電極２４０を用いてアライメント積層を行うのが好適である。

なお、ここで用いられる樹脂シート、あるいはプリプレグ３８０のサイズは、これ以降の基板プロセスに留意して基板ワークサイズを採用することが好適である。

図３（ｂ）は、熱プレス後のシートキャパシタ部３３０を搭載する積層体の製造方法の一例を示す断面図である。

なお、樹脂シートあるいはプリプレグ３８０に予め所定位置にビアペースト（図示していない）を充填しておき、図５（ａ）から（ｂ）にかけての熱プレス工程で電気接続を具現化する工法を用いても構わない。下面銅電極２４０と上面銅電極２５０に挟まれた樹脂絶縁層に形成できるビア位置の設計自由度を高くすることができる。

次に図３（ｂ）（ｃ）に示すように、上面銅電極２５０にスライスエッチングを行い、所定の厚み、例えば１２〜２５ｕｍ程度に薄くさせる。作業性を考え、出発銅箔厚みを例えば３５ｕｍとした場合、サブトラクティブ法でパターニングすることを考えるとファインなパターン形成が困難になる、及び内層銅箔厚みが厚いと凹凸が大きくなり、比較的薄い絶縁層、例えばプリプレグからなる樹脂シート（厚み３０ｕｍ〜４０ｕｍ）への埋め込みが不十分となり、デラミネーションが発生する可能性があるためである。更に言えば、ガラスクロスの無い樹脂シート（厚み２０ｕｍ〜３０ｕｍ）により多層化する場合は、よりこの傾向が顕著となる。

そして図３（ｂ）に示すような３層構造とする。

その後、図３（ｃ）に示すように、絶縁層１３０に下面銅電極２４０まで届く有底孔３９０を形成し、この有底孔３９０にメッキ（あるいはビアペースト）を行うことで、層間ビア３００を形成する。

図４（ａ）（ｂ）は、共に本発明のキャパシタ内蔵基板の製造方法の一例について説明する断面図である。次に図４（ａ）（ｂ）に示すように、上面銅電極２５０や、銅電極２６０のパターニングを行う。ここではコアレスの多層化プロセスを想定しているため、同時に両サイドへの多層化基板ワークがあると想定し、片面のみのサブトラクティブ法によるエッチング方法が好適である。

一方、高い比誘電率、例えばＫ＝５００以上の値を有する誘電体層上に形成された配線ライン、特に信号ラインは信号遅延をもたらす事が課題となっている。具体的には信号遅延は、配線の抵抗と配線間の容量の積に比例する。そのため従来の構成では、シートキャパシタの近くに信号ラインを形成することが難しいという課題を有していた。

こうした課題に対して、本発明は、信号ラインをシートキャパシタの近くに形成するのではなく、信号ラインが、シートキャパシタそのものを貫通するように設けることで、信号ラインによる信号遅延という課題を解決するものである。

従って、シートキャパシタを内蔵する基板において、誘電体層の形成領域は信号ビアの領域を含めて回避する傾向があった。発明者は高い比誘電率を有する誘電体層を貫通するビアの信号遅延において、予めビア付近の誘電体層を除去している効果を調べるため、ビアと誘電体層間の浮遊容量を測定した結果、Ｋ＝５００、誘電体層２ｕｍ^tで貫通するビアの浮遊容量値が１００ｆＦ（０．１ｐＦ）しかなく、信号品質に影響を与えない事を見出した（ここでは導体ビアと誘電体層間の距離を１００ｕｍとして計算。）。この結果より、信号ビアが貫通する領域まで誘電体層を広げても何ら電気特性を損なわない可能性が示唆された。

本発明は、誘電体層の有効面積を最大限に引き出すために、誘電体層領域をほぼデバイス面積と一致させ（例えばデバイスが２７ｍｍ□であるならば２５ｍｍ□の誘電体層を確保して形成、内蔵が可能。但し、ビア貫通周辺部分を除く）、所定の貫通ビアに配慮して除去した形状を採用していることも特徴である。

次に図４（ｂ）に示すように、誘電体層１５０のパターニングを行う。化学的方法で選択的に焼結酸化誘電体等からなる誘電体層１５０を、例えばＢａＴｉＯ_３系誘電体層をパターニングすることも可能であるが、本発明ではウエットブラストによる上面銅電極をマスクとするパターニングを行う。ウエットブラストに用いられるフィラーは、Ａｌ_２Ｏ_３フィラーによるものが好適である。

ウエットブラストによる誘電体層１５０のパターニングを行う場合、そのマスクとなる上面銅電極のパターニング時に形成していたドライフィルムレジスト（ＤＦＲ）も残存させた状態で実施することが多く報告されている。本発明では、意図的にＤＦＲは剥離した後、上面銅電極のみをマスクとしたウエットブラスト工法を適用することが好適である。

なぜならば、シートキャパシタ部３３０の上面銅電極を形成する銅箔は、既に先述したように高温の熱処理工程を経ているため、箔内の銅粒子成長が見られ化学的粗化が効果的に適用されにくい状況であるからである。ウエットブラスト工程では、μｍオーダーのＡｌ_２Ｏ_３フィラーが粒成長した銅箔表層を叩くことで、様々な結晶方位の面を表層側に露出することができる。通常、銅のエッチングは結晶方位によってエッチングレートが異なる等が報告されている（参照：エレクトロニクス実装学会誌Vol.16、No.2（2013）P.119〜126）が、ウエットブラストによる銅箔粗化を適用することで、意図的に後工程で実施される化学的粗化処理時のマイクロエッチングを均一に実施することができる。

図４（ｂ）に示されるシートキャパシタ部３３０が搭載された３層積層板の状態は、シートキャパシタの誘電特性を検査できる形態であり、次工程である内蔵工程前に良否判定検査を行う事が可能である。

図５（ａ）（ｂ）は、共にキャパシタ内蔵基板の製造方法の一例について説明する断面図である。

図５（ａ）は、図４（ｂ）の構成を更に詳しく説明するものである。点線１２０で示した部分の拡大断面図を矢印２２０で示す。図５（ａ）の拡大断面図に示すように、後工程でブランドビアを構成する部分には矢印２２０等で示す段差部２３０を設けることが望ましい。段差部２３０の形成後に、層間ビア３００の上に形成され露出した下面銅電極２４０の表面を粗化し、粗化部３４０とすることが有用である。

その後、図５（ｂ）の矢印２２０で示すように、プリプレグ３８０や銅箔４００と共に、加圧、加熱し一体化する。こうすることで、図５（ａ）等で示した段差部２３０の隙間（更には、誘電体層１５０の加工時に発生したマイクロクラック等の隙間の隅々まで）まで、プリプレグ３８０の中に含まれる絶縁樹脂（あるいは加熱されて低粘度化した絶縁樹脂）が浸透し、クラック等の隙間を充填する。

図６（ａ）〜（ｃ）は、共に熱プレス後の多層化状態の断面図を示す。図６（ａ）（ｂ）に示すように、前述の図５（ｂ）等で形成された段差部２３０は、その隅々まで、プリプレグ３８０等に含まれる絶縁樹脂が充填されている。誘電体層１５０をパターニングで除去してなる空間部分は、図６（ａ）（ｂ）に示すように、例えばプリプレグ樹脂シートの樹脂成分によって充填され、その段差が充填され、リング状絶縁部３５０を形成する。こうして熱プレス後のシートキャパシタ部３３０周りの構造は気泡の無い緻密な内部構造を形成することが有用である。なおリング状絶縁部３５０の上面からの観察形状は、図６（ｃ）で示すように上面観察（Ｔｏｐ Ｖｉｅｗ）によってリング状としても良い。更に図６（ｃ）に示すように、リング状絶縁部３５０を、層間ビア３００の上に設けられた下面銅電極２４０と、その周りをリング状に囲う絶縁層１３０、下面銅電極２４０、誘電体層１５０とし、その最外周囲を上面銅電極２５０とすることが有用である。図６(ａ)〜（ｃ）に示すように、絶縁層１３０に含まれる絶縁樹脂をリング状に充填する。こうして段差部２３０の隙間（更には、誘電体層１５０の加工時に発生したマイクロクラック等の隙間の隅々まで）、プリプレグ３８０の中に含まれる絶縁樹脂（あるいは加熱されて低粘度化した絶縁樹脂）が浸透し、クラック等の隙間を充填する。

図７（ａ）〜（ｃ）は、共にキャパシタ内蔵基板の製造方法の一例について説明する断面図である。４１０は表層側レーザー加工穴である。

図７（ａ）（ｂ）にスキップビアを形成するためのレーザービア穴を形成した後の断面図を示す。図７（ａ）に示すように、予め誘電体層１５０をパターニングしておくことで、たとえ誘電体層の貫通ビア構造であっても、直接的に誘電体層１５０をレーザー等を、一回り大きな孔加工しておくことが望ましい。図７（ａ）で示すスキップビアの形成時に、同時に誘電体層１５０に孔を形成した場合、誘電体層１５０に新たなマイクロクラック等が発生する可能性がある。

図７（ａ）〜（ｃ）で示すように、誘電体層１５０に形成された孔の直径より、小さい直径の孔を、表層側レーザー加工穴４１０として形成する。

この際、図７（ｂ）（ｃ）に示すように、表層側レーザー加工穴４１０と、誘電体層１５０との間には緩衝層として樹脂シートあるいはプリプレグ３８０から染み出した樹脂成分による充填部分（すなわち、リング状絶縁部３５０）を形成しておくことで、界面の損傷、例えばマイクロクラックの発生を防止できる。

本実施の形態では、基板設計の場合により深さや直径が異なる複数のレーザービア穴加工を行うことで、ビア部分での絶縁信頼性を高められる。

なお深さの異なるビアの形成及び、フィルドメッキビアの条件出しを回避するため、信号ビア、電源ビア、グランドビアの深さを全て３層分貫通するスキップビアで統一するようにしても良い。

図８は、キャパシタ内蔵基板の製造方法の一例について説明する断面図である。図８において、表層側レーザー加工穴４１０の逆側には、裏層側レーザー加工穴４２０を設けている。表層側レーザー加工穴４１０も、裏層側レーザー加工穴４２０も、共に有底孔である。

図８の点線１２０で示した部分の断面拡大図が、部分拡大図、あるいはＴｏｐ Ｖｉｅｗ拡大図である。図８に示すように、粗化部３４０を、有底孔となる表層側からの表層側レーザー加工穴４１０の底面に露出させる。この粗化部３４０が、スキップビア底面部３６０となり、各種スキップビアと面接触することになる。

図９（ａ）〜（ｃ）は、共にキャパシタ内蔵基板の製造方法の一例について説明する断面図である。

次に図９（ａ）（ｂ）（ｃ）に示すように、フィルドメッキ工程及びパターニングを行う。ここではＭＳＡＰ（ModifiedSemi Additive Process）と呼ばれる工法を想定した断面図（メッキレジスト形成工程は省略）を示しているが、よりファインなパターニングを想定したＳＡＰ（Semi Additive Process）でフィルドメッキ及びパターニングを形成しても構わない。

図９（ｂ）に示す断面拡大図部分の、上面図（Top View拡大図）が、図９（ａ）である。図９（ａ）（ｂ）で示す工程の後、例えばＳＡＰ法にてシートキャパシタ部３３０の上面銅電極２５０の配線パターンを再形成することで、図９（ｃ）で示すキャパシタ内蔵基板１１０が完成する。

図９（ｃ）に示すキャパシタ内蔵基板１１０には、半導体等のＧＮＤライン等をマザー基板のＧＮＤライン等に直結するためのスキップビア（ＧＮＤライン用）１６０、スキップビア（電源ライン用）１７０、スキップビア（信号ライン用）１４０が形成されている。そしてこれらで電気色は、矢印２２０で示すように、それぞれＧＮＤライン、電源ライン、信号ラインを構成する。

本発明では、表層側レーザー加工穴４１０、裏層側レーザー加工穴４２０となるレーザービア穴加工、例えばＣＯ_２レーザーによるビア加工を行う場合、予め、焼結酸化誘電体等からなる誘電体層１５０を除去している。このため本発明では、ビア加工の不具合は発生せず、深さの異なる有底孔３９０加工に対してもレーザー条件を変えることで対応できる利点がある。

更に言えば、樹脂シートの厚みが２０ｕｍから３５ｕｍ等薄いものを活用することで、樹脂等を一括貫通させること及び貫通ビアのアスペクト比がほぼ１対１とすることができる、キャパシタ内蔵基板１１０の高密度化が可能となる。

なお内蔵されたシートキャパシタ部３３０周りのパターンは、パターニング方法がサブトラクティブ法に限定されるため設計ルールのファイン化に限界がある場合がある。具体的にはライン＆スペース（Ｌ／Ｓ）＝５０／５０ｕｍ程度の設計ルールによるパターニングがサブトラクティブ法で実現できる。こうしたパターニング時において、本発明は、多層配線基板におけるレイヤーが第２主面側に近いレイヤーに形成されていることが有用である。本発明のキャパシタ内蔵基板を用いることで、メインボードの設計ルール（通常（Ｌ／Ｓ）＝６５／６５ｕｍ程度）をカバーすることが容易となる。そして多層配線基板の再配線をシートキャパシタ部３３０を内蔵しながら無理なく実現することができる。

本発明のキャパシタ内蔵基板１１０を、多ｐｉｎでハイエンド用途のＬＳＩ−ＰＫＧ（あるいはＬＳＩ用のパッケージ基板）とすることは有用である。この場合、ＬＳＩ近傍のレイヤーにおいてはファインパターン、たとえばＬ／Ｓ＝２０／２０、更に言えばＬ／Ｓ＝１５／１５レベルのファインパターンとすることができる。更に本発明においては、エリアパッドの多ｐｉｎの電極から配線をファンアウトするために、パッド電極間に再配線用ラインを引き出す必要があり、こうした細い配線に対応することも可能である。

必要に応じて本発明のキャパシタ内蔵基板１１０を、多層化品（例えば、４層品の代わりに、６層品、あるいは８層品）としても良い。

（実施の形態３）
実施の形態３では、本発明のキャパシタ内蔵基板の他の製造方法の一例について、図面を用いて説明する。

図１０（ａ）〜（ｃ）は、共にキャパシタ内蔵基板の製造方法の一例について説明する断面図である。

まず図１０（ａ）に示した積層物を用意する。この積層物は例えば、前述の図３（ｂ）で説明したものである。次にこの構造物の銅電極をパターニングし、プリプレグ３８０等で積層し硬化した後、プリプレグ３８０の硬化物からなる絶縁層１３０を、上面銅電極２５０や銅電極２６０が、面一状態で露出するように研磨する。なお研磨や矢印２２０に示すように、図１０（ｂ）に示す積層物を動かしながら行っても良い。なお図１０（ｂ）以降の図面では、図１０（ａ）で示す矢印２２０で示した部分（すなわち左半分）を抜き出して説明している。

図１０（ｂ）、図１０（ｃ）に示すように、絶縁層１３０から露出した上面銅電極２５０等の上に、メッキ技術を用いて銅メッキ電極４３０を形成する。なお必要に応じて、絶縁層１３０から露出した銅電極２６０の上にも、銅メッキ電極４３０を形成しても良い。

図１１（ａ）（ｂ）は、共にキャパシタ内蔵基板の製造方法の一例について説明する断面図である。図１１（ａ）の矢印２２０に示すように、プリプレグ３８０や銅箔４００を用いて、加圧、加熱積層し、図１１（ｂ）に示す積層物を形成する。

図１２（ａ）（ｂ）は、共にキャパシタ内蔵基板の製造方法の一例について説明する断面図である。

図１２（ａ）に示すように、表層側レーザー加工穴４１０や裏層側レーザー加工穴４２０を形成する。なお表層側レーザー加工穴４１０や裏層側レーザー加工穴４２０は、共に有底孔であり、この有底孔にメッキ等で銅電極を形成する。その後、図１２（ｂ）に示すようなスキップビア（ＧＮＤライン用）１６０を形成する。こうして、図１２（ｂ）に示すような、キャパシタ内蔵基板１１０を製造する。図１２（ｂ）の矢印に示すように、ＧＮＤライン、電源ライン、信号ラインをキャパシタ内蔵基板１１０を厚み方向に直列して形成することは有用である。

（実施の形態４）
実施の形態４を用いて、上下方向に複数のスキップビアを設けたキャパシタ内蔵基板の構造について、更に詳しく説明する。

図１３（ａ）（ｂ）は、共に上下方向に複数のスキップビアを、略直線状に設けたキャパシタ内蔵基板の構造の一例を示す断面図である。

前述の図１等では、スキップビアとフィルドビアとを、上下方向に略直線状に設けたが、図１３（ａ）（ｂ）に、複数のスキップビアを上下方向に略直線状に設けることも有用である。

図１３（ａ）（ｂ）に示すように、半導体のＧＮＤ端子（あるいは半導体のＧＮＤライン）は、複数のスキップビア（ＧＮＤライン用）１６０を介して、基板のＧＮＤラインへ電気的に接続する。同様に半導体の電源端子（あるいは半導体の電源ライン）も、複数のスキップビア（電源ライン用）１７０を介して、基板の電源ラインへ電気的に接続する。同様に半導体の信号端子（あるいは半導体の信号ライン）を、複数のスキップビア（信号ライン用）１４０を介して、基板の信号ラインへ電気的に接続される。

更に図１３（ａ）（ｂ）に示すキャパシタ内蔵基板１１０に示すようなスキップビア構成とすることで、キャパシタ内蔵基板１１０の低抵抗化、低ＥＳＲ化、低ＥＳＬ化が可能となる。

（実施の形態５）
実施の形態５では、個片に切断した複数個のシートキャパシタ部３３０を用いて、キャパシタ内蔵基板１１０を製造する様子について、図１４、図１５を用いて説明する。

図１４は、個片に切断した複数個のキャパシタ部を用いて、キャパシタ内蔵基板を製造する様子を説明する斜視図である。

図１４において、シートキャパシタ部３３０は、例えば前述の図２（ｄ）に示したように、ダイシング等で個片化されたものである。図１４に示すように、個片化したシートキャパシタ部３３０としては、単独で電気検査（例えば、容量測定、絶縁耐圧等の測定）に合格したものだけを選択して用いることができる。そしてこれら良品となるシートキャパシタ部３３０を、銅箔４００上のプリプレグ３８０の上に位置合わせし、加圧、加熱し、プリプレグ３８０の中に埋め込む。

図１５は、個片に切断した複数個のキャパシタ部を用いて、キャパシタ内蔵基板を製造する様子を説明する斜視図である。

図１５において、個片に切断した複数個のシートキャパシタ部３３０は、プリプレグ３８０の硬化物からなる絶縁層１３０の中に組み込まれている。このようにすることで、前述の図３（ａ）（ｂ）に示した工程において、歩留まりを高められるが、これは単独で電気検査（例えば、容量測定、絶縁耐圧等の測定）に合格したものだけを選択して用いることができるためである。

図１６は、本発明のキャパシタ内蔵基板を用いた半導体装置の一例を説明する断面図である。図１６において、４８０は半導体、４９０は実装部、５００は半導体装置であり、本発明の実施例の一つである半導体装置５００の一例である。

なお、図１６に、ＬＳＩ等からなる半導体４８０がキャパシタ内蔵基板にはんだバンプ等からなる実装部４９０を介して搭載、実装されている半導体パッケージの一例を示している。

図１６に示すように、半導体４８０はＢＧＡ半田ボール等の実装部４９０を介して、マザーボード（図示していない）へ実装される。

なお、各端子の性質、具体的には電源端子、グランド端子、信号端子の定義、指定は半導体４８０が実装されることで初めて定義づけられている。

図１６に示すように、信号ラインは直ビアで半導体４８０の信号端子側からマザーボードの信号ラインへ直結するように接続することが好ましい。本発明の構成とすることで、高誘電率を有する誘電体層１５０を使った場合でも、誘電体層１５０と、信号ラインとの絶縁距離を１００ｕｍ以上確保することができ、この部分で発生する浮遊容量を０．１ｐＦ以下と小さくすることができる。このようにすることで、キャパシタ内蔵基板１１０における良好な信号品質を高められる。

図１６に示すように、電源ラインは、シートキャパシタ部３３０の下面銅電極２４０を接続しながら貫通することで、電源ラインのＥＳＬ値を非常に小さく抑えることができる。必要に応じてビルドアップ部(図示していない)を形成し、このビルドアップ層を用いて、効果的に再配線することで、並列ラインを構築して更に電源ラインのＥＳＬ値の低減、即ち電源インピーダンスを小さく抑えることが可能である。

図１６等に示すＧＮＤラインも同様に効果的に再配線することで、並列ラインを構築して更にＧＮＤラインのＥＳＬ値の低減、即ちＧＮＤバウンスを小さく抑えることが可能である。ここでは、内蔵シートキャパシタのＧＮＤとなる下面銅電極２４０からＢＧＡはんだボール等からなる実装部４９０へ繋ぐ手段として一度レイヤー４にビアで引き上げてから、Ｌ４からＬ７へのスキップビアでその接続を実現している。

この様に、各種ビアに最適の接続配線を形成することで、優れたＥＭＣ特性を有するシートキャパシタ内蔵半導体装置を実現することが可能である。

（実施の形態６）
実施の形態６では、以下の比較例と比較した実施例により本発明の効果を説明する。図１７（ａ）〜（ｃ）は共に、本発明のキャパシタ内蔵基板（開発品）の一部を示す断面図と、その銅箔の状態を示す顕微鏡写真である。図１７（ａ）（ｂ）において、４４０はアルミナ残渣であり、例えばアルミナを用いたサンドブラスト（あるいはウエットブラスト）における研磨材の残渣である。

図１７（ａ）〜（ｃ）に示すように、上面銅電極２５０の上に形成されたフィルドビア２１０（例えば上面銅電極用）は、他の配線（図示していない）を介して、スキップビア（ＧＮＤライン用）１６０に電気的に接続されている。図１７（ｂ）の矢印２２０に示す部分の顕微鏡写真が、図１７（ｃ）である。

図１７（ａ）（ｂ）で示すサンプル（開発品）は、本発明（実施の形態１）では誘電体層のウエットブラストによる誘電体のパターニング及びソフトエッチング、化学粗化処理を経た後、次工程であるビルドアップ工程を行ったものである。

図１８（ａ）〜（ｃ）は、比較例となるキャパシタ内蔵基板（従来品）の一部を示す断面図と、その銅箔表面の粗化状態を示す顕微鏡写真である。図１８において、４７０は従来表面処理である。図１８（ａ）〜（ｃ）に示すように、比較品の場合、スキップビア（ＧＮＤライン用）１６０は、誘電体層１５０に形成された孔（番号は付与していない）に接触するように貫通している。

図１８（ａ）（ｂ）で示すサンプル（比較例となる従来品）は、誘電体層のパターニングを行うことなく化学粗化処理のみを行ってからビルドアップ工程を行って多層積層板を形成している。また図１８（ｃ）は、図１８（ｂ）の従来表面処理４７０の表面状態を示す顕微鏡写真である。

ここで留意すべき点としては、シートキャパシタ部３３０を構成する銅箔は、少なくとも一方、上面銅電極２５０が高温処理を経ているため粒成長が発生している銅箔面があり、化学粗化処理が図１７（ｂ）に示すようにｕｍレベルで粗化できていない。従って、図１８（ａ）（ｂ）に示すような従来品の場合、多層化、熱プレス工程後は、上面銅電極２５０あるいは下面銅電極２４０と、樹脂シートあるいはプリプレグ３８０との界面では十分なピール強度が得られていない。発明者らが各サンプルを用いて測定したところ、平均値で前記ピール強度は０．２ＫＮ／ｍであり、従来品の場合信頼性試験をパスできないことが考えられる。

特に、本発明の場合、前述の図４（ａ）〜図５（ａ）の工程において、アルミナ粉等を使ったウエットブラスト後にソフトエッチング及び化学的粗化工程を導入することが望ましい。こうすることで、図１７（ｃ）の写真に示すような、密着性に優れた粗化表面を得ることができる。

図１７（ｂ）は、図１７（ａ）の点線１２０で囲まれた部分の拡大図に相当し、図１７（ｃ）は、内層銅箔の粗化状態を示す写真である。図１７（ａ）（ｂ）（ｃ）に示すように、本発明の実施例の場合、ウエットブラストによる上面銅電極２５０と下面銅電極２４０の距離近接によるショート防止のため、図１（ａ）（ｂ）等でも示したような段差部２３０やリング状絶縁部３５０を設けている。この段差部２３０とは上面から観察した場合、略同心円状（あるいはドーナツ状）となる。また段差部２３０の一つ一つの段差は、上面銅電極２５０をマスクレスのソフトエッチングを行うことで、例えば、ドーナツの一辺の幅が１〜２ｕｍ程度、段差となるように同心円状に複数個を重ねることができる。この工法によれば端部の上面銅電極２５０と下面銅電極２４０間の距離を十分に確保することによってショート現象が回避できる。通常は、ＤＦＲを用いたマスクエッチングによって上面銅電極の後退をさせる工法が報告されているが、本工法によれば、より上面銅電極の面積を低減させずにショート現象を回避することができる。

このように段差部２３０や、リング状絶縁部３５０を、上から見た状態で同心円状とすることで、全ての方向（すなわちスキップビアの全周囲、３６０度）において、１ｕｍ以上、更には２ｕｍ以上（望ましくは１０ｕｍ以下、更には５ｕｍ以下の）絶縁距離を確保することができ、その絶縁信頼性を高められる。

また、ウエットブラスト工法で粒成長した銅箔表層を無機フィラー、例えばＡｌ_２Ｏ_３フィラーで叩くことで、様々な結晶方位の面を表層側に露出させる。その後、ソフトエッチング、化学粗化工程、例えば無機酸および銅の酸化剤からなる主剤と、少なくとも一種のアゾール類および少なくとも一種のエッチング抑制剤からなる助剤とを含む水溶液からなる銅または銅合金のマイクロエッチング剤、ならびに前記マイクロエッチング剤により銅または銅合金の表面をエッチングする方法で化学粗化する。こうして図２０（ｂ）に示すようなｕｍレベルの緻密な表面粗化現象を得ることができる。更に言えば、前記粗面化部に微細なアルミナ粒子が食い込むあるいは食い込んだ痕跡を残し、且つ前記粗面化部の瘤構造物の間隔が２μｍ以下である表面状態を作り出す。こうして銅箔強度を向上させると共に樹脂層の密着強度も向上させることができる。

なお、比較例として、誘電体層１５０のパターニングを各貫通ビア周りの領域に実施しなかった場合を図１８（ａ）〜（ｃ）に示す。後述するが、レーザーによって形成されたビア穴は焼結酸化誘電体等からなる誘電体層１５０を直接貫通する構造となっており、誘電体層１５０と下面銅電極２４０、上面銅電極２５０との界面に損傷を与える懸念がある。なお、積層前の銅箔４００上側の化学粗化処理を実施しようとすると、図１８（ｂ）に示すように粒成長した銅箔粒内の、且つ特定に結晶面が露出している表層の化学粗化が求められ、ｕｍレベルの均一で緻密な粗化を実現することが困難であることが判明している。本銅箔粗化箇所の樹脂シートとのピール強度は０．２ＫＮ程度しか、確保出来ていないことも確認している。

なお前述の図１（ａ）（ｂ）等で説明したリング状絶縁部３５０の形成に用いられる樹脂シートあるいはプリプレグ３８０に用いられるＢステージの未硬化基材は、本キャパシタ内蔵基板がＬＳＩパッケージ基板用途であるならば高温、耐熱性が求められるプリプレグが好適であるが、ガラスクロスを含まない樹脂シートを用いても、同様な効果が得られることは言うまでもない。

次に［表１］として、比較例として試作したサンプル（比較例）と、本発明を用いて試作したサンプル（本発明）について、各種信頼性評価を行った結果の一例を示す。

［表１］は、本発明サンプルと比較例サンプルとの信頼性試験を比較した結果である。３項目の信頼性試験において、本発明と比較例との差異が発生している。

例えば［表１］に示すように、ＭＳＬ２吸湿リフロー試験では、比較例サンプルにおいて、５ｐｃｓ／２０ｐｃｓの割合でリフロー後の膨れが発生した。膨れ箇所は、何れもシートキャパシタ部３３０の上面銅電極２５０と樹脂シートあるいはプリプレグ３８０との界面であり、化学粗化が十分に出来なかった影響により、アンカー効果が不十分だったものと考えられる。

例えば、［表１］に示すようにＴＨＢ試験においても、比較例サンプルで一部、８ｐｃｓ／２０ｐｃｓの割合で絶縁劣化が発生している。更にＨＡＳＴ試験においては、本発明サンプルではＰＡＳＳ（１００ｈｒ以上劣化無し）しているのに対し、比較例サンプルは全数、短時間（１ｈｒ以内）で絶縁劣化が発生した。

更に、発明者らが、［表１］の結果を基に考察した信頼性への影響について、図１９〜図２０を用いて説明する。

図１９（ａ）（ｂ）は、それぞれ本発明のサンプルと、比較例でのサンプルの、ＭＳＬ２吸湿リフロー試験を行った後の状態を説明するための断面模式図である。

図１９（ａ）は、本発明のサンプルにおける、ＭＳＬ２吸湿リフロー試験を行った後のサンプルの状態を説明するための断面模式図である。図１９（ａ）に示す本発明の実施例となるサンプルの場合、優れた信頼性が得られている。

図１９（ｂ）は、比較例となるサンプルの、ＭＳＬ２吸湿リフロー試験を行った後のサンプルの状態を説明するための断面模式図である。図１９（ｂ）に示す比較例となる従来品の場合、信頼性に課題が残る場合がある。図１９（ｂ）において４５０は層間剥離部分、４６０は短絡部分である。図１９（ｂ）に示すように、従来品では層間剥離部分４５０や、短絡部分４６０が発生しやすい。発明者らは、従来品において発生した層間剥離部分４５０や、短絡部分４６０の発生原因を究明するために、色々な解析を試みた。その結果、従来品においては、具体的なリーク箇所は特定出来ていないが、誘電体層１５０と上面銅電極２５０との界面、あるいは誘電体層１５０と下面銅電極２４０との界面にて、吸湿成分が伝搬したものと考えられる。

図２０（ａ）（ｂ）は、共に比較例のＨＡＳＴ試験後の断面損傷について説明する模式図である。

図２０（ａ）（ｂ）に示すように、比較例のサンプル断面を観察すると、シートキャパシタ部３３０の上面銅電極２５０の表面粗化が前述の図１８（ｂ）に示すように十分なミクロな粗化がされていない要因で上面銅電極２５０上面と樹脂シートあるいはプリプレグ３８０との界面で剥離現象が発生している。ＭＳＬ２の吸湿条件では、ＭＳＬ３の吸湿条件と比較して多くの水分量が吸湿しており２６０℃はんだリフロー時に大きな水蒸気圧が発生、上面銅電極２５０上面と樹脂シートあるいはプリプレグ３８０との界面剥離を引き起こしたものと見られる。

通常は、内層銅箔に化学粗化処理を実施した後、樹脂シートとの多層化工程を行うことで、十分な密着強度を確保でき、ＭＳＬ２の吸湿リフロー条件に耐えられる。従って、今回発生した信頼性課題は、焼結酸化誘電体等からなる誘電体層１５０を同時形成する銅箔４００を基板内層に用いることによって初めて発生する新しい課題と言える。

一方、本発明による信頼性試験後のサンプルである発明品（例えば図１７では、アルミナ残渣４４０として図示しているように）においてはＡｌ_２Ｏ_３フィラーを利用するウエットブラスト処理を行っている。このため本発明品の場合、同じ銅結晶粒内でも多用な結晶方位を出しておくことが可能となる。その結果、後工程で実施される化学粗化工程を効果的に適用する本発明のプロセス及びその構造が有効に機能し、優れた粗化面が得られたと考えられる。なお、発明品において、発明品の粗化部３４０と樹脂シートあるいはプリプレグ３８０との界面ピール強度を測定すると、０．７ＫＮ／ｍと高い値が得られた。この結果、本発明による実施例の場合、ＭＳＬ２吸湿リフロー信頼性を確保できたことが判る。

一方、比較例サンプルで誘電体層１５０をレーザービア加工で直接、貫通する箇所に着目して観察したところ、微小なデラミネーション等からなる短絡部分４６０が誘電体層１５０と銅箔４００との間に発生していることを見出した。その結果として、僅かではあるが、従来品の場合、レーザービア加工後に実施されるデスミア、無電解銅メッキ、電解銅メッキ工程を通じてメッキ液の浸入が発生し、銅メッキ等が浸入してなる短絡部分４６０が発生していることも確認された。

そしてこの銅メッキ等が浸入してなる短絡部分４６０は、サンプル完成初期状態、及び、初期吸湿リフローＭＳＬ３レベルでは、何ら問題が発生するレベルではないとも思われる。しかしながら高温、高湿バイアス試験、特にＨＡＳＴ試験（Highly Accelerated temperature and humidity Stress Test）の様な過酷な試験環境下では図１９（ｂ）に示すようなクラックの伝搬、及び吸湿に伴う水のパスが発生する可能性がある。そして従来品の場合、図２０（ａ）（ｂ）のＨＡＳＴ試験後の断面損傷イメージ図（模式図）に示すように、ＨＡＳＴ試験によって、絶縁劣化してしまうと考えられる。この絶縁劣化現象は、水のパスを媒介とするショートあるいは絶縁劣化となるため、断続的なショート現象として見られる。従って、一部のサンプルでは乾燥工程を入れることで絶縁性は復活する傾向が見られる。

一方、本発明の実施例の場合、樹脂シートあるいはプリプレグ３８０と誘電体層１５０との界面は安定している。この結果、本発明のサンプルの場合、ＨＡＳＴ試験を行った後でも、樹脂シートあるいはプリプレグ３８０と誘電体層１５０間のピール強度は十分な値を確保できていると考えられる。

このように本発明のサンプル断面はＨＡＳＴ試験後も図２１に示すように、各界面において、剥離等が発生せず、優れた密着強度や、優れた絶縁信頼性が得られる。

以上のように、本発明において、誘電体層を貫通するビア周りの構造として、誘電体層１５０をパターニングしておくことで各界面に樹脂シートあるいはプリプレグ３８０の樹脂成分が隅々まで行き渡らせることができる。この結果、本発明の構造とすることで、各部分における界面構造を効果的に補強することができる。この結果、本発明の製造方法や構造とすることで、過酷な高温、高湿バイアス試験を満足することができる。

以上のように、本発明の構成とすることで、誘電体層１５０を直接貫通するビア加工によるマイクロクラックが発生したとしても、このマイクロクラックによる課題が発生することがない。即ち、本発明の構成として、高信頼性に留意した本発明構造のキャパシタ内蔵基板を具現化することによって、パッケージレベルの高信頼性を有する焼結酸化誘電体等からなる誘電体層１５０で構成されたシートキャパシタ内蔵基板を実現することが出来る。

なお、焼結酸化誘電体等からなる誘電体層１５０で構成されたシートキャパシタは、図５以降で示される基板内蔵プロセスにおける熱履歴で殆ど熱収縮硬化が無いため（図５（ａ）から図６（ｂ）にかけての熱プロセスにおける寸法変化が、平均補正係数値０．９９９７程度に抑えられる）、高精度なアライメント精度の維持が可能であること、個片実装で個々のシートキャパシタデバイスを貼り付けても基板ワークサイズでの寸法補正が可能であることが分かった。参考までに、シートキャパシタにコンポジット樹脂シートを用いた場合は、熱プレス時の寸法変化が平均で０．９９９０程度あり、図５で示した個片実装プロセスを適用すると、基板ワークサイズ全体での寸法補正が不均一収縮に起因して困難であり、コンポジット樹脂シートのワークサイズを基板ワークサイズに揃えて積層する必要性が示唆される。

更に、シートキャパシタ貼り付け時の熱履歴による寸法変化が少ないことは、各基板プロセスにおける反り発生を抑制できる効果を確認している。今回試作した基板においても反りは０．１５％程度の無視出来るレベルであり、部品内蔵基板で頻繁に発生する懸念のある反り課題を回避出来ることを確認している。

以上のように、本発明の構成とすることで、貫通ビア構造を有した焼結酸化誘電体等からなる誘電体層１５０で構成されたシートキャパシタ内蔵基板でありながらパッケージレベルの高信頼性が得られる。

なお、前記シートキャパシタを貫通するビアを有するシートキャパシタ内蔵基板は、インダクタンスの低減が図れると共に、搭載する半導体チップの直下にコンデンサ構造をもつので、ノイズを効果的に除去できるという効果があり、電源電圧の揺れを大幅に低減出来ていることを実証している。

また、焼結酸化誘電体等からなる誘電体層１５０で構成されるシートキャパシタを形成するためには構成する銅電極の少なくとも片側は高温熱処理が行われるため、銅箔を構成する銅粒子の成長が促進され、基板プロセス、例えば粗化処理等における不具合が発生している。

そこで本発明は上記課題を解決すべくなされたものであり、その目的とするところは、両面銅電極で挟まれたシートキャパシタを活用して、電気的特性の向上が図れると共に高信頼性を有するシートキャパシタ内蔵基板およびその製造方法を提供することにある。

以上のように、絶縁樹脂を含む複数の絶縁層と、この絶縁層に埋め込まれた複数の銅電極と、前記銅電極の一部からなる下面銅電極と、前記下面銅電極の表面に形成された誘電体層と、この誘電体層の上に形成された前記銅電極の一部からなる上面銅電極と、を有するシートキャパシタ部と、前記キャパシタ部の一部を貫通するスキップビアと、を有するキャパシタ内蔵基板であって、前記スキップビアと前記誘電体層との間と、前記スキップビアと前記上面銅電極と、スキップビアと前記下面銅電極の間は、共に前記絶縁樹脂が充填されてなる、上面観察でリング状を有するリング状樹脂充填部によって電気的に絶縁され、前記上面電極と前記スキップビアとは、前記上面電極の上に形成されたフィルドビアと前記シートキャパシタ部の上に１層以上の前記絶縁層を介して形成された銅電極とを介して電気的に接続されているキャパシタ内蔵基板とすることが望ましい。

また誘電体層が焼結酸化物薄膜からなり、前記焼結酸化物薄膜の厚みは１μｍ以上１０μｍ以下、あるいは前記焼結酸化物薄膜の容量密度は１．０ｎＦ／ｍｍ^２以上４０．０ｎＦ／ｍｍ^２以下の何れかであり、前記焼結酸化物薄膜に形成された前記貫通孔は上面観察で円形であり、前記貫通孔に形成された前記スキップビアも上面観察で円形であり、前記スキップビアと前記焼結酸化物薄膜との間に前記絶縁樹脂が充填されてなる絶縁部は、上面観察でリング状である請求項１記載のキャパシタ内蔵基板とすることも有用である。

またスキップビアと、前記下面銅電極とは、前記スキップビアの底面部分において面接触部を介して電気的に接続している請求項１記載のキャパシタ内蔵基板とすることも有用である。

シートキャパシタ部の上面銅電極または下面銅電極を構成する銅電極の、少なくとも一方以上の銅電極は、平均グレイン径が１０ｕｍ以上２００ｕｍ以下の銅箔からなり、前記シートキャパシタ部に形成された貫通孔において、前記誘電体に形成された貫通孔直径より、前記上面銅電極に形成された貫通孔直径は、前記誘電体層パターンの端部よりも０．５ｕｍから３．０ｕｍ幅の範囲で大きく、少なくとも前記下面銅電極または上面銅電極の前記絶縁層側表面は、複数個の瘤状突起物が２μｍ以下の間隔で形成されてなる粗化部を有している請求項２記載のキャパシタ内蔵基板とすることも有用である。

少なくとも前記焼結酸化物薄膜の、スキップビアが形成されてなる貫通孔の端面もしくは表面の何れか一つ以上は加工痕部を有し、この加工痕部の表面に接するように前記絶縁樹脂が形成されている請求項２記載のキャパシタ内蔵基板とすることが有用である。

前記シートキャパシタ部を構成する下面銅電極もしくは上面銅電極の一部は、複数の瘤状突起物が複数個、２μｍ以下の間隔で形成されている粗化部を有し、前記粗化部の表面に、アルミナ粒子が付着している請求項１記載のキャパシタ内蔵基板とすることが有用である。

以上のように、絶縁樹脂を含む複数の絶縁層と、この絶縁層に埋め込まれた複数の銅電極と、前記銅電極の一部からなる下面銅電極と、前記下面銅電極の表面に形成された誘電体層と、この誘電体層の上に形成された前記銅電極の一部からなる上面銅電極と、を有するシートキャパシタ部と、前記キャパシタ部の一部を貫通するスキップビアと、を有するキャパシタ内蔵基板とする。更に前記スキップビアと前記誘電体層との間と、前記スキップビアと前記上面銅電極と、スキップビアと前記下面銅電極の間は、共に前記絶縁樹脂が充填されてなる、上面観察でリング状を有するリング状樹脂充填部によって電気的に絶縁され、前記上面電極と前記スキップビアとは、前記上面電極の上に形成されたフィルドビアと前記シートキャパシタ部の上に１層以上の前記絶縁層を介して形成された銅電極とを介して電気的に接続されているキャパシタ内蔵基板とする。更に、このキャパシタ内蔵基板の一面以上に、実装部を介して実装された半導体チップと、を有する半導体装置であって、前記半導体チップは、少なくとも電源ラインと信号ラインとＧＮＤラインとを有し、前記スキップビアは、前記実装部を介して、少なくとも、前記半導体チップの、前記電源ラインもしくは信号ラインもしくはＧＮＤラインのいずれか一つ以上に電気的に接続されている半導体装置とすることが有用である。

２層以上の銅電極を有する多層基板からなるベース基板を準備するベース基板準備工程と、前記ベース基板の上に、プリプレグを介して、少なくとも、下面銅電極と、この銅電極の表面に形成された誘電体層と、この誘電体層の上に形成された上面銅電極または銅箔とを有するシートキャパシタを積層するシートキャパシタ積層工程と、前記シートキャパシタの前記上面銅電極と誘電体層に、上面観察で円形の段差部を形成する段差部形成工程と、前記段差部の上に、プリプレグと銅箔とを積層する銅箔積層工程と、前記段差部の内側に、前記多層基板の銅電極を底面とし、側面に下面銅電極の側面が露出する有底孔を形成する有底孔形成工程と、前記有底孔に、メッキ技術を用いて、スキップビアとなるフィルドビアを形成する工程と、を含むシートキャパシタの製造方法とすることが有用である。

なおシートキャパシタの準備工程は、誘電体層を８００℃以上に熱処理する熱処理工程を有し、この熱処理工程は、銅電極を構成する銅箔の平均グレイン径を１０ｕｍ以上１００ｕｍ以下とするグレイン形成工程を有することが有用である。

誘電体層のパターニングを、少なくともセラミック粒子を含むウエットブラスト法で行うことが有用である。

（実施の形態７）
実施の形態７では、キャパシタ内蔵基板における配線の構成例について、図２１を用いて説明する。

図２１（ａ）（ｂ）は、共に本発明のキャパシタ内蔵基板１１０の一例を示す構造図である。図２１（ｂ）において、３７０はメインボード接続用端子である。図２１（ｂ）に示すメインボード接続用端子３７０は、図２１（ａ）において、裏層Ｃｕ電極用銅箔３２０として図示している。

図２１（ａ）（ｂ）と、前述の図１３（ａ）（ｂ）との違いは、スキップビア（ＧＮＤライン用）１６０と、銅メッキ電極４３０とが、銅メッキ電極４３０の側面で電気的に接続されている部分である。図１３（ａ）（ｂ）に示すように、スキップビア（ＧＮＤライン用）１６０の全周囲において、銅メッキ電極４３０の側面が、スキップビア（ＧＮＤライン用）１６０と電気的に接続することで、接続信頼性を高め、キャパシタ内蔵基板１１０の低ＥＳＬ化、低ＥＳＲ化が可能となる。

同じ樹脂絶縁材料を主体とする複数の絶縁層及び複数の導体層を交互に積層して多層化した積層構造体を有し、上下に隣接する複数の銅電極間を電気的に接続する層間ビアと、上下に１層以上の銅電極をスキップしてなるスキップビアと、前記銅電極に平行に設けられたシートキャパシタ部と、を有するキャパシタ内蔵基板であって、前記積層構造体の第１主面側には複数の第１主面側接続端子が配置され、前記積層構造体の第２主面側には複数の第２主面側接続端子が配置され、前記第１主面側から前記第２主面側に向うに従ってビア導体径がより大きくなっていくビア接続構造と、コアレス多層構造とを有する多層配線基板であって、前記シートキャパシタ部は、前記積層構造体の中で前記第１主面側より、前記第２主面側に近い積層部に内蔵され、前記銅電極の一部を下面銅電極とし、前記下面銅電極の表面に形成された誘電体層と、この誘電体層の上に形成され、前記銅電極の一部からなる上面銅電極と、を有し、前記スキップビアは、少なくとも前記上面銅電極と、前記誘電体層との間のリング状隙間部を介して貫通すると共に、前記下面銅電極も面接触部を介して貫通し、前記スキップビアの底面部は、前記下面銅電極より第２主面側に絶縁層を介して設けられた銅電極の表面に、面接触部を介して電気的に接続し、前記スキップビアと、前記上面銅電極との間、前記スキップビアと前記誘電体層との間に設けられたリング状絶縁部は、共に前記絶縁樹脂が充填され、電気的に絶縁されていることを特徴とするキャパシタ内蔵基板としても良い。

更に、焼結酸化物薄膜に形成された貫通孔は、上面観察で円形であり、貫通孔に形成された前記スキップビアも上面観察で円形であり、スキップビアと、焼結酸化物薄膜との間に絶縁樹脂が充填されてなる絶縁部は、上面観察でリング状である、リング状絶縁部によって電気的に絶縁されているキャパシタ内蔵基板とすることで、特に誘電体層付近における絶縁信頼性の高いキャパシタ内蔵基板を提供することができる。

また、シートキャパシタ部の上面銅電極または下面銅電極を構成する銅電極の中で、少なくとも一方の銅電極は、平均グレイン径が１０ｕｍ以上１００ｕｍ以下のサイズで構成されており、その銅電極パターンは前記誘電体層パターンの端部よりも０．５ｕｍから３．０ｕｍ幅の範囲で内側に小さく形成することも有用である。

また少なくとも焼結酸化物薄膜の、スキップビア側の貫通孔の端面は加工痕部を有し、この加工痕部は、絶縁樹脂からなる保護部によって保護することで、特に誘電体層付近における絶縁信頼性の高いキャパシタ内蔵基板を提供することができる。なおここで保護部とは、加工されてなる加工痕部の表面、あるいはその表面に発生した微細な凹凸の中にまで、プリプレグ中の絶縁樹脂が軟化し充填した状態で熱硬化したものである。

また加工痕部としては、粗面化部に微細なアルミナ粒子が食い込むあるいは食い込んだ痕跡を残し、更にはアルミナ粒子を付着した状態とすることで、銅箔強度を向上させると共に樹脂層の密着強度も向上させることができる。

またスキップビアや、各銅電極を半導体に接続される電源ライン（あるいは電源電極）、半導体に接続される信号ライン（あるいは信号電極）、半導体に接続されるＧＮＤライン（あるいはグランド電極）とすることで、半導体の駆動特性を高められる。

更にシートキャパシタ部の上下に、それぞれ絶縁層を介して設けた銅電極同士を、前記シートキャパシタ部を絶縁した状態で貫通するスキップビアを介して導通することも有用である。こうした構成は、例えば前述の図１における点線１２０で囲った部分の構成に相当する。図１の点線１２０で囲った部分のように、シートキャパシタ部３３０の上側には、１層以上の絶縁層１３０を介して、他の銅電極（図１（ａ）、図１（ｂ）では、レイヤー１に相当する銅電極２６０として図示している）が形成されている。そしてシートキャパシタ部３３０の下側には、１層以上の絶縁層１３０を介して、他の銅電極（図１（ａ）では、銅電極２６０（例えばレイヤー４やレイヤー５の銅電極２６０）や、表層Ｃｕ電極用銅箔３１０、裏層Ｃｕ電極用銅箔３２０）が形成されている。そして図１（ｂ）に示すように銅電極２６０と下面銅電極２４０との間は、スキップビア１６０によって接続されている。一方、スキップビア１６０と、シートキャパシタ部３３０の下面銅電極（例えば、Ｌ６を構成する下面銅電極）との間は絶縁されている。このように、シートキャパシタ部３３０を貫通するスキップビアと、シートキャパシタ部３３０との間を絶縁することは有用である。あるいはシートキャパシタ部３３０を貫通するスキップビアと、シートキャパシタ部３３０の上面銅電極または下面銅電極のどちらかとスキップビアとを導通させることも有用である。このように本発明の構成とすることで、シートキャパシタ部と、スキップビアと電気的導通あるいは電気的絶縁を自由に設計できるため、回路設計の自由度が高められる。このように本発明の構成とすることで、銅電極やシートキャパシタ部を構成する銅電極の一部をＧＮＤラインの一部とすることが可能となり、本発明のキャパシタ内蔵基板を用いた半導体装置における半導体の駆動特性を高める効果が得られる。

以上のように、本発明によれば、電気的特性の向上が図れ、かつ高信頼性を可能とする大容量のシートキャパシタを内蔵してなるキャパシタ内蔵基板を提供できる。

１１０ キャパシタ内蔵基板
１２０ 点線
１３０ 絶縁層
１４０ スキップビア（信号ライン用）
１５０ 誘電体層
１６０ スキップビア（ＧＮＤライン用）
１７０ スキップビア（電源ライン用）
１８０ フィルドビア（電源ライン用）
１９０ フィルドビア（信号ライン用）
２００ フィルドビア（ＧＮＤライン用）
２１０ フィルドビア（上面銅電極用）
２２０ 矢印
２３０ 段差部（誘電体層のパターニングに伴い発生する段差部）
２４０ 下面銅電極
２５０ 上面銅電極
２６０ 銅電極
２７０ 表層信号端子電極
２８０ 表層ＧＮＤ端子電極
２９０ 表層電源端子電極
３００ 層間ビア
３１０ 表層Ｃｕ電極用銅箔
３２０ 裏層Ｃｕ電極用銅箔
３３０ シートキャパシタ部
３４０ 粗化部
３５０ リング状絶縁部
３６０ スキップビア底面部
３７０ メインボード接続用端子（ＧＮＤ端子用）
３８０ プリプレグ
３９０ 有底孔
４００ 銅箔
４１０ 表層側レーザー加工穴
４２０ 裏層側レーザー加工穴
４３０ 銅メッキ電極
４４０ アルミナ残渣
４５０ 層間剥離部分
４６０ 短絡部分
４７０ 従来表面処理
４８０ 半導体
４９０ 実装部
５００ 半導体装置

Claims (10)

1. 絶縁樹脂を含む複数の絶縁層と、この絶縁層に埋め込まれた複数の銅電極と、
   前記銅電極の一部からなる下面銅電極と、前記下面銅電極の表面に形成された誘電体層と、この誘電体層の上に形成された前記銅電極の一部からなる上面銅電極と、を有するシートキャパシタ部と、前記キャパシタ部の一部を貫通するスキップビアと、を有するキャパシタ内蔵基板であって、
   前記スキップビアと前記誘電体層との間と、前記スキップビアと前記上面銅電極と、スキップビアと前記下面銅電極の間は、共に前記絶縁樹脂が充填されてなる、上面観察でリング状を有するリング状樹脂充填部によって電気的に絶縁され、
   前記上面電極と前記スキップビアとは、前記上面電極の上に形成されたフィルドビアと前記シートキャパシタ部の上に１層以上の前記絶縁層を介して形成された銅電極とを介して電気的に接続されているキャパシタ内蔵基板。
2. 前記誘電体層が焼結酸化物薄膜からなり、前記焼結酸化物薄膜の厚みは１μｍ以上１０μｍ以下、
   あるいは前記焼結酸化物薄膜の容量密度は１．０ｎＦ／ｍｍ^２以上４０．０ｎＦ／ｍｍ^２以下のいずれか一つ以上であり、
   前記焼結酸化物薄膜に形成された前記貫通孔は上面観察で円形であり、
   前記貫通孔に形成された前記スキップビアも上面観察で円形であり、
   前記スキップビアと前記焼結酸化物薄膜との間は、前記絶縁樹脂が充填されてなる絶縁部の形状は、上面観察でリング状である請求項１に記載のキャパシタ内蔵基板。
3. スキップビアと下面銅電極とは、前記スキップビアの底面部分において面接触部を介して電気的に接続している請求項１に記載のキャパシタ内蔵基板。
4. シートキャパシタ部の上面銅電極または下面銅電極を構成する銅電極の、少なくとも一方以上の銅電極は、平均グレイン径が１０ｕｍ以上２００ｕｍ以下の銅箔からなり、
   前記シートキャパシタ部に形成された貫通孔において、前記誘電体に形成された貫通孔直径より、前記上面銅電極に形成された貫通孔直径は、前記誘電体層パターンの端部よりも０．５ｕｍ以上３．０ｕｍ以下幅の範囲で大きく、
   少なくとも前記下面銅電極または上面銅電極の、前記絶縁層と接する銅電極表面は、複数個の瘤状突起物が２μｍ以下の間隔で形成されてなる粗化部を有している請求項１記載のキャパシタ内蔵基板。
5. 少なくとも前記焼結酸化物薄膜の、スキップビアが形成されてなる貫通孔の端面もしくは側面もしくは表面のいずれか一つ以上は加工痕部を有し、この加工痕部の表面は前記絶縁樹脂で覆われている請求項１記載のキャパシタ内蔵基板。
6. 前記シートキャパシタ部を構成する下面銅電極もしくは上面銅電極の前記絶縁層と接する銅電極表面の一部は、複数の瘤状突起物が複数個、２μｍ以下の間隔で形成されている粗化部を有し、
   前記粗化部の表面にアルミナ粒子が付着している請求項１に記載のキャパシタ内蔵基板。
7. 絶縁樹脂を含む複数の絶縁層と、この絶縁層に埋め込まれた複数の銅電極と、
   前記銅電極の一部からなる下面銅電極と、前記下面銅電極の表面に形成された誘電体層と、この誘電体層の上に形成された前記銅電極の一部からなる上面銅電極と、を有するシートキャパシタ部と、前記キャパシタ部の一部を貫通するスキップビアと、を有するキャパシタ内蔵基板であって、
   前記スキップビアと前記誘電体層との間と、前記スキップビアと前記上面銅電極と、スキップビアと前記下面銅電極の間は、共に前記絶縁樹脂が充填されてなる、上面観察でリング状を有するリング状樹脂充填部によって電気的に絶縁され、
   前記上面電極と前記スキップビアとは、前記上面電極の上に形成されたフィルドビアと前記シートキャパシタ部の上に１層以上の前記絶縁層を介して形成された銅電極とを介して電気的に接続されているキャパシタ内蔵基板と、
   このキャパシタ内蔵基板の一面以上に、実装部を介して実装された半導体チップと、を有する半導体装置であって、
   前記半導体チップは、少なくとも電源ラインと信号ラインとＧＮＤラインとを有し、
   前記スキップビアは、前記実装部を介して、少なくとも、前記半導体チップの、前記電源ラインもしくは信号ラインもしくはＧＮＤラインのいずれか一つ以上に電気的に接続されている半導体装置。
8. 請求項１に記載のシートキャパシタ内蔵基板の製造方法であって、
   ２層以上の銅電極を有する多層基板からなるベース基板を準備するベース基板準備工程と、
   前記ベース基板の上に、プリプレグを介して、少なくとも、下面銅電極と、この下面銅電極の表面に形成された誘電体層と、この誘電体層の上に形成された上面銅電極または銅箔とを有するシートキャパシタを積層するシートキャパシタ積層工程と、
   前記シートキャパシタの前記上面銅電極もしくは銅箔と誘電体層に、上面観察で円形の段差部を形成する段差部形成工程と、
   前記段差部の内側に、プリプレグと銅箔とを積層する銅箔積層工程と、
   前記段差部の内側に、前記多層基板の銅電極を底面とし、側面に下面銅電極の側面が露出する前記段差部の円形より直径が小さい有底孔を形成する有底孔形成工程と、
   前記有底孔に、メッキ技術を用いて、スキップビアとなるフィルドビアを形成するスキップビア形成工程と、
   を含むキャパシタ内蔵基板の製造方法。
9. シートキャパシタは、誘電体層を８００℃以上に熱処理する熱処理工程によって熱処理されたものであって、
   前記熱処理工程は、銅電極を構成する銅箔の平均グレイン径を１０μｍ以上２００μｍ以下とするグレイン形成工程を有する請求項８記載のキャパシタ内蔵基板の製造方法。
10. 前記誘電体層のパターニングを、少なくともアルミナ粒子もしくはセラミック粒子を含むウエットブラスト法で行う請求項８記載のキャパシタ内蔵基板の製造方法。