JP6151724B2 - 実装構造体の製造方法 - Google Patents

実装構造体の製造方法 Download PDF

Info

Publication number
JP6151724B2
JP6151724B2 JP2014559523A JP2014559523A JP6151724B2 JP 6151724 B2 JP6151724 B2 JP 6151724B2 JP 2014559523 A JP2014559523 A JP 2014559523A JP 2014559523 A JP2014559523 A JP 2014559523A JP 6151724 B2 JP6151724 B2 JP 6151724B2
Authority
JP
Japan
Prior art keywords
support
mounting structure
wiring board
layer
inorganic insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2014559523A
Other languages
English (en)
Other versions
JPWO2014119178A1 (ja
Inventor
川井 信也
信也 川井
林 桂
桂 林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kyocera Corp
Original Assignee
Kyocera Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kyocera Corp filed Critical Kyocera Corp
Publication of JPWO2014119178A1 publication Critical patent/JPWO2014119178A1/ja
Application granted granted Critical
Publication of JP6151724B2 publication Critical patent/JP6151724B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/301Assembling printed circuits with electric components, e.g. with resistor by means of a mounting structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486Via connections through the substrate with or without pins
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4644Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4644Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4682Manufacture of core-less build-up multilayer circuits on a temporary carrier or on a metal foil
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/095Conductive through-holes or vias
    • H05K2201/096Vertically aligned vias, holes or stacked vias
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/15Position of the PCB during processing
    • H05K2203/1536Temporarily stacked PCBs
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/0011Working of insulating substrates or insulating layers
    • H05K3/0044Mechanical working of the substrate, e.g. drilling or punching
    • H05K3/0052Depaneling, i.e. dividing a panel into circuit boards; Working of the edges of circuit boards
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/0097Processing two or more printed circuits simultaneously, e.g. made from a common substrate, or temporarily stacked circuit boards
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341Surface mounted components
    • H05K3/3431Leadless components
    • H05K3/3436Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00Metal working
    • Y10T29/49Method of mechanical manufacture
    • Y10T29/49002Electrical device making
    • Y10T29/49117Conductor or circuit manufacturing
    • Y10T29/49124On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913Assembling to base an electrical component, e.g., capacitor, etc.
    • Y10T29/49131Assembling to base an electrical component, e.g., capacitor, etc. by utilizing optical sighting device

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Description

本発明は、電子機器(例えば各種オーディオビジュアル機器、家電機器、通信機器、コンピュータ機器およびその周辺機器)に使用される実装構造体の製造方法に関するものである。
従来、配線基板およびこの配線基板に実装された電子部品を備えた実装構造体が、電子機器に用いられている。
例えば特開2006−196925号公報には、絶縁層(絶縁層)と配線パターン(導電層)とが交互に積層された積層体をコア基板(支持体)上で形成する工程と、コア基板から積層体を剥離して、積層体に所望の処理を施して配線基板を形成する工程とを備えた配線基板の製造方法が記載されている。このようにして得られた配線基板に電子部品を実装することによって実装構造体を作製することができる。
ところで、配線基板と電子部品とは熱膨張率が異なるため、配線基板に電子部品を実装する際に配線基板および電子部品に熱が加わると、実装後に配線基板に熱応力が加わって配線基板が反ることがある。その結果、実装構造体を作製する際に配線基板と電子部品との電気的な接続不良が発生し、実装構造体の生産効率が低下しやすい。
特に、近年、電子機器の小型化に伴って配線基板の薄型化が要求されているが、配線基板を薄型化すると配線基板がより反りやすくなるため、実装構造体の生産効率がより低下しやすい。
本発明は、生産効率に優れた実装構造体の製造方法を提供するものである。
本発明の一形態にかかる実装構造体の製造方法は、支持体の主面に接着された金属箔上に絶縁層および導電層を交互に積層することによって、前記絶縁層および前記導電層を有する配線基板を前記支持体上で形成する工程と、前記配線基板に電子部品を実装することによって、前記配線基板および前記電子部品を有する実装構造体を前記支持体上で形成する工程と、前記実装構造体から前記支持体を除去する工程とを備え、前記配線基板を前記支持体上で形成する工程は、複数の前記配線基板を含む多数個取り配線基板を前記支持体の金属箔上で形成する工程であり、前記絶縁層が、無機絶縁層、および該無機絶縁層の前記支持体側に配された樹脂層を含むとともに、前記無機絶縁層が、一部が互いに接続した
複数の無機絶縁粒子を有するとともに該複数の無機絶縁粒子同士の間隙に前記樹脂層の一部を配して構成されており、
前記実装構造体を前記支持体上で形成する工程では、
前記多数個取り配線基板に複数の前記電子部品を実装した後、前記多数個取り配線基板の前記支持体と反対側の主面から前記支持体側に向かって切断していき、前記多数個取り配線基板および前記金属箔を切断し、前記支持体の主面近傍の一部分まで切込みを形成し、前記多数個取り配線基板を分割して複数の前記配線基板とすることによって、前記配線基板および前記電子部品を有する複数の前記実装構造体を前記支持体上で形成する方法である。
本発明の一形態にかかる実装構造体の製造方法によれば、配線基板と電子部品との電気的な接続不良の発生を低減し、実装構造体の生産効率を高めることができる。
(a)は、本発明の第1実施形態における実装構造体を厚み方向に切断した断面図であり、(b)は、図1(a)のR1部分を拡大して示した断面図であり、(c)は、図1(b)のR2部分を拡大して示した断面図である。 (a)ないし(d)は、図1(a)に示す実装構造体の製造工程を説明する断面図である。 (a)ないし(c)は、図1(a)に示す実装構造体の製造工程を説明する断面図である。 (a)および(b)は、図1(a)に示す実装構造体の製造工程を説明する断面図である。 (a)ないし(c)は、図1(a)に示す実装構造体の製造工程を説明する断面図である。 本発明の第2実施形態における実装構造体の製造工程を説明する断面図である。 本発明の第2実施形態における実装構造体の製造工程を説明する断面図である。 本発明の第3実施形態における実装構造体の製造工程を説明する断面図である。 本発明の第3実施形態における実装構造体の製造工程を説明する断面図である。 本発明の第3実施形態における実装構造体の製造工程を説明する断面図である。
<第1実施形態>
以下に、本発明の第1実施形態による実装構造体の製造方法によって得られる実装構造体を、図1を参照しつつ詳細に説明する。
図1(a)に示した実装構造体1は、例えば各種オーディオビジュアル機器、家電機器、通信機器、コンピュータ装置またはその周辺機器等の電子機器に使用されるものである。この実装構造体1は、電子部品2と、電子部品2が実装された配線基板3とを含んでいる。実装構造体1において、電子部品2は、配線基板3の一主面に半田等の導電材料からなるバンプ4を介してフリップチップ実装されている。また、実装構造体1は、配線基板3の他主面において、半田ボール(図示せず)等を介してマザーボード等の外部回路(図示せず)に実装される。
電子部品2は、例えば、ICもしくはLSI等の半導体素子または弾性表面波(SAW)装置もしくは圧電薄膜共振器(FBAR)等の弾性波装置等である。また、電子部品2は、例えばエポキシ樹脂またはシアネート樹脂等の封止樹脂(図示せず)によって配線基板3上で封止される。電子部品2の厚みは、例えば0.1mm以上1mm以下である。また、電子部品2の熱膨張率は、例えば2ppm/℃以上14ppm/℃以下である。なお、電子部品2の熱膨張率は、市販のTMA(Thermo-Mechanical Analysis)装置を用いて、JIS K7197−1991に準じた測定方法により測定される。以下、各部材の熱膨張率は、電子部品2と同様に測定される。
配線基板3は、電子部品2を支持しつつ電子部品2と外部回路とを電気的に接続するものである。この配線基板3は、交互に積層された絶縁層5および導電層6と、絶縁層5を厚み方向に貫通して導電層6に電気的に接続したビア導体7とを含んでいる。この配線基板3は、例えばガラスエポキシ基板などのコア基板を含んでいないコアレス基板である。その結果、厚みの大きいコア基板がないことから、配線基板3を薄型化させて電子機器を小型化することができる。また、高周波信号の伝送特性が低下しやすいコア基板がないことから、配線基板3の電気特性を高めることができる。また、コア基板を挟んで対称に導電層6を上下に配置して偶数層とする必要がないことから、導電層6を奇数層として配線基板3を薄型化することができる。配線基板3の厚みは、例えば30μm以上200μm以下であり、中でも100μm以下と薄くすることが望ましい。
絶縁層5は、厚み方向または主面方向に離れた導電層6同士の絶縁部材や主面方向に離れたビア導体7同士の絶縁部材として機能するものである。絶縁層5の詳細については後述する。
導電層6は、厚み方向または主面方向に互いに離れており、接地用配線、電力供給用配線または信号用配線等の配線として機能するものである。導電層6は、例えば銅等の導電材料からなる。この導電層6は、最外層に電子部品2または外部回路と接続するためのパッドを含んでいる。このパッドの表面には、ニッケルまたは金等の被膜が形成されていてもよい。本実施形態の配線基板3は、導電層6を4層含んでいる。導電層6の厚みは、例えば3μm以上20μm以下である。導電層6の熱膨張率は、例えば14ppm/℃以上18ppm/℃以下である。
ビア導体7は、厚み方向に互いに離れた導電層6同士を電気的に接続するものである。このビア導体7は、導電層6と同様の材料からなり、同様の特性を有する。また、ビア導体7は、電子部品2と反対側に向かって幅狭となるテーパー状に形成されている。ビア導体12の幅(直径)は、例えば10μm以上75μm以下である。
次に、絶縁層5について詳細に説明する。
絶縁層5は、電子部品2と反対側に配された樹脂層8と、電子部品2側に配された無機絶縁層9とを含んでいる。無機絶縁層9の電子部品2側の一主面には、導電層6が部分的に配されており、樹脂層8が導電層6の側面および電子部品2側の一主面を取り囲んでいる。本実施形態の配線基板3は、絶縁層5を3層含んでいる。
樹脂層8は、無機絶縁層9同士を接着するとともに主面方向に離れた導電層6同士の絶縁部材として機能するものである。また、樹脂層8は、無機絶縁層9よりもヤング率が小さく弾性変形しやすいため、配線基板3におけるクラックの発生を抑制するものである。樹脂層8の厚みは、例えば3μm以上30μm以下である。樹脂層8の熱膨張率は、例えば20ppm/℃以上50ppm/℃以下である。樹脂層8のヤング率は、例えば0.2GPa以上20GPa以下である。なお、樹脂層8のヤング率は、MTS社製ナノインデンターXPを用いて、ISO14577−1:2002に準じた方法で測定される。以下、各部材のヤング率は、樹脂層8と同様に測定される。
この樹脂層8は、図1(b)に示すように、樹脂10と樹脂10中に分散した複数のフィラー粒子11とを含んでいる。
樹脂10は、例えばエポキシ樹脂、ビスマレイミドトリアジン樹脂、シアネート樹脂、ポリフェニレンエーテル樹脂、全芳香族ポリアミド樹脂またはポリイミド樹脂等の熱硬化性樹脂を用いることができる。樹脂10のヤング率は、例えば0.1GPa以上5GPa以下である。樹脂10の熱膨張率は、例えば20ppm/℃以上50ppm/℃以下である。
フィラー粒子11は、例えば酸化ケイ素、酸化アルミニウム、窒化アルミニウム、水酸化アルミニウムまたは炭酸カルシウム等の無機絶縁材料からなる。フィラー粒子11の平均粒径は、例えば0.5μm以上5μm以下である。フィラー粒子11の熱膨張率は、例えば0ppm/℃以上15ppm/℃以下である。樹脂層8におけるフィラー粒子11の含有割合は、例えば3体積%以上60体積%以下である。なお、フィラー粒子11の平均粒径は、配線基板3の厚み方向への断面において、各粒子の粒径の平均値を算出することによって測定することができる。また、樹脂層8におけるフィラー粒子11の含有割合は、配線基板3の厚み方向への断面において、樹脂層8においてフィラー粒子11が占める面積の割合を含有割合(体積%)とみなすことによって測定することができる。以下、各部材の平均粒径および含有割合は、フィラー粒子11と同様に測定される。
無機絶縁層9は、絶縁層5を高剛性かつ低熱膨張率とすることによって、配線基板3を高剛性としつつ、電子部品2と配線基板3との熱膨張率の差を低減するものである。その結果、電子部品2の作動時に実装構造体1に熱が加わった際に、電子部品2と配線基板3との熱膨張率の違いに起因した反りを低減することができる。このため、電子部品2と配線基板3との接続信頼性を高め、ひいては実装構造体1の電気的信頼性を高めることができる。特に、配線基板3を薄型化した場合において、配線基板3の反りを良好に低減することができ、実装構造体1の電気的信頼性を高めることができる。
無機絶縁層9の厚みは、例えば3μm以上30μm以下である。無機絶縁層9のヤング率は、例えば10GPa以上50GPa以下である。また、無機絶縁層9の熱膨張率は、例えば0ppm/℃以上10ppm/℃以下である。
無機絶縁層9は、図1(b)および(c)に示すように、一部が互いに接続した複数の無機絶縁粒子12、13を含んでいる。この無機絶縁粒子12、13は、一部が互いに接続した複数の第1無機絶縁粒子12と、第1無機絶縁粒子12よりも粒径が大きく、一部が第1無機絶縁粒子12と接続しているとともに、第1無機絶縁粒子12を挟んで互いに離れた複数の第2無機絶縁粒子13とを含んでいる。第1無機絶縁粒子12同士の間には開気孔である間隙14が形成されている。すなわち、無機絶縁層9は、多孔質体であり、無機絶縁粒子12、13同士が互いに接続した3次元網目状構造をなしている。また、複数の無機絶縁粒子12、13同士の接続部は、括れ状であり、また、ネック構造をなしている。無機絶縁層9においては、複数の無機絶縁粒子12、13同士が互いに接続して拘束し合うことから、樹脂層8中に分散したフィラー粒子11のように流動しない。このため、無機絶縁層9を高剛性かつ低熱膨張率とすることができる。
第1無機絶縁粒子12は、無機絶縁層9において接続部材として機能するものである。この第1無機絶縁粒子12は、例えば酸化ケイ素、酸化アルミニウム、酸化ホウ素、酸化マグネシウムまたは酸化カルシウム等の無機絶縁材料からなり、中でも、低熱膨張率および低誘電正接の観点から、酸化ケイ素を用いることが望ましい。この場合に、第1無機絶縁粒子12は、酸化ケイ素を90質量%以上含んでいればよい。また、酸化ケイ素は、結晶構造に起因した熱膨張率の異方性を低減するため、アモルファス(非晶質)状態であることが望ましい。
第1無機絶縁粒子12は、例えば球状である。また、第1無機絶縁粒子12の平均粒径は、例えば3nm以上110nm以下である。このように第1無機絶縁粒子12の粒径が微小であるため、無機絶縁層9を緻密なものとして高剛性かつ低熱膨張率とすることができるとともに、後述するように、無機絶縁層9を作製する際に第1無機絶縁粒子12同士を容易に接続することができる。
第2無機絶縁粒子13は、その粒径が大きいことから、無機絶縁層9に生じたクラックが迂回するためのエネルギーを増加させる。これにより、このクラックの伸長を抑制することができる。第2無機絶縁粒子13は、第1無機絶縁粒子12と同様の材料を用いることができ、中でも、第1無機絶縁粒子12と材料特性を近付けるため、第1無機絶縁粒子12と同じ材料を用いることが望ましい。この第2無機絶縁粒子13は、例えば球状である。また、第2無機絶縁粒子13の平均粒径は、例えば0.5μm以上5μm以下である。このように第2無機絶縁粒子13の粒径が大きいため、無機絶縁層9に生じたクラックの伸長を良好に抑制できる。
間隙14は、開気孔であり、無機絶縁層9の他主面に開口20を有する。また、無機絶縁層9が多孔質体であり、また、3次元網目状構造であることから、間隙14の少なくとも一部は、無機絶縁層9の厚み方向への断面において、無機絶縁粒子12、13に取り囲まれている。この間隙14には、無機絶縁層9の電子部品2と反対側に位置する樹脂層8の一部が入り込んでおり、特に、樹脂10の一部が入り込んでいる。その結果、弾性変形しやすい樹脂10によって無機絶縁層9に加わった応力が緩和されるため、無機絶縁層9におけるクラックの発生を抑制できる。また、アンカー効果によって無機絶縁層9と樹脂層8との接着強度を高めることができる。なお、無機絶縁層9および間隙14のうち間隙14が占める割合は、例えば10体積%以上50体積%以下である。
次に、前述した実装構造体1の製造方法を、図2ないし図5を参照しつつ説明する。
(1)図2(a)に示すように、支持シート15と、支持シート15上に配された無機絶縁層9と、無機絶縁層9上に配された未硬化の樹脂層前駆体16とを含む積層シート17を作製する。具体的には、例えば以下のように行なう。
まず、支持シート15と、無機絶縁粒子12、13およびそれらが分散した溶剤を有する無機絶縁ゾルとを準備し、無機絶縁ゾルを支持シート15の一主面に塗布する。次に、無機絶縁ゾルから溶剤を蒸発させて、支持シート15上に無機絶縁粒子12、13を残存させる。この残存した無機絶縁粒子12、13は、近接箇所で互いに接触している。次に、無機絶縁粒子12、13を加熱して、隣接する無機絶縁粒子12、13同士を近接箇所で接続させることによって、無機絶縁層9を形成する。次に、無機絶縁層9上に樹脂層前駆体16を積層し、積層された無機絶縁層9および樹脂層前駆体16を厚み方向に加熱加圧することによって、樹脂層前駆体16の一部を間隙14内に充填する。その結果、積層シート17を作製することができる。
支持シート15としては、例えば銅箔等の金属箔またはPETフィルム等の樹脂フィルム等を用いることができる。支持シート15の厚みは、例えば12μm以上200μm以下である。
無機絶縁ゾルにおける無機絶縁粒子12、13の含有割合は、例えば10%体積以上50体積%以下であり、無機絶縁ゾルにおける溶剤の含有割合は、例えば50%体積以上90体積%以下である。溶剤は、例えばメタノール、イソプロパノール、n−ブタノール、エチレングリコール、エチレングリコールモノプロピルエーテル、メチルエチルケトン、メチルイソブチルケトン、キシレン、プロピレングリコールモノメチルエーテル、プロピレングリコールモノメチルエーテルアセテート、ジメチルアセトアミドまたはこれらから選択された2種以上の混合物を含んだ有機溶剤等を用いることができる。
無機絶縁ゾルの乾燥は、例えば加熱および風乾により行なわれる。乾燥温度は、例えば、20℃以上、溶剤26の沸点未満であり、乾燥時間は、例えば20秒以上30分以下である。
無機絶縁粒子12、13同士を接続させる際の加熱温度は、溶剤の沸点以上、無機絶縁粒子12、13の結晶化開始温度未満であり、好ましくは100℃以上250℃以下である。また、加熱時間は、例えば0.5時間以上24時間以下である。第1無機絶縁粒子12は、前述した如く、平均粒径が3nm以上110nm以下と微小であるため、このような低温であっても、第1無機絶縁粒子12同士および第1無機絶縁粒子12と第2無機絶縁粒子13とを強固に接続することができる。これは、第1無機絶縁粒子12が微小であることから、第1無機絶縁粒子12の原子、特に表面の原子が活発に運動するため、このような低温下でも第1無機絶縁粒子12同士および第1無機絶縁粒子12と第2無機絶縁粒子13とが強固に接続すると推測される。
さらに、このように低温で加熱することによって、第1無機絶縁粒子12および第2無機絶縁粒子13の粒子形状を保持しつつ、第1無機絶縁粒子12同士、および第1無機絶縁粒子12と第2無機絶縁粒子13とを近接領域のみで接続することができる。その結果、開気孔の間隙14を容易に形成することができる。なお、第1無機絶縁粒子12同士を強固に接続することができる温度は、例えば、第1無機絶縁粒子12の平均粒径を110nm以下に設定した場合は250℃程度であり、第1無機絶縁粒子12の平均粒径を15nm以下に設定した場合は150℃程度である。
積層された無機絶縁層9および樹脂層前駆体16を加熱加圧する際の圧力は、例えば0.5MPa以上2MPa以下であり、加圧時間は、例えば60秒以上10分以下であり、加熱温度は、例えば80℃以上140℃以下である。なお、この加熱温度は、樹脂層前駆体16の硬化開始温度未満であるため、樹脂層前駆体16を未硬化の状態で維持することができる。
(2)図2(b)に示すように、両主面に第1金属箔19(金属箔)が接着した支持体18を準備する。具体的には、例えば以下のように行なう。
まず、支持体18および第1金属箔19を準備する。次に、支持体18の両主面に第1金属箔19を接着させる。その結果、両主面に第1金属箔19が接着した支持体18を準備することができる。
支持体18としては、例えばガラスクロスをエポキシ樹脂で被覆してなるガラスエポキシ基板等のプリント板などを用いることができる。また、支持体18として金属板を用いてもよい。この支持体18は、後述する工程において絶縁層5および導電層6を支持するものであり、配線基板3と比較して、厚みが大きく、剛性が高い。支持体18の厚みは、例えば0.3mm以上1.2mm以下である。支持体18のヤング率は、例えば10GPa以上200GPa以下である。また、支持体18の熱膨張率は、例えば12ppm/℃以上20ppm/℃以下である。
第1金属箔19としては、第1金属層20と、第1金属層20上に配されているとともに第1金属層20とは異なる金属からなる第2金属層21と、第2金属層21上に配されているとともに第1金属層20と同じ金属からなる第3金属層22とを含むものを用いることができる。第1金属層20は、例えば銅等からなり、第1金属層20の厚みは、例えば1μm以上10μm以下である。第2金属層21は、例えばクロム、ニッケル、コバルトまたはこれらの合金等からなり、第2金属層21の厚みは、例えば0.01μm以上3μm以下である。第3金属層22は、例えば銅等からなり、第3金属層22の厚みは、例えば8μm以上30μm以下である。
支持体18への第1金属箔19の接着は、例えばエポキシ樹脂等からなる接着剤を用いて行なう。第1金属箔19においては、第3金属層22が支持体18に接着しており、第1金属層20は支持体18と反対側に配されて露出している。なお、両主面に第1金属箔19が接着した支持体18として、支持体18に第1金属箔19が直接接着した銅張り積層板を用いてもよい。銅張り積層板は、未硬化の樹脂を含む支持体18の両主面上に第1金属箔19を積層した後、未硬化の樹脂の硬化開始温度以上熱分解温度未満の温度で上下方向に加熱加圧して、樹脂を硬化させつつ、支持体18に第1金属箔19を直接接着させることによって形成することができる。
本工程において、第1金属箔19は支持体18の両主面それぞれに接着している。以下の工程は、支持体18の両主面それぞれにおいて行なわれる。
(3)図2(c)ないし図4(a)に示すように、支持体18上に第1金属箔19を介して絶縁層5および導電層6を交互に積層することによって、配線基板3を支持体18上で形成する。具体的には、例えば以下のように行なう。
まず、図2(c)に示すように、第1金属箔19上に導電層6を部分的に形成する。次に、図2(d)に示すように、後述するように積層シート17を用いて、樹脂層8および無機絶縁層9を有する絶縁層5を第1金属箔19上および導電層6上に形成する。次に、図3(a)に示すように、無機絶縁層9から積層シート17に含まれていた支持シート15を除去する。次に、図3(b)に示すように、絶縁層5を厚み方向に貫通するとともに導電層6を露出したビア孔23を形成する。次に、図3(c)に示すように、絶縁層5上に導電層6を部分的に形成しつつ、ビア孔23内にビア導体7を形成する。次に、図4(a)に示すように、前述した方法と同様の方法で絶縁層5、導電層6およびビア導体7の形成を順次繰り返す。その結果、支持体18上に第1金属箔19を介して絶縁層5および導電層6を交互に積層することによって、配線基板3を支持体18上で形成することができる。
第1金属箔19上への導電層6の形成は、例えば以下のようにして行なうことができる。まず、フォトリソグラフィ法を用いて第1金属箔19上を部分的に被覆するレジスト(図示せず)を形成する。次に、電解めっき法を用いて第1金属箔19のレジストで被覆されていない部分に導電層6を形成する。次に、第1金属箔19からレジストを除去することによって導電層6を形成する。
なお、この導電層6は、電解めっき法を用いずに形成してもよい。この場合には、例えば以下のようにして形成することができる。まず、第1金属箔19上にレジストを形成した後、塩化第二鉄溶液または塩化銅溶液等のエッチング液を用いて、第1金属箔19の第1金属層20を部分的に除去する。次に、第1金属箔19からレジストを除去することによって導電層6を形成する。
第1金属箔19上および導電層6上への絶縁層5の形成は、例えば以下のように行なう。まず、積層シート17の樹脂層前駆体16を導電層6側に配しつつ、積層シート17を第1金属箔19上および導電層6上に積層する。次に、樹脂層前駆体16の硬化開始温度以上、熱分解温度未満の温度で、積層シート17および支持体18を積層方向に加熱加圧する。その結果、樹脂層前駆体16が熱硬化して樹脂層8となり、樹脂層8に導電層6を埋設しつつ、樹脂層8が第1金属箔19および導電層6に接着する。以上のようにして、樹脂層8と積層シート17に含まれていた無機絶縁層9とを有する絶縁層5を第1金属箔19上および導電層6上に形成することができる。なお、積層シート17および支持体18を加熱加圧する際の圧力は、例えば0.5MPa以上2MPa以下であり、加圧時間は、例えば60秒以上10分以下であり、加熱温度は、例えば80℃以上170℃以下である。
無機絶縁層9からの支持シート15の除去は、例えば機械的な剥離によって行なうことができる。また、支持シート15が金属箔からなる場合には、塩化第二鉄溶液または塩化銅溶液等のエッチング液を用いて化学的に支持シート15を除去することができる。
ビア孔23の形成は、例えばYAGレーザーまたはCOレーザー等を用いたレーザー加工によって行なうことができる。レーザー加工を用いた場合、ビア導体7を形成する前に、デスミア処理を用いて、レーザー加工によってビア孔23内に生じたスミア(樹脂の残渣)を除去することが望ましい。
絶縁層5上への導電層6の形成およびビア孔23内へのビア導体7の形成は、例えば無電解めっき法および電解めっき法等のめっき法を用いたセミアディティブ法、サブトラクティブ法またはフルアディティブ法等によって行なうことができる。
ここで、本実施形態においては、複数の配線基板3を含む多数個取り配線基板24を支持体18上に形成している。すなわち、複数の配線基板3を1つの多数個取り配線基板24として支持体18上で同時に形成している。この多数個取り配線基板24は、例えば格子状に配列した配線基板3を複数含んでおり、支持体18の両主面それぞれに形成される。
(4)図4(b)ないし図5(a)に示すように、配線基板3に電子部品2を実装することによって、配線基板3および電子部品2を有する複数の実装構造体1を支持体18上で形成する。具体的には、例えば以下のように行なう。
まず、複数の電子部品2を含むウェハを切断して分割することによって、電子部品2を準備する。次に、図4(b)に示すように、多数個取り配線基板24にバンプ4を介して複数の電子部品2をフリップチップ実装する。この際、多数個取り配線基板24および複数の電子部品2をバンプ4を介して接続するために、例えば220℃以上270℃以下で加熱するリフローを行なう。次に、図5(a)に示すように、ダイシング加工またはレーザー加工等を用いて、多数個取り配線基板24の支持体18と反対側の一主面から支持体18側の主面に向かって、多数個取り配線基板24における配線基板3同士の間を切断する。これにより、支持体18を分割せずに多数個取り配線基板24を分割して複数の配線基板3とする。その結果、複数の実装構造体1を支持体18上で形成することができる。
ここで、本実施形態においては、多数個取り配線基板24を切断する際に、支持体18を分割しない。その結果、1つの支持体18上に複数の実装構造体1が配された状態となるため、複数の実装構造体1の取扱いを容易にすることができる。
また、本実施形態においては、多数個取り配線基板24を切断する際に、多数個取り配線基板24だけでなく、第1金属箔19も切断して分割する。その結果、後述する工程(5)にて、多数個取り配線基板24から支持体18を容易に除去することができる。
また、本実施形態においては、多数個取り配線基板24を切断する際に、多数個取り配線基板24および第1金属箔19だけでなく、支持体18の両主面近傍の一部分を切断して切込み25を形成する。この際、支持体18の厚み方向における中央部分を切断せず、支持体18は分割しない。その結果、切断の深さにばらつきがあった場合においても、多数個取り配線基板24および第1金属箔19の切断および分割を確実に行なうことができる。この切込み25の深さは、支持体18の厚みの例えば0.2倍以上0.4倍以下である。
(5)図5(b)および図5(c)に示すように、実装構造体1から支持体18を除去する。具体的には、例えば以下のように行なう。
まず、図5(b)に示すように、実装構造体1および支持体18に機械的な応力を加えて、実装構造体1と支持体18とを機械的に剥離する。この際、第1金属層20および第2金属層21は異なる金属からなることから界面が剥離しやすいため、第1金属層20と第2金属層21とが剥離する。その結果、実装構造体1から第2金属層21を除去するとともに、実装構造体1から支持体18を除去することができる。次に、図5(c)に示すように、塩化第二鉄溶液または塩化銅溶液等のエッチング液を用いて、実装構造体1から第1金属層20を除去する。
以上のようにして、図1に示した実装構造体1を作製することができる。
前述した本実施形態の実装構造体1の製造方法は、支持体18上に絶縁層5および導電層6を交互に積層することによって、絶縁層5および導電層6を有する配線基板3を支持体18上で形成する工程と、配線基板3に電子部品2を実装することによって、配線基板3および電子部品2を有する実装構造体1を支持体18上で形成する工程と、実装構造体1から支持体18を除去する工程とを備えている。
その結果、実装構造体1を支持体18上で形成した後、実装構造体1から支持体18を除去するため、例えば支持体18を除去した配線基板3に電子部品2を実装する場合と比較して、配線基板3に電子部品2を実装する際に、配線基板3の反りを抑制することができる。その結果、配線基板3と電子部品2との電気的な接続不良の発生を低減し、実装構造体1の生産効率を高めることができる。特に、配線基板3を薄型化すると反りやすくなる傾向にあるが、この場合においても配線基板3の反りを抑制することができる。このため、例えば厚みが100μm以下である薄型の配線基板3の形成が可能となる。
また、支持体18上において配線基板3の形成から配線基板3への電子部品2の実装まで行なうため、例えば支持体18を除去した配線基板3に電子部品2を実装する場合と比較して、支持体18によって配線基板3を容易に取り扱うことができる。したがって、取扱い時の機械的な損傷に起因した不良の発生を低減し、実装構造体1の生産効率を高めることができる。特に、配線基板3を薄型化すると製造工程における配線基板3の取扱いが困難となりやすいが、この場合においても配線基板3を容易に取り扱うことができる。
本実施形態において、配線基板3を支持体18上で形成する工程では、複数の配線基板3を含む多数個取り配線基板24を支持体18上で形成している。さらに、実装構造体1を支持体18上で形成する工程では、多数個取り配線基板24に複数の電子部品2を実装した後、多数個取り配線基板24を分割して複数の配線基板3とすることによって、配線基板3および電子部品2を有する複数の実装構造体1を支持体18上で形成している。その結果、複数の配線基板3および複数の実装構造体1を同時に形成することができるため、実装構造体1の生産効率を高めることができる。また、複数の配線基板3を含む多数個取り配線基板24上で電子部品2の実装を行なうため、配線基板3の取扱いを容易にし、実装構造体1の生産効率を高めることができる。
本実施形態において、配線基板3を支持体18上で形成する工程では、支持体18上に、樹脂層8を含む絶縁層5および導電層6を交互に積層している。その結果、絶縁層5がセラミック層からなる場合と比較して、例えば1200℃以上の高温で焼成する工程が不要であるため、支持体18上で絶縁層5および導電層6を交互に積層して配線基板3を形成し、さらには支持体18上で配線基板3に電子部品2を実装することができる。その結果、配線基板3を容易に取り扱うことができる。一方、樹脂層8を含む絶縁層5は、絶縁層5がセラミック層からなる場合と比較して低剛性かつ高熱膨張率となりやすいため、配線基板3が反りやすくなるが、本実施形態においては、前述した如く、支持体18によって配線基板3の反りを良好に抑制することができる。
本実施形態において、配線基板3を支持体18上で形成する工程では、支持体18上に、一部が互いに接続した複数の無機絶縁粒子12、13を有するとともに複数の無機絶縁粒子12、13同士の間隙14に樹脂層8の一部が配されている無機絶縁層9をさらに含む絶縁層5と、導電層6とを交互に積層している。その結果、樹脂層8よりも高剛性かつ低熱膨張率である無機絶縁層9によって配線基板3の反りを抑制することができる。また、無機絶縁層9同士が樹脂層8を介して接着しているため、絶縁層5がセラミック層からなる場合と比較して、例えば1200℃以上の高温で焼成する工程が不要であるため、支持体18上で無機絶縁層9を含む絶縁層5を積層することが可能となる。さらに、間隙14に樹脂層8の一部が配されているため、樹脂層8と無機絶縁層9との接着強度を高めることができる。
本実施形態において、配線基板3を支持体18上で形成する工程では、支持体18上に、支持体18と反対側に配された無機絶縁層9および支持体18側に配された樹脂層8を含む絶縁層5と、導電層6とを交互に積層している。その結果、電子部品2に近接した絶縁層5において無機絶縁層9が電子部品2側に配されるため、電子部品2に近接した絶縁層5と電子部品2との熱膨張率の差を低減し、ひいては配線基板3と電子部品2との接続不良の発生を低減することができる。
本実施形態において、配線基板3を支持体18上で形成する工程では、支持体18上に、絶縁層5および絶縁層5上にめっき法で形成される導電層6を交互に積層している。その結果、支持体18上で導電層6を容易に形成することができる。
本実施形態において、配線基板3を支持体18上で形成する工程では、支持体18上に、第1金属層20と、、および第1金属層20の支持体18側に配されているとともに第1金属層20とは異なる金属からなる第2金属層21とを含む第1金属箔19を介して、絶縁層5と導電層6とを交互に積層している。さらに、実装構造体1から支持体18を除去する工程では、実装構造体1から第2金属層21を除去することによって、実装構造体1から支持体18を除去した後、実装構造体1から第1金属層20を除去している。その結果、実装構造体1から支持体18を除去するために第1金属箔19を用いているため、配線基板3への電子部品2の実装時において、例えば特殊な樹脂等を用いた場合と比較して、第1金属箔19に膨れが生じにくい。このため、配線基板3と電子部品2との接続不良の発生を低減することができる。
本実施形態において、支持体18の両主面上のそれぞれにおいて、配線基板3を形成し、配線基板3に電子部品2を実装している。その結果、支持体18の両主面上で配線基板3を形成しているため、1回の製造工程で形成される配線基板3の個数を増加させて、実装構造体1の生産効率を高めることができる。また、支持体18を対称軸として配線基板3が線対称の位置にあるため、配線基板3への電子部品2の実装時に支持体18および配線基板3に熱が加わった際に、支持体18に不均一に熱応力が加わることを抑制することができる。これにより、支持体18の反りを抑制し、配線基板3と電子部品2との接続不良の発生を低減することができる。
本実施形態において、実装構造体1を支持体18上で形成する工程では、多数個取り配線基板24に複数の電子部品2を実装した後、複数の電子部品2を封止樹脂で封止することが望ましい。また、実装構造体1を支持体18上で形成する工程では、多数個取り配線基板24と封止樹脂とを同時に切断することによって、多数個取り配線基板24を分割して複数の配線基板3とすることが望ましい。その結果、複数の実装構造体1を作製した後に複数の実装構造体1の電子部品2を個別に封止樹脂で封止する場合と比較して、実装構造体1の生産効率を高めることができる。
本実施形態において、支持体18は、配線基板3と比較して、厚みが大きく、剛性が高いことが望ましい。その結果、配線基板3の反りを良好に抑制するとともに、配線基板3をより容易に取り扱うことができる。
本実施形態において、電子部品2は、弾性波装置であることが望ましい。一般的に弾性波装置は半導体素子と比較して平面視における面積が小さいため、実装構造体1の平面視における面積を小さくすることができ、ひいては実装構造体1から支持体18を容易に除去することができる。なお、電子部品2が弾性波装置である場合には、電子部品2の平面視における面積は、例えば0.5mm以上9mm以下である。
<第2実施形態>
次に、本発明の第2実施形態による実装構造体の製造方法を、図6および図7を参照しつつ詳細に説明する。なお、前述した第1実施形態と同様の構成に関しては、記載を省略する。
第2実施形態の実装構造体1の製造方法は、工程(4)において配線基板3に複数の電子部品2を含むウェハ26を実装している点が第1実施形態と異なる。
すなわち、図6に示すように、本実施形態において、実装構造体1を支持体18上で形成する工程では、多数個取り配線基板24に複数の電子部品2を含むウェハ26を実装した後、図7に示すように、ウェハ26を分割して複数の電子部品2としつつ、多数個取り配線基板24を分割して複数の配線基板3としている。
その結果、多数個取り配線基板24にウェハ26を実装することで、複数の電子部品2を一度で配線基板3に実装することができるため、実装構造体1の生産効率を高めることができる。また、複数の電子部品2を個別に取り扱う場合と比較して、ウェハ26は面積が大きいため容易に取り扱うことができる。したがって、取扱い時の機械的な損傷に起因した不良の発生を低減することができる。また、支持体18によって多数個取り配線基板24の反りが良好に抑制されるため、ウェハ26を多数個取り配線基板24に実装する際の接続不良の発生を低減することができる。
また、図7に示すように、本実施形態において、実装構造体1を支持体18上で形成する工程では、ウェハ26および多数個取り配線基板24を同時に切断することによって、ウェハ26を分割して複数の電子部品2としつつ、多数個取り配線基板24を分割して複数の配線基板3とする。その結果、ウェハ26および多数個取り配線基板24を同時に切断しているため、第1実施形態と比較して、切断回数を減らすことができ、実装構造体1の生産効率を高めることができる。なお、この方法で得られた実装構造体1においては、配線基板3の端面と電子部品2の端面とが同一平面上に位置する。
本実施形態において、実装構造体1を支持体18上で形成する工程では、多数個取り配線基板24に複数の電子部品2を含むウェハ26を実装した後、ウェハ26を封止樹脂で封止し、実装構造体1を支持体18上で形成する工程では、ウェハ26、多数個取り配線基板24および封止樹脂を同時に切断することが望ましい。その結果、複数の実装構造体1を作製した後に個々の実装構造体1を封止樹脂で封止する場合と比較して、実装構造体1の生産効率を高めることができる。
ウェハ26は、例えば格子状に配列した複数の電子部品2を含んでいる。このウェハ26の電子部品2と、多数個取り配線基板24の配線基板3とは、対応する位置に形成されている。
<第3実施形態>
次に、本発明の第3実施形態による実装構造体の製造方法を、図8ないし図10を参照しつつ詳細に説明する。なお、前述した第1実施形態と同様の構成に関しては、記載を省略する。
第3実施形態の実装構造体1の製造方法は、支持体18が第1支持部27および第2支持部28を含む点が第1実施形態と異なる。
すなわち、図8に示すように、本実施形態において、配線基板3を支持体18上で形成する工程では、第1支持部27および第1支持部27上に積層された第2支持部28を含む支持体18に対して、第1支持部27上および第2支持部28上のそれぞれに絶縁層5と導電層6とを交互に積層することによって、配線基板3を支持体18の第1支持部27上および第2支持部28上のそれぞれで形成している。
さらに、図9および図10に示すように、実装構造体1を支持体18上で形成する工程では、第1支持部27および第2支持部28を互いに剥離した後、第1支持部27上の配線基板3および第2支持部28上の配線基板3それぞれに電子部品2を実装することによって、実装構造体1を第1支持部27上および第2支持部28上のそれぞれで形成している。そして、実装構造体1から支持体18を除去する工程では、実装構造体1から第1支持部27または第2支持部28を除去している。
その結果、配線基板3を支持体18上で形成する工程では、支持体18の両主面上で配線基板3を形成しているため、1回の製造工程で形成される配線基板3の個数を増加させて、実装構造体1の生産効率を高めることができる。さらに、実装構造体1を支持体18上で形成する工程では、第1支持部27および第2支持部28を互いに剥離した後、第1支持部27上の配線基板3および第2支持部28上の配線基板3それぞれに電子部品2を実装している。このため、第1実施形態と比較して、実装時における配線基板3および電子部品2の取扱いを容易にし、配線基板3に電子部品2を容易に実装することができる。
本実施形態の第1支持部27および第2支持部28は、第1実施形態の支持体18と同様の構成および特性を有する。なお、第1支持部27および第2支持部28の厚みは、例えば、例えば0.2mm以上1mm以下である。なお、支持体18は、第1支持部27と第2支持部28との間に介在した第3支持部をさらに含んでいてもよい。
また、図8に示すように、本実施形態の支持体18は、第1支持部27および第2支持部28の間に介在した第2金属箔29をさらに含んでいる。この第2金属箔29は、第1実施形態の第1金属箔19と同様の構成を有しており、第1金属層20、第2金属層21および第3金属層22を含んでいる。第2金属箔29の第1金属層20は、第1支持部27に接着しており、第2金属箔29の第3金属層22は、第2支持部28に接着している。
第1支持部27と第2支持部28との剥離は、図9に示すように、第1支持部27および第2支持部28に機械的応力を加えて、第1金属層20と第2金属層21とを剥離するとともに、第2金属層21と第3金属層22とを剥離することによって行なうことができる。
本発明は、前述の実施形態に限定されず、本発明の要旨を逸脱しない範囲において、種々の変更、改良、組合せ等が可能である。
前述した本発明の実施形態においては、電子部品2を配線基板3にフリップチップ実装した構成を例に説明したが、電子部品2を配線基板3にワイヤボンディング実装してもよい。
また、前述した本発明の実施形態においては、配線基板3が絶縁層5を3層含むとともに導電層6を4層含んでいたが、配線基板3は絶縁層5および導電層6を何層含んでいてもよい。中でも、配線基板3が絶縁層5を2層含むとともに導電層6を3層含んでいることが望ましい。その結果、絶縁層5および導電層6の層数を減らすことによって、配線基板3を薄型化することができる。
また、前述した本発明の実施形態においては、絶縁層5が樹脂層8および無機絶縁層9を含む構成を例に説明したが、絶縁層5は樹脂層8のみを含んでいてもよい。また、絶縁層5は、無機絶縁層9の樹脂層8と反対側の一主面に配され、無機絶縁層9と導電層6との間に介在した介在樹脂層(プライマー層)をさらに含んでいてもよい。
また、前述した本発明の実施形態においては、無機絶縁層9が第1無機絶縁粒子12および第2無機絶縁粒子13を含んでいたが、無機絶縁層9は第1無機絶縁粒子12のみを含んでいてもよいし、他の無機絶縁粒子を含んでいてもよい。
また、前述した本発明の実施形態においては、工程(1)にて溶剤26の蒸発と無機絶縁粒子12、13の加熱とを別々に行なっていたが、これらを同時に行なってもよい。
また、前述した本発明の実施形態においては、工程(2)にて第1金属箔19が第1金属層20、第2金属層21および第2金属層22を含む構成を例に説明したが、第1金属箔19として第1金属層20のみからなるものを用いてもよい。
また、前述した本発明の実施形態においては、工程(3)にて支持体18上に第1金属箔19を介して絶縁層5および導電層6を交互に積層した構成を例に説明したが、第1金属箔19を介することなく、支持体18上に絶縁層5および導電層6を交互に積層してもよい。この場合、支持体18上にフッ素樹脂等からなる樹脂フィルムを介して絶縁層5および導電層6を交互に積層することが望ましい。
また、前述した本発明の実施形態においては、工程(3)にて支持体18の両主面上それぞれで配線基板3を形成した構成を例に説明したが、支持体18の一主面上のみで配線基板3を形成してもよい。
また、前述した本発明の実施形態においては、工程(3)にて複数の配線基板3を含む多数個取り配線基板24を支持体18上に形成した構成を例に説明したが、支持体18上に配線基板3を個別に形成してもよい。
1 実装構造体
2 電子部品
3 配線基板
4 バンプ
5 絶縁層
6 導電層
7 ビア導体
8 樹脂層
9 無機絶縁層
10 樹脂
11 フィラー粒子
12 第1無機絶縁粒子
13 第2無機絶縁粒子
14 間隙
15 支持シート
16 樹脂層前駆体
17 積層シート
18 支持体
19 第1金属箔
20 第1金属層
21 第2金属層
22 第3金属層
23 ビア孔
24 多数個取り配線基板
25 切込み
26 ウェハ
27 第1支持部
28 第2支持部
29 第2金属箔

Claims (8)

  1. 支持体の主面に接着された金属箔上に絶縁層および導電層を交互に積層することによって、前記絶縁層および前記導電層を有する配線基板を前記支持体上で形成する工程と、
    前記配線基板に電子部品を実装することによって、前記配線基板および前記電子部品を有する実装構造体を前記支持体上で形成する工程と、
    前記実装構造体から前記支持体を除去する工程とを備え、
    前記配線基板を前記支持体上で形成する工程は
    複数の前記配線基板を含む多数個取り配線基板を前記支持体の金属箔上で形成する工程であり、前記絶縁層が、無機絶縁層、および該無機絶縁層の前記支持体側に配された樹脂層を含むとともに、前記無機絶縁層が、一部が互いに接続した複数の無機絶縁粒子を有するとともに該複数の無機絶縁粒子同士の間隙に前記樹脂層の一部を配して構成されており、前記実装構造体を前記支持体上で形成する工程では、
    前記多数個取り配線基板に複数の前記電子部品を実装した後、前記多数個取り配線基板の前記支持体と反対側の主面から前記支持体側に向かって切断していき、前記多数個取り配線基板および前記金属箔を切断し、前記支持体の主面近傍の一部分まで切込みを形成し、前記多数個取り配線基板を分割して複数の前記配線基板とすることによって、前記配線基板および前記電子部品を有する複数の前記実装構造体を前記支持体上で形成する実装構造体の製造方法。
  2. 請求項1に記載の実装構造体の製造方法において、
    前記切込みの深さは、前記支持体の厚みの0.2〜0.4倍である実装構造体の製造方法。
  3. 請求項1または2に記載の実装構造体の製造方法において、
    前記実装構造体を前記支持体上で形成する工程では、
    前記多数個取り配線基板に複数の前記電子部品を含むウェハを実装した後、該ウェハを分割して複数の前記電子部品としつつ、前記多数個取り配線基板を分割して複数の前記配線基板とする実装構造体の製造方法。
  4. 請求項3に記載の実装構造体の製造方法において、
    前記実装構造体を前記支持体上で形成する工程では、
    前記ウェハおよび前記多数個取り配線基板を同時に切断することによって、前記ウェハを分割して複数の前記電子部品としつつ、前記多数個取り配線基板を分割して複数の前記配
    線基板とする実装構造体の製造方法。
  5. 請求項1に記載の実装構造体の製造方法において、
    前記配線基板を前記支持体上で形成する工程では、
    前記支持体上に、前記絶縁層と該絶縁層上にめっき法で形成される前記導電層とを交互に積層する実装構造体の製造方法。
  6. 請求項1に記載の実装構造体の製造方法において、
    前記配線基板を前記支持体上で形成する工程では、
    前記支持体上に、第1金属層および該第1金属層の前記支持体側に配されているとともに前記第1金属層と異なる金属からなる第2金属層を含む前記金属箔を介して、前記絶縁層と前記導電層とを交互に積層し、
    前記実装構造体から前記支持体を除去する工程では、
    前記実装構造体から前記第2金属層を除去することによって、前記実装構造体から前記支持体を除去した後、前記実装構造体から前記第1金属層を除去する実装構造体の製造方法。
  7. 請求項1に記載の実装構造体の製造方法において、
    前記配線基板を前記支持体上で形成する工程では、
    第1支持部および該第1支持部上に積層された第2支持部を含む前記支持体の前記第1支持部上および前記第2支持部上のそれぞれに、前記絶縁層と前記導電層とを交互に積層することによって、前記絶縁層および前記導電層を有する前記配線基板を前記支持体の前記第1支持部上および前記第2支持部上のそれぞれで形成し、
    前記実装構造体を前記支持体上で形成する工程では、
    前記第1支持部および前記第2支持部を互いに剥離した後、前記第1支持部上の前記配線基板および前記第2支持部上の前記配線基板それぞれに前記電子部品を実装することによって、前記配線基板および前記電子部品を有する前記実装構造体を前記第1支持部上および前記第2支持部上のそれぞれで形成し、
    前記実装構造体から前記支持体を除去する工程では、
    前記実装構造体から前記第1支持部または前記第2支持部を除去する実装構造体の製造方法。
  8. 請求項1に記載の実装構造体の製造方法において、
    前記実装構造体を前記支持体上で形成する工程では、
    前記配線基板に弾性波装置である前記電子部品を実装する実装構造体の製造方法。
JP2014559523A 2013-01-30 2013-12-21 実装構造体の製造方法 Active JP6151724B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2013015366 2013-01-30
JP2013015366 2013-01-30
PCT/JP2013/084382 WO2014119178A1 (ja) 2013-01-30 2013-12-21 実装構造体の製造方法

Publications (2)

Publication Number Publication Date
JPWO2014119178A1 JPWO2014119178A1 (ja) 2017-01-26
JP6151724B2 true JP6151724B2 (ja) 2017-06-21

Family

ID=51261902

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014559523A Active JP6151724B2 (ja) 2013-01-30 2013-12-21 実装構造体の製造方法

Country Status (3)

Country Link
US (1) US20150366077A1 (ja)
JP (1) JP6151724B2 (ja)
WO (1) WO2014119178A1 (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107113984B (zh) * 2014-12-19 2019-06-04 富士胶片株式会社 多层配线基板
JP2016134497A (ja) * 2015-01-19 2016-07-25 凸版印刷株式会社 配線基板積層体及びこれを用いた半導体装置の製造方法
JP2016139752A (ja) * 2015-01-29 2016-08-04 日立化成株式会社 半導体装置の製造方法
US10062838B2 (en) 2015-03-31 2018-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Co-fired passive integrated circuit devices
US20170018448A1 (en) 2015-07-15 2017-01-19 Chip Solutions, LLC Semiconductor device and method
US10586746B2 (en) 2016-01-14 2020-03-10 Chip Solutions, LLC Semiconductor device and method
US10978417B2 (en) * 2019-04-29 2021-04-13 Advanced Semiconductor Engineering, Inc. Wiring structure and method for manufacturing the same
JP7239789B1 (ja) * 2021-06-24 2023-03-14 三井金属鉱業株式会社 配線基板の製造方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2590566B2 (ja) * 1989-07-11 1997-03-12 富士通株式会社 フレキシブルプリント基板への電子部品の実装方法
US6413620B1 (en) * 1999-06-30 2002-07-02 Kyocera Corporation Ceramic wiring substrate and method of producing the same
US6860000B2 (en) * 2002-02-15 2005-03-01 E.I. Du Pont De Nemours And Company Method to embed thick film components
JP3831287B2 (ja) * 2002-04-08 2006-10-11 株式会社日立製作所 半導体装置の製造方法
JP4541763B2 (ja) * 2004-01-19 2010-09-08 新光電気工業株式会社 回路基板の製造方法
WO2006011320A1 (ja) * 2004-07-30 2006-02-02 Murata Manufacturing Co., Ltd. 複合型電子部品及びその製造方法
JP4556637B2 (ja) * 2004-11-22 2010-10-06 ソニー株式会社 機能素子体
US7910403B2 (en) * 2005-03-09 2011-03-22 Panasonic Corporation Metal particles-dispersed composition and flip chip mounting process and bump-forming process using the same
JP4621049B2 (ja) * 2005-03-25 2011-01-26 富士通株式会社 配線基板の製造方法
JP4391449B2 (ja) * 2005-07-19 2009-12-24 古河電気工業株式会社 キャリア付き極薄銅箔及びプリント配線基板
JP4897281B2 (ja) * 2005-12-07 2012-03-14 新光電気工業株式会社 配線基板の製造方法及び電子部品実装構造体の製造方法
JP2007243076A (ja) * 2006-03-11 2007-09-20 Nichia Chem Ind Ltd 発光装置及び発光装置の製造方法
WO2008066087A1 (fr) * 2006-11-28 2008-06-05 Kyocera Corporation Dispositif de structure fine pour fabrication du dispositif de structure fine et substrat de scellement
EP2157842B1 (en) * 2007-05-17 2018-03-14 Fujikura, Ltd. Laminated wiring board and method for manufacturing the same
JP4635033B2 (ja) * 2007-08-21 2011-02-16 新光電気工業株式会社 配線基板の製造方法及び電子部品実装構造体の製造方法
JP5446543B2 (ja) * 2009-07-24 2014-03-19 日立化成株式会社 配線板の製造方法
US8021960B2 (en) * 2009-10-06 2011-09-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP5042297B2 (ja) * 2009-12-10 2012-10-03 日東電工株式会社 半導体装置の製造方法
US9420707B2 (en) * 2009-12-17 2016-08-16 Intel Corporation Substrate for integrated circuit devices including multi-layer glass core and methods of making the same
JP4896247B2 (ja) * 2010-04-23 2012-03-14 株式会社メイコー プリント基板の製造方法及びこれを用いたプリント基板
JP5981094B2 (ja) * 2010-06-24 2016-08-31 東芝機械株式会社 ダイシング方法
JP2012178392A (ja) * 2011-02-25 2012-09-13 Kyocera Corp 配線基板、その実装構造体、絶縁シートおよびそれを用いた配線基板の製造方法

Also Published As

Publication number Publication date
WO2014119178A1 (ja) 2014-08-07
US20150366077A1 (en) 2015-12-17
JPWO2014119178A1 (ja) 2017-01-26

Similar Documents

Publication Publication Date Title
JP6151724B2 (ja) 実装構造体の製造方法
JP5961703B2 (ja) 配線基板およびその実装構造体
JP6099734B2 (ja) 配線基板およびこれを用いた実装構造体
JP6133432B2 (ja) 配線基板およびこれを用いた実装構造体
US8212365B2 (en) Printed wiring board and manufacturing method thereof
WO2015151512A1 (ja) インターポーザ、半導体装置、インターポーザの製造方法、半導体装置の製造方法
JP2015053350A (ja) キャパシタ内蔵基板及びその製造方法、キャパシタ内蔵基板を用いた半導体装置
JP6258347B2 (ja) 配線基板およびこれを用いた実装構造体
JP6294024B2 (ja) 配線基板およびこれを用いた実装構造体
JP6105316B2 (ja) 電子装置
JP5933989B2 (ja) 部品内蔵基板
JP5988372B2 (ja) 配線基板およびその実装構造体
JP6096538B2 (ja) 配線基板、これを用いた実装構造体および配線基板の製造方法
JP2015213199A (ja) 部品内蔵基板
JP5623364B2 (ja) 配線基板、実装構造体および電子装置
JP6001439B2 (ja) 配線基板および実装構造体
JP6133689B2 (ja) 配線基板およびこれを用いた実装構造体
JP2015012082A (ja) 配線基板およびこれを用いた実装構造体
JP2016167637A (ja) 積層配線基板および積層体
JP2015130398A (ja) 多層配線基板および多層配線基板の製造方法
JP5952153B2 (ja) 積層配線基板およびそれを用いた実装構造体

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20161206

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170117

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170425

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170525

R150 Certificate of patent or registration of utility model

Ref document number: 6151724

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150