JP2007149718A - ビアアレイキャパシタ内蔵配線基板及びその製造方法 - Google Patents

Abstract

【課題】製造が容易で、かつ不良品の発生を防止できるビアアレイキャパシタ内蔵配線基板その製造方法を提供すること。
【解決手段】本発明のビアアレイキャパシタ内蔵配線基板は、準備工程、内蔵工程、ビアホール形成工程、ビア導体形成工程を経て製造される。準備工程ではキャパシタ本体１０４を準備する。内蔵工程では、キャパシタ本体１０４を層間絶縁層３３上に配置した状態で、キャパシタ本体１０４上に別の層間絶縁層３５を積層することにより、積層部内にキャパシタ本体１０４を内蔵する。ビアホール形成工程では、層間絶縁層３３，３５を貫通して穴部１３３，１３４に連通するビアホール１３６，１３７を形成する。ビア導体形成工程では、ビアホール１３６，１３７内に導電性材料を充填してビア導体１３１，１３２，１３８を形成する。
【選択図】図２

Description

本発明は、ビアアレイキャパシタを積層部に内蔵してなるビアアレイキャパシタ内蔵配線基板及びその製造方法に関するものである。

コンピュータのＣＰＵなどに使用される半導体素子（ＩＣチップ）は、近年ますます高速化、高機能化しており、これに付随して端子数が増え、端子間ピッチも狭くなる傾向にある。一般的にＩＣチップの底面には多数の端子が密集してアレイ状に配置されており、このような端子群はマザーボード側の端子群に対してフリップチップの形態で接続される。ただし、ＩＣチップ側の端子群とマザーボード側の端子群とでは端子間ピッチに大きな差があることから、ＩＣチップをマザーボード上に直接的に接続することは困難である。そのため、通常はＩＣチップをＩＣチップ搭載用配線基板上に搭載し、そのＩＣチップ搭載用配線基板をマザーボード上に搭載するという手法が採用される。この種のＩＣチップ搭載用配線基板としては、例えば、高分子材料製のコア基板内にキャパシタを埋め込んでコア部を構成し、そのコア部の表面及び裏面にビルドアップ層を形成したものが従来提案されている（例えば、特許文献１参照）。また、配線基板の絶縁層にキャパシタを内蔵したものも従来提案されている（例えば、特許文献２参照）。

ところで、キャパシタ−ＩＣチップ間の低インダクタンス化による電源の安定化を図るためには、キャパシタとＩＣチップとの距離をできるだけ短くすることが好ましい。そこで、キャパシタを、コア基板よりもＩＣチップにより近いビルドアップ層に内蔵することが考えられる。

キャパシタをビルドアップ層に内蔵した配線基板は、例えば以下のような手順で製造される。まず、誘電体層と内部電極層とを交互に積層配置した積層体（キャパシタ本体）を準備する。次に、コア基板上に形成した層間絶縁層上に積層体を配置し、配置した積層体の上にさらに別の層間絶縁層を配置する。そして、レーザー加工機やドリル機を用いて、積層体及び各層間絶縁層を貫通するビアホールを形成し、ビアホール内に導電性材料を充填してビア導体を形成する。この後、層間絶縁層の形成及び導体層の形成を交互に行うことで、ビルドアップ層を形成する。その結果、所望の配線基板が得られる。
特開２００５−３９２４３号公報 特開２００４−２２８１９０号公報

ところが、キャパシタ本体は、一般的に硬いセラミックによって形成されるが、層間絶縁層は、セラミックよりもかなり柔らかい樹脂によって形成される。よって、レーザー加工機を用いてビアホールを形成する場合、硬いキャパシタ本体を貫通させるためには、照射されるレーザーの出力を高くしなければならない。しかし、キャパシタ本体を通過したレーザーは、出力が高いままの状態でキャパシタ本体の下側にある層間絶縁層やコア基板に照射されるため、条件によっては、層間絶縁層上やコア基板上にある導体層が発熱して溶融してしまう可能性がある。また、ドリル機を用いてビアホールを形成する場合、硬いキャパシタ本体を貫通させるためには、孔あけ加工時の力を大きくしなければならない。しかし、孔あけ加工時において、層間絶縁層やコア基板には大きな応力が加わるため、条件によっては、層間絶縁層やコア基板が破損してしまう可能性がある。また、キャパシタ本体の誘電体層を樹脂あるいは樹脂−セラミック複合材料により形成した場合においても、条件によっては、穴あけ加工時にかかる熱や機械的衝撃により同様の不具合が発生する可能性がある。

その結果、ビアホール内にビア導体を形成したとしても、ビア導体の端部を層間絶縁層上やコア基板上にある導体層に上手く接続できないため、ビア導体と各導体層との導通を図ることが困難になる。その結果、製造される配線基板が不良品となり、歩留まりの低下に繋がってしまう。特に、上記のキャパシタがいわゆるビアアレイタイプのキャパシタ（ビアアレイキャパシタ）であれば、ビアホールを多数個形成する必要が生じるため、ビアホールの形成時にダメージを受けたときに、上記の問題を引き起こす確率が高くなる。

本発明は上記の課題に鑑みてなされたものであり、その目的は、製造が容易で、かつ不良品の発生を防止できるビアアレイキャパシタ内蔵配線基板及びその製造方法を提供することにある。

上記課題を解決するための手段（手段１）としては、以下のものがある。第１主面（１０２）及び第２主面（１０３）を有するとともに、誘電体層（１０５）と内部電極層（１４１，１４２）とが交互に積層配置された構造を有するキャパシタ本体（１０４）を備え、前記キャパシタ本体（１０４）に、前記内部電極層（１４１，１４２）と導通しうる複数のビア導体（１３１，１３２，１３８）が内部に配置される複数の穴部（１３３，１３４）が全体としてアレイ状に形成されたビアアレイキャパシタ（１０１）と、層間絶縁層（３３，３５，３７）及び導体層（４２）をコア基板（１１）上にて交互に積層した積層部（３１）とを備えるビアアレイキャパシタ内蔵配線基板（１０）の製造方法であって、前記キャパシタ本体（１０４）を準備する準備工程と、前記準備工程後、前記キャパシタ本体（１０４）の前記第２主面（１０３）側を前記コア基板（１１）上または前記層間絶縁層（３３，３５，３７）上に配置した状態で、前記第１主面（１０２）上に別の層間絶縁層（３３，３５，３７）を積層することにより、前記積層部（３１）内に前記キャパシタ本体（１０４）を内蔵する内蔵工程と、前記層間絶縁層（３３，３５，３７）を貫通して前記複数の穴部（１３３，１３４）に連通する複数のビアホール（１３６，１３７）を形成するビアホール形成工程と、前記複数のビアホール（１３６，１３７）内及び前記複数の穴部（１３３，１３４）内に導電性材料を充填して前記複数のビア導体（１３１，１３２，１３８）を形成するビア導体形成工程とを含むことを特徴とするビアアレイキャパシタ内蔵配線基板の製造方法。

そして、前記誘電体層にセラミックを用いた場合の手段としては、以下のものがある。第１主面（１０２）及び第２主面（１０３）を有するとともに、セラミック誘電体層（１０５）と内部電極層（１４１，１４２）とが交互に積層配置された構造を有するキャパシタ本体（１０４）を備え、前記キャパシタ本体（１０４）に、前記内部電極層（１４１，１４２）と導通しうる複数のビア導体（１３１，１３２，１３８）が内部に配置される複数の穴部（１３３，１３４）が全体としてアレイ状に形成されたビアアレイキャパシタ（１０１）と、層間絶縁層（３３，３５，３７）及び導体層（４２）をコア基板（１１）上にて交互に積層した積層部（３１）とを備えるビアアレイキャパシタ内蔵配線基板（１０）の製造方法であって、前記キャパシタ本体（１０４）を準備する準備工程と、前記準備工程後、前記キャパシタ本体（１０４）の前記第２主面（１０３）側を前記コア基板（１１）上または前記層間絶縁層（３３）上に配置した状態で、前記第１主面（１０２）上に別の層間絶縁層（３５）を積層することにより、前記積層部（３１）内に前記キャパシタ本体（１０４）を内蔵する内蔵工程と、前記層間絶縁層（３３，３５）を貫通して前記複数の穴部（１３３，１３４）に連通する複数のビアホール（１３６，１３７）を形成するビアホール形成工程と、前記複数のビアホール（１３６，１３７）内及び前記複数の穴部（１３３，１３４）内に導電性材料を充填して前記複数のビア導体（１３１，１３２，１３８）を形成するビア導体形成工程とを含むことを特徴とするビアアレイキャパシタ内蔵配線基板の製造方法。

この製造方法では、あらかじめ複数の穴部が形成されたキャパシタ本体を用いているため、キャパシタ本体を内蔵して層間絶縁層にビアホールを形成する際に、層間絶縁層よりも硬いセラミック製のキャパシタ本体を貫通する加工をしなくても済む。その結果、ビアホール形成時の穴加工に要する力の調整が容易になるため、ビアアレイキャパシタ内蔵配線基板の製造が容易になる。また、ビアホール形成時の穴加工に要する力の調整が容易になることで、キャパシタ本体の第２主面側にあるコア基板または層間絶縁層（導体層）を破損、溶融させなくて済む。よって、ビアホール内及び穴部内にビア導体を形成すれば、ビア導体の端部を層間絶縁層上やコア基板上にある導体層に確実に接続できるため、ビアアレイキャパシタ内蔵配線基板の不良品の発生率を低減できる。また、前記誘電体層に樹脂あるいは樹脂−セラミック複合材料を用いた場合においても、キャパシタ本体を貫通する加工をしなくても済むため、不要な熱や機械的衝撃に起因する不具合の発生を抑えることができる。

以下、ビアアレイキャパシタ内蔵配線基板の製造方法について説明する。ここでは、誘電体層にセラミックを用いた場合を例として説明する。なお、誘電体層に樹脂あるいは樹脂−セラミック複合材料を用いた場合の説明は省略する。準備工程において焼成工程が不要となる点のみが主な相違点だからである。

準備工程では、ビアアレイキャパシタを構成するキャパシタ本体を、従来周知の手法により作製し、あらかじめ準備しておく。前記キャパシタ本体の厚さは、１０μｍ以上２００μｍ以下であることが好ましい。仮に、ビアアレイキャパシタ全体の厚さが１０μｍ未満であると、キャパシタ本体の形成が困難になる。一方、ビアアレイキャパシタ全体の厚さが２００μｍよりも大きくなると、キャパシタ本体の積層部への内蔵が困難になる。

上記キャパシタ本体は、板状をなし、セラミック誘電体層と内部電極層とが交互に積層配置された構造を有している。前記セラミック誘電体層としては、チタン酸バリウム、チタン酸鉛、チタン酸ストロンチウムなどの誘電体セラミックが好適に使用される。誘電体を使用した場合、静電容量の大きなビアアレイキャパシタを実現しやすくなる。その他、ホウケイ酸系ガラスやホウケイ酸鉛系ガラスにアルミナ等の無機セラミックフィラーを添加したガラスセラミックのような低温焼成セラミックが好適に使用されるほか、要求特性に応じて、アルミナ、窒化アルミニウム、窒化ほう素、炭化珪素、窒化珪素などといった高温焼成セラミックが好適に使用される。なお、前記誘電体層に樹脂を用いた場合には、エポキシ樹脂、接着剤を含んだ四フッ化エチレン樹脂（ＰＴＦＥ）などの樹脂が好適に使用される。また、前記誘電体層に樹脂−セラミック複合材料を用いた場合には、セラミックとして、チタン酸バリウム、チタン酸鉛、チタン酸ストロンチウムなどが好適に使用され、樹脂材料として、エポキシ樹脂、フェノール、ウレタン、シリコン、ポリイミド、不飽和ポリエステルなどの熱硬化性樹脂、ポリカーボネート、アクリル、ポリアセタール、ポリプロピレンなどの熱可塑性樹脂及びニトリルブタジエンゴム、スチレンブタジエンゴム、フッ素ゴムなどのラテックスが好適に使用される。

前記内部電極層を形成する材料としては特に限定されないが、前記誘電体層が焼成温度が高いセラミックの焼結体である場合、当該セラミックと同時に焼結しうる金属、例えば、ニッケル、モリブデン、タングステン、チタン等の使用が好適である。なお、１０００℃以下で焼成可能な低温焼成セラミックの焼結体を選択した場合、銅や銀などの使用が可能となる。一方、前記誘電体層が前記樹脂誘電体層である場合、または、前記誘電体層が前記セラミック−樹脂複合材料からなる誘電体層である場合は、誘電体層は焼結しない。ゆえに、前記内部電極層は、焼成ではなく、めっきや接着によってキャパシタ本体に形成される。内部電極層は、ニッケル、コバルト、銅、コバール等の金属や合金を用いて形成されたり、ニッケル−ボロン（Ｎｉ−Ｂ）めっきや、ニッケル−リン（Ｎｉ−Ｐ）めっき等を用いて形成される。

なお、キャパシタ本体の角部は面取りされていることが好ましい。このようにすれば、キャパシタ本体の取扱時（例えば、積層部への内蔵時など）において、キャパシタ本体の角部に掛かる応力が緩和されるため、角部の欠けを防止できる。また、ビアアレイキャパシタ内蔵配線基板に対して熱応力が加わった際に、ビアアレイキャパシタと積層部を構成する層間絶縁層との熱膨張差によるクラックの発生を防止できる。面取り形状はＣ面取り、Ｒ面取りといった周知の加工方法を適用できる。面取りと併せてチャンファーを形成することがより好ましい。工程における製品同士の接触による欠けの発生を防止できる。

前記複数の穴部は、前記セラミック誘電体層及び前記内部電極層の両方を貫通する複数の第１穴部と、前記内部電極層を貫通せずに前記セラミック誘電体層のみを貫通し、前記第１主面及び前記第２主面にて開口する第２穴部とを含んでいてもよい。このような場合、第２穴部は内部電極層を貫通しないため、第２穴部内に形成されるビア導体は内部電極層とは絶縁された状態になる。これにより、第２穴部内のビア導体を介して、キャパシタ本体の上側の導体層とコア基板との導通を図ることができる。ゆえに、キャパシタ本体の上側の導体層とコア基板とをつなぐ配線を迂回させなくても済むため、本発明のようなビアアレイキャパシタを内蔵した配線基板であっても、電気回路の形成が容易になる。しかも、第２穴部は内部電極層を貫通せずにセラミック誘電体層のみを貫通するため、内部電極層の端面が第２穴部の内周面に露出する可能性が低くなる。よって、第２穴部内に形成されるビア導体と内部電極層との接触が防止されるため、第２穴部を介してキャパシタ本体の上側の導体層とコア基板とをつなぐ配線の信頼性が向上する。

前記複数の第１穴部は、前記第１主面のみにて開口する非貫通穴部であってもよいが、前記第１主面及び前記第２主面にて開口する貫通穴部であることが好ましい。このようにすれば、キャパシタ本体の第１主面側とコア基板側との導通を図ることができる。また、キャパシタ本体を層間絶縁層上に配置する場合に、未硬化状態にある層間絶縁層の一部が第１穴部内に入り込むため、キャパシタ本体の平面方向への位置ずれを防止できる。

なお、前記キャパシタ本体に、前記第１主面及び前記第２主面の少なくとも一方の上に配置される金属含有層を設け、前記第１主面上に配置された金属含有層の厚さと前記第２主面上に配置された金属含有層の厚さとの合計を、例えばビアアレイキャパシタ全体の厚さの１５％以上８０％以下に設定してもよい。このようにすれば、ビアアレイキャパシタ全体において金属部分の比率が高くなる。その結果、ビアアレイキャパシタ全体が金属部分により補強され、柔軟性が向上して自身の強度も向上するため、ビアアレイキャパシタ全体の厚みを薄くした場合であってもビアアレイキャパシタの破損を防止することができる。

仮に、金属含有層の合計の厚さがビアアレイキャパシタ全体の厚さの１５％未満であると、上記の強度（柔軟性）向上の効果が小さくなる。一方、８０％を超えると、ビアアレイキャパシタ全体に対してキャパシタ本体が薄くなってキャパシタ本体の製作が困難になるため、ビアアレイキャパシタがキャパシタとしての機能を発揮できなくなる可能性がある。また、キャパシタ本体が薄くなることにより、キャパシタ本体を構成する誘電体層及び内部電極層の層数が減るため、キャパシタの容量が低下する。なお、金属含有層の合計の厚さは、ビアアレイキャパシタ全体の厚さの２５％以上７０％以下であることがより好ましく、３５％以上６０％以下であることがさらに好ましい。ここで、「ビアアレイキャパシタ全体の厚さ」とは、前記第１主面上に配置された金属含有層の厚さと前記第２主面上に配置された金属含有層の厚さとの合計に、キャパシタ本体の厚さを加えた厚さをいう。

なお、金属含有層は主として金属からなる。なお、前記第１主面上や前記第２主面上にビア導体の端面に接続される複数の端子電極がある場合、これは金属含有層に含まれる。前記誘電体層が前記セラミック誘電体層である場合、金属含有層は、セラミックと同時に焼結しうるためメタライズに適した金属材料、例えば、ニッケル、モリブデン、タングステン、チタン、銅、銀等を用いて形成されている。金属含有層は、純金属層を用いることができるが、好ましくはガラス成分を含有した金属層あるいはセラミック誘電体層を構成するセラミックを共材（フィラー）として含んだ複合金属層がよい。同時焼成（co-fire ）時の焼成挙動をあわせるように調整したり、熱衝撃を受けたときの熱膨張係数の差異を緩和調整したり、密着力を付与したりできるため、セラミック誘電体層に確実に密着させることができる。一方、前記誘電体層が前記樹脂誘電体層である場合、または、前記誘電体層がセラミック−樹脂複合材料からなる誘電体層である場合は、誘電体層は焼結しない。ゆえに、金属含有層は、焼成ではなく、めっきや接着によってキャパシタ本体に形成される。金属含有層は、ニッケル、コバルト、銅、コバール等の金属や合金を用いて形成されたり、ニッケル−ボロン（Ｎｉ−Ｂ）めっきや、ニッケル−リン（Ｎｉ−Ｐ）めっき等を用いて形成される。

前記金属含有層の厚さは前記キャパシタ本体の厚さに応じて設定される。例えば、キャパシタ本体の厚さが１０μｍ以上２００μｍ以下である場合、第１主面上及び第２主面上の少なくとも一方に配置された金属含有層の厚さは、３μｍ以上５０μｍ以下であることが好ましい。仮に、金属含有層の厚さが３μｍ未満であると、ビアアレイキャパシタ全体の柔軟性を十分に向上させることができない。一方、金属含有層の厚さが５０μｍよりも大きくなると、ビアアレイキャパシタ全体が厚くなりすぎてしまう。また、第１主面上に配置された金属含有層及び第２主面上に配置された金属含有層は、互いに同じ厚さに設定されていることが好ましい。このようにすれば、ビアアレイキャパシタの凹凸、反り、うねりを低減することができる。その結果、ビアアレイキャパシタを内蔵した積層部の実装面側の平坦性（いわゆるコプラナリティ）が良くなり、半導体素子を実装した後の実装信頼性が向上する。なお、前記金属含有層が複数の端子電極を含む場合、隣接する端子電極間には所定量のクリアランスを設けることが望ましい。

また、前記キャパシタ本体は、前記内部電極層よりも厚い１つまたは２つ以上の補強用金属層をその内部に有していてもよい。このようにすれば、ビアアレイキャパシタ全体が金属部分により補強され、柔軟性が向上して自身の強度も向上するため、ビアアレイキャパシタ全体の厚みを薄くした場合であってもビアアレイキャパシタの破損を防止することができる。

なお、前記補強用金属層は、前記内部電極層として機能してもよいし、前記内部電極層として機能しなくてもよい。補強用金属層が内部電極層として機能すれば、キャパシタ本体において補強用金属層が占める割合が大きくなったとしても、ビアアレイキャパシタをキャパシタとして確実に機能させることができる。

また、補強用金属層は、ニッケル、モリブデン、タングステン、チタン、銅、銀等を用いて形成される。誘電体層がセラミックの場合は、セラミックと同時焼成（co-fire ）しうるのに適した金属材料が選択される。

上記コア基板を形成する材料は特に限定されないが、好ましいコア基板は高分子材料を主体として形成される。コア基板を形成するための高分子材料の具体例としては、例えば、ＥＰ樹脂（エポキシ樹脂）、ＰＩ樹脂（ポリイミド樹脂）、ＢＴ樹脂（ビスマレイミド・トリアジン樹脂）、ＰＰＥ樹脂（ポリフェニレンエーテル樹脂）などがある。そのほか、これらの樹脂とガラス繊維（ガラス織布やガラス不織布）やポリアミド繊維等の有機繊維との複合材料を使用してもよい。また、高分子材料以外に、誘電体セラミックやガラス−セラミック複合材料を使用してもよい。

上記積層部は、高分子材料を主体とする層間絶縁層及び導体層を交互に接続した構造を有しており、例えば、ビルドアップ工法などの周知の工法を用いて形成できる。積層部はコア基板の片面にのみ形成されていてもよく、コア基板の両面に形成されていてもよい。なお、ビアアレイキャパシタが内蔵された積層部については、その表面においてビアアレイキャパシタに対応した領域に半導体素子搭載部が設定されることが好ましい。このような半導体素子搭載部に半導体素子を搭載すれば、ビアアレイキャパシタをコア基板に内蔵する場合に比べてビアアレイキャパシタと半導体素子との距離が短くなるため、ビアアレイキャパシタ−半導体素子間の低インダクタンス化による電源の安定化を図ることができる。

なお、前記準備工程は、前記キャパシタ本体を準備するキャパシタ本体準備工程と、前記キャパシタ本体に、前記キャパシタ本体の厚さ方向に延びる複数の穴部をアレイ状に形成する穴部形成工程とを含んでいてもよい。特に、前記誘電体層にセラミックを用いた場合、前記準備工程は、前記キャパシタ本体となるべきセラミック未焼結体を準備するセラミック未焼結体準備工程と、前記セラミック未焼結体に、前記セラミック未焼結体の厚さ方向に延びる複数の穴部をアレイ状に形成する穴部形成工程と、前記複数の穴部が形成されたセラミック未焼結体を焼成して前記キャパシタ本体とする焼成工程とを含んでいてもよい。このようにした場合、焼成工程前に穴部形成工程を実施するため、穴部の形成時においてキャパシタ本体に大きな応力が作用しなくなり、キャパシタ本体へのクラックの発生が防止される。仮に、焼成工程後に穴部形成工程を実施すると、穴部の形成時においてキャパシタ本体に大きな応力が作用するため、キャパシタ本体にクラックが発生する可能性がある。

なお、複数の穴部の形成方法としては、セラミック未焼結体に対してドリル機を用いて孔あけ加工を行う、あるいは、打ち抜き用ピンやそれを複数本備えた打ち抜き用金型を用いて孔あけ加工を行うなどの機械的な方法が挙げられる。しかし、本発明においては、厚みの厚いコア基板（通常０．８ｍｍ程度）と比較してはるかに厚みの薄い積層部に内蔵するために全体の厚さが薄いビアアレイキャパシタを製造するため、厚さが薄いセラミック未焼結体に対して機械的衝撃を与えることは好ましくない。ゆえに、複数の穴部の形成には、レーザー加工機から照射されるレーザーを用いて孔あけ加工を行うなどの機械的ではない方法を用いることが好ましい。

さらに、前記穴部形成工程後、前記複数の穴部（複数の穴部が前記複数の第１穴部と前記第２穴部とを含む場合には複数の第１穴部）の内周面に、前記内部電極層の前記穴部（複数の穴部が複数の第１穴部と第２穴部とを含む場合には第１穴部）への露出部分に接続されるビア電極層を形成するビア電極層形成工程を行うことが好ましい。このように構成すれば、穴部（第１穴部）の内周面にビア電極層を形成しない場合に比べてビア導体との接触面積が大きくなるため、ビア導体と内部電極層との接続信頼性が向上する。また、穴部（第１穴部）の内周面にビア電極層を形成することで、キャパシタ本体を補強することもできる。

このようなビア電極層を形成する材料としては特に限定されないが、セラミックと同時に焼結しうる金属、例えば、ニッケル、モリブデン、タングステン、チタン等の使用が好適である。なお、低温焼成セラミックの焼結体を選択した場合、ビア電極層を形成する材料として、さらに銅や銀などの使用が可能となる。即ち、ビア電極層は、前記内部電極層及び前記ビア導体を形成する材料と同じ材料からなることが好ましい。なお、ビア電極層を形成する手法としては、穴部（第１穴部）の内周面にペーストを印刷する方法などが挙げられる。

前記焼成工程では、複数の穴部が形成されたセラミック未焼結体を焼成して前記キャパシタ本体とする。なお、焼成工程は穴部形成工程の後に実施される。即ち、焼成後のキャパシタ本体よりも柔らかい状態であるセラミック未焼結体の状態で穴部が形成されるため、穴部の形成が容易になる。仮に、焼成工程を穴部形成工程の後に実施すると、穴部の形成時に発生する応力により、キャパシタ本体にクラックが発生するおそれがある。

また、前記準備工程は、前記キャパシタ本体を準備するキャパシタ本体準備工程と、前記キャパシタ本体において前記第１穴部となるべき部分に導電性材料を充填するための複数の充填用穴を形成する充填用穴形成工程と、前記複数の充填用穴内に導電性材料を充填する充填工程と、前記充填用穴内に充填された導電性材料に対して前記充填用穴よりも小径のビア導体形成用穴を形成することにより、前記第１穴部の内周面に、前記内部電極層の前記第１穴部への露出部分に接続されるビア電極層を形成するビア電極層形成工程とを含んでいてもよい。特に、前記誘電体層にセラミックを用いた場合、前記準備工程は、前記キャパシタ本体となるべきセラミック未焼結体を準備するセラミック未焼結体準備工程と、前記セラミック未焼結体において前記第１穴部となるべき部分に導電性材料を充填するための複数の充填用穴を形成する充填用穴形成工程と、前記複数の充填用穴内に導電性材料を充填する充填工程と、前記充填用穴内に充填された導電性材料に対して前記充填用穴よりも小径のビア導体形成用穴を形成することにより、前記第１穴部の内周面に、前記内部電極層の前記第１穴部への露出部分に接続されるビア電極層を形成するビア電極層形成工程と、前記ビア電極層形成工程後、前記セラミック未焼結体を焼成して前記キャパシタ本体とする焼成工程とを含んでいてもよい。このようにした場合、ビア電極層の形成に際し、第１穴部となる充填用穴内にあらかじめ導電性材料を充填しておくため、第１穴部の内周面に導電性材料が確実に付着する。ゆえに、ビア電極層を確実に形成できる。また、焼成工程前に充填用穴形成工程及びビア電極層形成工程を実施するため、充填用穴の形成時においてキャパシタ本体に大きな応力が作用しなくなり、キャパシタ本体へのクラックの発生が防止される。それとともに、ビア導体形成用穴の形成時において充填用穴内に充填された導電性材料に大きな応力が作用しなくなるため、導電性材料の破損が防止される。なお、充填用穴内に導電性材料を充填する手法としては、充填用穴の内周面にペーストを印刷する方法などが挙げられる。

なお、複数の充填用穴の形成方法としては、セラミック未焼結体に対してドリル機を用いて孔あけ加工を行う、あるいは、打ち抜き用ピンやそれを複数本備えた打ち抜き用金型を用いて孔あけ加工を行うなどの機械的な方法が挙げられる。しかし、本発明においては、全体の厚さが薄いビアアレイキャパシタを製造するため、厚さが薄いセラミック未焼結体に対して機械的衝撃を与えることは好ましくない。ゆえに、複数の充填用穴の形成には、レーザー加工機から照射されるレーザーを用いて孔あけ加工を行うなどの機械的ではない方法を用いることが好ましい。

同様に、ビア導体形成用穴の形成方法としては、導電性材料に対してドリル機を用いて孔あけ加工を行う、あるいは、打ち抜き用ピンやそれを複数本備えた打ち抜き用金型を用いて孔あけ加工を行うなどの機械的な方法が挙げられる。しかし、本発明においては、導電性材料に対して機械的衝撃を与えることは好ましくない。ゆえに、ビア導体形成用穴の形成には、レーザー加工機から照射されるレーザーを用いて孔あけ加工を行うなどの機械的ではない方法を用いることが好ましい。

前記準備工程後、キャパシタ本体を前記コア基板上または前記層間絶縁層上に配置した状態で、前記第１主面上に別の層間絶縁層を積層することにより、前記積層部内に前記キャパシタ本体を内蔵する内蔵工程を実施する。前記内蔵工程において、前記キャパシタ本体を、コア基板の上に直接配置してもよいし、前記層間絶縁層の上に配置してもよい。さらに、キャパシタ本体を層間絶縁層上に配置する場合、キャパシタ本体をコア基板に近い側の層間絶縁層上に配置してもよいし、コア基板から離れた側の層間絶縁層上に配置してもよい。キャパシタ本体をコア基板に近づける程、キャパシタ本体をコア基板によって安定的に支持しやすくなる。一方、キャパシタ本体をコア基板から離間させる程、キャパシタ本体が内蔵された積層部の表面に半導体素子搭載部を設定した場合に、キャパシタ本体と半導体素子搭載部に搭載される半導体素子との距離がより短くなる。これにより、ビアアレイキャパシタ−半導体素子間のインダクタンスがより確実に低下するため、よりいっそうの電源の安定化を図ることができる。

続くビアホール形成工程では、前記層間絶縁層を貫通して前記複数の穴部に連通する複数のビアホールを形成する。なお、複数のビアホールの形成方法としては、層間絶縁層に対してドリル機やパンチング装置を用いて孔あけ加工を行うなどの機械的な方法が挙げられる。しかし、本発明においては、全体の厚さが薄いビアアレイキャパシタや、積層部を構成する層間絶縁層に対して機械的衝撃を与えることは好ましくない。ゆえに、複数のビアホールの形成には、レーザー加工機から照射されるレーザーを用いて孔あけ加工を行うなどの機械的ではない方法を用いることが好ましい。

続くビア導体形成工程では、前記複数のビアホール内及び前記複数の穴部内に導電性材料を充填して前記複数のビア導体を形成する。ビア導体を形成する材料としては特に限定されないが、積層部の導体層を形成する材料と同じ材料、例えば、銅、銅合金、ニッケル、ニッケル合金、スズ、スズ合金、導電性を有する樹脂ペースト等の使用が好適である。このようにすれば、ビア導体の形成を積層部の形成と同時に実施することができる。特に、ビア導体を形成する材料としては、低抵抗の銅を用いることが好ましい。なお、ビア導体を形成する手法としては、めっき法が、簡単かつ低コストという理由で好適である。しかし、めっき法以外にも、例えば、スパッタリング、ＣＶＤ、真空蒸着などといった手法を採用することも可能である。また、ビア導体を形成する材料に導電性を有する樹脂ペーストを用いた場合、穴埋め印刷等の手法が好適に用いられる。

また、上記課題を解決するための別の手段（手段２）としては、以下のものがある。第１主面（１０２）及び第２主面（１０３）を有するとともに、誘電体層（１０５）と内部電極層（１４１，１４２）とが交互に積層配置された構造を有するキャパシタ本体（１０４）を備え、前記キャパシタ本体（１０４）に、前記内部電極層（１４１，１４２）と導通しうる複数のビア導体（１３１，１３２，１３８）が内部に配置される複数の穴部（１３３，１３４）が全体としてアレイ状に形成されたビアアレイキャパシタ（１０１）と、層間絶縁層（３３，３５，３７）及び導体層（４２）をコア基板（１１）上にて交互に積層した積層部（３１）とを備えるビアアレイキャパシタ内蔵配線基板（１０）であって、前記ビアアレイキャパシタ（１０１）は前記第２主面（１０３）側を前記コア基板（１１）側に向けた状態で前記積層部（３１）に内蔵され、前記複数のビア導体（１３１，１３２，１３８）は、少なくとも前記第１主面（１０２）を覆う前記層間絶縁層（３５）を貫通し、前記積層部（３１）内の前記導体層（４２）に接合されていることを特徴とするビアアレイキャパシタ内蔵配線基板。

従って、手段２のビアアレイキャパシタ内蔵配線基板によると、ビアアレイキャパシタを構成するビア導体は、積層部内の導体層に接合された構造となっている。これにより、ビアアレイキャパシタと導体層との確実な導通を図ることができるため、ビアアレイキャパシタ内蔵配線基板の信頼性が向上する。

以下、本発明のビアアレイキャパシタ内蔵配線基板を具体化した一実施形態を図面に基づき詳細に説明する。

図１に示されるように、本実施形態のビアアレイキャパシタ内蔵配線基板１０は、ＩＣチップ搭載用の配線基板であって、ガラスエポキシからなる略矩形板状のコア基板１１と、コア基板１１の上面１２上に形成されるビルドアップ層３１（積層部）と、コア基板１１の下面１３上に形成されるビルドアップ層３２とからなる。コア基板１１における複数箇所にはビア導体１６が形成されている。かかるビア導体１６は、コア基板１１の上面１２側と下面１３側とを接続導通している。また、コア基板１１の上面１２及び下面１３には、銅からなる導体層４１がパターン形成されており、各導体層４１は、ビア導体１６に電気的に接続されている。

コア基板１１の上面１２上に形成されたビルドアップ層３１は、エポキシ樹脂からなる３層の樹脂絶縁層３３，３５，３７（いわゆる層間絶縁層）と、銅からなる導体層４２とを交互に積層した構造を有している。第３層の樹脂絶縁層３７の表面上における複数箇所には、端子パッド４４がアレイ状に形成されている。また、樹脂絶縁層３７の表面は、ソルダーレジスト４０によってほぼ全体的に覆われている。ソルダーレジスト４０の所定箇所には、端子パッド４４を露出させる開口部４６が形成されている。端子パッド４４の表面上には、複数のはんだバンプ４５が配設されている。各はんだバンプ４５は、半導体素子であるＩＣチップ２１の面接続端子２２に電気的に接続されている。なお、各端子パッド４４及び各はんだバンプ４５は、ビルドアップ層３１においてビアアレイキャパシタ１０１の真上の領域内に位置しており、この領域が半導体素子搭載部２３となる。また、樹脂絶縁層３３，３５，３７内には、それぞれビア導体４３が設けられている。これらのビア導体４３は、導体層４１，４２と端子パッド４４とを相互に電気的に接続している。

図１に示されるように、コア基板１１の下面１３上に形成されたビルドアップ層３２は、上述したビルドアップ層３１とほぼ同じ構造を有している。即ち、ビルドアップ層３２は、エポキシ樹脂からなる３層の樹脂絶縁層３４，３６，３８と、導体層４２とを交互に積層した構造を有している。第３層の樹脂絶縁層３８の下面上における複数箇所には、ビア導体４３を介して導体層４２に電気的に接続されるＢＧＡ用パッド４８が格子状に形成されている。また、樹脂絶縁層３８の下面は、ソルダーレジスト４７によってほぼ全体的に覆われている。ソルダーレジスト４７の所定箇所には、ＢＧＡ用パッド４８を露出させる開口部５０が形成されている。ＢＧＡ用パッド４８の表面上には、図示しないマザーボードとの電気的な接続を図るための複数のはんだバンプ４９が配設されている。そして、各はんだバンプ４９により、図１に示されるビアアレイキャパシタ内蔵配線基板１０は図示しないマザーボード上に実装される。

ビルドアップ層３１の中央部には、図２等に示すビアアレイキャパシタ１０１が内蔵されている。本実施形態のビアアレイキャパシタ１０１を構成するキャパシタ本体１０４は、縦１５．０ｍｍ×横１５．０ｍｍ×厚さ０．０８ｍｍの板状物である。図１，図２に示されるように、キャパシタ本体１０４は、上面１０２（第１主面）及び下面１０３（第２主面）を有しており、上面１０２上にビルドアップ層３１を構成する前記樹脂絶縁層３５が位置し、下面１０３上にビルドアップ層３１を構成する前記樹脂絶縁層３３が位置している。キャパシタ本体１０４は、セラミック誘電体層１０５を介して第１内部電極層１４１（内部電極層）と第２内部電極層１４２（内部電極層）とを交互に積層配置した構造を有している。セラミック誘電体層１０５は、高誘電率セラミックの一種であるチタン酸バリウムの焼結体からなり、第１内部電極層１４１及び第２内部電極層１４２間の誘電体（絶縁体）として機能する。第１内部電極層１４１及び第２内部電極層１４２は、いずれもニッケルを主成分として形成された層であって、キャパシタ本体１０４の内部において一層おきに配置されている。

図２に示されるように、キャパシタ本体１０４には複数の第１穴部１３３（穴部）と、複数（図２では１つのみ図示）の第２穴部１３４（穴部）とが形成されている。これらの穴部１３３，１３４は、キャパシタ本体１０４をその厚さ方向に貫通するとともに、全面にわたって格子状（アレイ状）に配置されている。詳述すると、第１穴部１３３は、セラミック誘電体層１０５及び内部電極層１４１，１４２の両方を貫通し、上面１０２及び下面１０３にて開口する貫通穴部である。よって、第１穴部１３３の内周面には、第１内部電極層１４１または第２内部電極層１４２が露出している。一方、第２穴部１３４は、内部電極層１４１，１４２を貫通せずにセラミック誘電体層１０５のみを貫通し、上面１０２及び下面１０３にて開口する貫通穴部である。よって、第２穴部１３４の内周面には、内部電極層１４１，１４２が露出しにくくなっている。

図２に示されるように、各第１穴部１３３の内周面には、それぞれビア電極層１３５がニッケルを主材料として形成されており、これらのビア電極層１３５は、第１内部電極層１４１または第２内部電極層１４２に接続されている。そして、各ビア電極層１３５の内周面には、前記ビルドアップ層３１を構成する前記樹脂絶縁層３３，３５を貫通し、第１穴部１３３に連通する複数の第１ビアホール１３６が形成されている。即ち、各第１ビアホール１３６の内径は、第１穴部１３３の内径よりも小さくなっている。各第１ビアホール１３６内（各第１穴部１３３内）には、複数のビア導体１３１，１３２が電解銅めっきによって形成されている。各第１ビア導体１３１は、各第１内部電極層１４１を貫通しており、ビア電極層１３５を介してそれら同士を導通している。各第２ビア導体１３２は、各第２内部電極層１４２を貫通しており、ビア電極層１３５を介してそれら同士を導通している。一方、各第２穴部１３４内には、樹脂絶縁層３５の一部が充填されている。そして、各第２穴部１３４の中心部分には、樹脂絶縁層３３，３５を貫通し、第２穴部１３４に連通する複数の第２ビアホール１３７が形成されている。即ち、各第２ビアホール１３７の内径は、第２穴部１３４の内径よりも小さくなっている。各第２ビアホール１３７内には、複数の第３ビア導体１３８が電解銅めっきによって形成されている。なお、これらのビア導体１３１，１３２，１３８も、全面にわたって格子状（アレイ状）に配置されている。

図２に示されるように、ビア導体１３１，１３２，１３８の上面１０２側の端面は、樹脂絶縁層３５上の前記導体層４２に対して電気的に接続される。一方、ビア導体１３１，１３２，１３８の下面１０３側の端面は、樹脂絶縁層３３上の前記導体層４１に対して電気的に接続されており、ビア導体１６，４３、導体層４１，４２、ＢＧＡ用パッド４８及びはんだバンプ４９を介して、図示しないマザーボードが有する電極（接触子）に対して電気的に接続される。

マザーボード側から導体層４１等を介して通電を行い、第１内部電極層１４１−第２内部電極層１４２間に電圧を加えると、第１内部電極層１４１に例えばプラスの電荷が蓄積し、第２内部電極層１４２に例えばマイナスの電荷が蓄積する。その結果、ビアアレイキャパシタ１０１がキャパシタとして機能する。また、このビアアレイキャパシタ１０１では、第１ビア導体１３１及び第２ビア導体１３２がそれぞれ交互に隣接して配置され、かつ、第１ビア導体１３１及び第２ビア導体１３２を流れる電流の方向が互いに逆向きになるように設定されている。これにより、インダクタンス成分の低減化が図られている。

次に、本実施形態のビアアレイキャパシタ内蔵配線基板１０の製造方法について述べる。

準備工程では、コア基板１１とキャパシタ本体１０４とを、それぞれ従来周知の手法により作製し、あらかじめ準備しておく。

コア基板１１は以下のように作製される。まず、縦４１５ｍｍ×横４１０ｍｍ×厚み０．８７ｍｍの基材の両面に、厚み３５μｍの銅箔が貼付された銅張積層板を準備する。次に、銅張積層板に対してドリル機を用いて孔あけ加工を行い、ビア導体１６を形成するための貫通孔（図示略）を所定位置にあらかじめ形成しておく。そして、銅張積層板の全面に対して無電解銅めっきを施し、各貫通孔の内部を銅めっきで埋めることでビア導体１６を形成する。さらに、銅張積層板の両面の銅箔のエッチングを行って導体層４１を例えばサブトラクティブ法によってパターニングする。具体的には、無電解銅めっきの後、この無電解銅めっき層を共通電極として電解銅めっきを施す。さらにドライフィルムをラミネートし、同ドライフィルムに対して露光及び現像を行うことにより、ドライフィルムを所定パターンに形成する。この状態で、不要な電解銅めっき層、無電解銅めっき層及び銅箔をエッチングで除去する。その後、ドライフィルムを剥離することによりコア基板１１を得る（図７参照）。

また、キャパシタ本体１０４は以下のように作製される。まず、キャパシタ本体１０４となるべきセラミック未焼結体１５０を準備するセラミック未焼結体準備工程を実施する。即ち、セラミックのグリーンシート１５１，１５２（未焼結セラミック誘電体層）を形成し、これらのグリーンシート１５１，１５２に内部電極層用ニッケルペーストをスクリーン印刷して乾燥させる。これにより、後に第１内部電極層１４１となる第１内部電極部１５３（未焼結内部電極層）と、第２内部電極層１４２となる第２内部電極部１５４（未焼結内部電極層）とが形成される。次に、第１内部電極部１５３が形成されたグリーンシート１５１と第２内部電極部１５４が形成されたグリーンシート１５２とを交互に積層し、シート積層方向に押圧力を付与することにより、各グリーンシート１５１，１５２が一体化され、セラミック未焼結体１５０が得られる（図３参照）。

続く穴部形成工程では、レーザー加工機を用いて、セラミック未焼結体１５０に対して第１穴部１３３及び第２穴部１３４をアレイ状に貫通形成する（図４参照）。次に、ビア電極層形成工程では、第１穴部１３３の内周面にビア電極層用ニッケルペーストを印刷し、ビア電極層１３５となるべきビア電極層部１５５を形成する（図５参照）。

続く焼成工程では、穴部１３３，１３４及びビア電極層部１５５が形成されたセラミック未焼結体１５０の乾燥を行い、ビア電極層部１５５などをある程度固化させる。次に、セラミック未焼結体１５０を脱脂し、さらに所定温度で所定時間焼成を行う。その結果、チタン酸バリウム及びペースト中のニッケルが同時焼結し、キャパシタ本体１０４となる（図６参照）。

続くビルドアップ層形成工程では、従来周知の手法に基づいてコア基板１１の上面１０２の上にビルドアップ層３１を形成するとともに、コア基板１１の下面１０３の上にビルドアップ層３２を形成する。詳述すると、まずコア基板１１の上面１０２及び下面１０３にシート状の熱硬化性エポキシ樹脂をラミネートし、レーザー加工機により、ビア導体４３が形成されるべき位置に盲孔を有する第１層の樹脂絶縁層３３，３４を形成する。なお、シート状の熱硬化性エポキシ樹脂をラミネートする代わりに、液状の熱硬化性エポキシ樹脂を塗布することにより、樹脂絶縁層３３，３４を形成してもよい。次に、従来公知の手法（例えばセミアディティブ法）に従って電解銅めっきを行い、前記盲孔の内部にビア導体４３を形成するとともに、樹脂絶縁層３３，３４上に導体層４２を形成する（図８参照）。なお、この時点でビルドアップ層形成工程を一旦中止し、内蔵工程を実施する。

内蔵工程では、フリップチップボンダー等のマウント装置を用いて、樹脂絶縁層３３上にキャパシタ本体１０４を配置する（図９参照）。この際、キャパシタ本体１０４は、未硬化状態の樹脂絶縁層３３の一部が第１穴部１３３内及び第２穴部１３４内に入り込むことで、平面方向への位置ずれが防止される。

そして、ビルドアップ層形成工程を再開する。具体的には、第１層の樹脂絶縁層３３，３４上及びキャパシタ本体１０４の上面１０２上にシート状の熱硬化性エポキシ樹脂をラミネートし、未硬化状態にある第２層の樹脂絶縁層３５，３６を形成する（図１０参照）。このとき、樹脂絶縁層３５は、キャパシタ本体１０４の第１穴部１３３及び第２穴部１３４内にも入り込む。その結果、キャパシタ本体１０４が樹脂絶縁層３３，３５の層間に内蔵され、内蔵工程が終了する。なお、シート状の熱硬化性エポキシ樹脂をラミネートする代わりに、液状の熱硬化性エポキシ樹脂を塗布することにより、未硬化状態にある樹脂絶縁層３５，３６を形成してもよい。

そして、未硬化状態にある第２層の樹脂絶縁層３５，３６に対して、レーザー加工機により、ビア導体４３が形成されるべき位置に盲孔を形成するとともに、樹脂絶縁層３３，３５を貫通して第１穴部１３３及び第２穴部１３４に連通する複数のビアホール１３６，１３７を形成する（ビアホール形成工程）。その後、樹脂絶縁層３５，３６を硬化させる（図１１）。次に、従来公知の手法に従って電解銅めっきを行い、前記盲孔の内部にビア導体４３を形成するとともに、各ビアホール１３６，１３７内及び各穴部１３３，１３４内にビア導体１３１，１３２，１３８を形成する（ビア導体形成工程）。さらに、従来公知の手法に従って電解銅めっきを行い、樹脂絶縁層３５，３６上に導体層４２を形成する（図２参照）。なお、ビアアレイキャパシタ１０１はこの段階で完成する。

次に、第２層の樹脂絶縁層３５，３６上にシート状の熱硬化性エポキシ樹脂をラミネートし、レーザー加工機により、ビア導体４３が形成されるべき位置に盲孔を有する第３層の樹脂絶縁層３７，３８を形成する。ここで、第３層の樹脂絶縁層３７，３８は、第１層の樹脂絶縁層３３，３４と同じ厚さに形成される。なお、シート状の熱硬化性エポキシ樹脂をラミネートする代わりに、液状の熱硬化性エポキシ樹脂を塗布することにより、樹脂絶縁層３７，３８を形成してもよい。さらに、従来公知の手法に従って電解銅めっきを行い、前記盲孔の内部にビア導体４３を形成するとともに、樹脂絶縁層３７上に端子パッド４４を形成し、樹脂絶縁層３８上にＢＧＡ用パッド４８を形成する。なお、ビルドアップ層３１，３２はこの段階で完成する。その結果、コア基板１１及びビルドアップ層３１，３２からなるとともに、ビルドアップ層３１にビアアレイキャパシタ１０１が内蔵されたビアアレイキャパシタ内蔵配線基板１０が完成する。

次に、ビアアレイキャパシタ内蔵配線基板１０を評価した結果について述べる。

まず測定用サンプルを次のように準備した。あらかじめ穴部１３３，１３４を形成したキャパシタ本体１０４をビルドアップ層３１に内蔵することによって製造した測定用サンプルを、実施例とした。即ち、本実施形態のビアアレイキャパシタ内蔵配線基板１０と同様のビアアレイキャパシタ内蔵配線基板を実施例とした。また、穴部１３３，１３４を形成せずにキャパシタ本体１０４をビルドアップ層３１に内蔵し、ビアホール１３６，１３７の形成の際に穴部１３３，１３４を同時に形成することによって製造した測定用サンプルを、比較例とした。

この結果、比較例では、穴部１３３，１３４を形成した時点で、ビアホール１３６，１３７の下面１０３側の端部にて発生した熱によるコア基板１１の導体層４１の溶融や、樹脂絶縁層３３とキャパシタ本体１０４との界面に生じた熱応力が原因と見られる剥離の発生が見られた。その後、穴部１３３，１３４内にビア導体１３１，１３２，１３８を形成し、通常のビルドアップ工程を経て、ビルドアップ層３１間にビアアレイキャパシタ１０１を内蔵した測定用サンプルを作製したが、十分な機能は得られなかった。一方、実施例では、上記のような問題は発生しなかった。従って、キャパシタ本体１０４にビルドアップ層３１を内蔵する前の段階で穴部１３３，１３４を形成しておけば、信頼性の高いビアアレイキャパシタ内蔵配線基板１０を得られることが証明された。

従って、本実施形態によれば以下の効果を得ることができる。

（１）本実施形態のビアアレイキャパシタ内蔵配線基板１０の製造方法によれば、あらかじめ穴部１３３，１３４が形成されたキャパシタ本体１０４を用いている。このため、キャパシタ本体１０４を内蔵して樹脂絶縁層３３，３５にビアホール１３６，１３７を形成する際に、樹脂絶縁層３３，３５よりも硬いセラミック製のキャパシタ本体１０４を貫通する加工をしなくても済む。その結果、ビアホール形成時において、レーザー加工機から照射されるレーザーの出力調整が容易になるため、ビアアレイキャパシタ内蔵配線基板１０の製造が容易になる。また、ビアホール形成時の穴加工に要する力の調整が容易になることで、レーザーの熱によってコア基板１１の導体層４１を溶融させなくて済む。よって、ビア導体１３１，１３２，１３８を形成すれば、ビア導体１３１，１３２，１３８の下面１０３側の端部を導体層４１に確実に接続できるため、ビアアレイキャパシタ内蔵配線基板１０の不良品の発生率を低減できる。

（２）本実施形態の第１穴部１３３及び第２穴部１３４は、上面１０２及び下面１０３にて開口する貫通穴部である。このため、キャパシタ本体１０４の上面１０２側とコア基板１１側との導通を図ることができる。また、キャパシタ本体１０４を樹脂絶縁層３３上に配置する際に、未硬化状態にある樹脂絶縁層３３の一部が第１穴部１３３内及び第２穴部１３４内に入り込むため、キャパシタ本体１０４の平面方向への位置ずれを防止できる。さらに、内蔵工程においてキャパシタ本体１０４を樹脂絶縁層３３上に配置した際に、キャパシタ本体１０４と樹脂絶縁層３３との間に空気が溜まったとしても、溜まった空気を穴部１３３，１３４を介して抜くことができる。

（３）本実施形態の製造方法では、樹脂絶縁層３５を形成した後の工程で電解銅めっきを行う際に、樹脂絶縁層３５にビア導体４３や導体層４２を形成するだけでなく、それと同時にビアホール１３６，１３７の内部にビア導体１３１，１３２，１３８も形成している。このため、ビアアレイキャパシタ内蔵配線基板１０を効率良く製造できる。

（４）本実施形態では、ビルドアップ層３１の半導体素子搭載部２３がビアアレイキャパシタ１０１の真上の領域に位置しているため、半導体素子搭載部２３は、樹脂絶縁層３３，３５，３７よりも強度が高いビアアレイキャパシタ１０１によって支持される。よって、上記半導体素子搭載部２３においては、ビルドアップ層３１の表面の実装面が変形しにくくなり平坦性（コプラナリティ）を高めることができるため、半導体素子搭載部２３に搭載されるＩＣチップ２１をより安定的に支持できる。ゆえに、ＩＣチップ２１として、発熱量が大きいために熱応力の影響が大きい１０ｍｍ角以上の大型のＩＣチップや、Ｌｏｗ−ｋ（低誘電率）のＩＣチップを用いることができる。

（５）本実施形態のキャパシタ本体１０４は、厚みの厚いコア基板１１と比較してはるかに厚みの薄いビルドアップ層３１に内蔵するために薄くなっている。これにより、キャパシタ本体１０４は、焼成後に凹凸、反り、うねりが生じやすい構造となっているため、樹脂絶縁層３５上の導体層４２やコア基板１１上の導体層４１に対して上手く導通できない可能性がある。しかし、本実施形態では、ビア導体１３１，１３２，１３８を、樹脂絶縁層３５上の導体層４２及びコア基板１１上の導体層４１に接合した構造となっている。その結果、キャパシタ本体１０４の状況にかかわらず、ビアアレイキャパシタ１０１と導体層４１，４２との確実な導通を図ることができるため、ビアアレイキャパシタ内蔵配線基板１０の信頼性が向上する。

なお、本発明の実施形態は以下のように変更してもよい。

・上記実施形態の準備工程におけるキャパシタ本体１０４の作製を、他の方法によって行ってもよい。例えば、セラミック未焼結体準備工程においてセラミック未焼結体１５０を準備した後、充填用穴形成工程を実施し、セラミック未焼結体１５０において第１穴部１３３となるべき部分に複数の充填用穴１６２を形成する（図１２参照）。続く充填工程では、図示しないペースト圧入充填装置を用いて、ニッケルを主材料とする導体ペースト１６１（導電性材料）を各充填用穴１６２内に充填する（図１３参照）。続くビア電極層形成工程では、レーザー加工機を用いて、充填用穴１６２内に充填された導体ペースト１６１に対して充填用穴１６２よりも小径のビア導体形成用穴１６３を形成する（図１４参照）。これにより、充填用穴１６２の内周面に、ビア電極層１３５となるビア電極層部１５５が形成される。また、レーザー加工機を用いて、セラミック未焼結体１５０に対して第２穴部１３４を貫通形成する。その後、焼成工程においてセラミック未焼結体１５０を焼成することにより、キャパシタ本体１０４が作製される。

このようにする場合、ビア電極層１３５の形成に際し、第１穴部１３３となる充填用穴１６２内にあらかじめ導体ペースト１６１を充填しておくため、充填用穴１６２の内周面に導体ペースト１６１が確実に付着する。ゆえに、ビア電極層１３５を確実に形成できる。また、焼成工程前に充填用穴形成工程及びビア電極層形成工程を実施するため、充填用穴１６２の形成時においてキャパシタ本体１０４に大きな応力が作用しなくなり、キャパシタ本体１０４へのクラックの発生が防止される。しかも、ビア導体形成用穴１６３の形成時において充填用穴１６２内に充填された導体ペースト１６１に大きな応力が作用しなくなるため、導体ペースト１６１の破損が防止される。

・上記実施形態の穴部１３３，１３４は、キャパシタ本体１０４の上面１０２及び下面１０３にて開口する貫通穴部であったが、非貫通穴部であってもよい。例えば、図１５に示されるように、ビア電極層１３５を上面１０２のみにて開口する有底の円筒体とすることにより、第１穴部１３３を非貫通穴部にしてもよい。

・上記実施形態では、各第１ビア導体１３１がビア電極層１３５を介して各第１内部電極層１４１同士を導通し、各第２ビア導体１３２がビア電極層１３５を介して第２内部電極層１４２同士を導通していた。しかし、図１６に示されるように、ビア電極層１３５を省略してもよい。この場合、各第１ビア導体１３１は、各第１内部電極層１４１に接続されてそれら同士を導通し、各第２ビア導体１３２は、各第２内部電極層１４２に接続されてそれら同士を導通する。

・上記実施形態の内蔵工程では、キャパシタ本体１０４を樹脂絶縁層３３上に配置したが、キャパシタ本体１０４をコア基板１１の上面１２上に配置してもよい。この場合、キャパシタ本体１０４の下面１０３にはコア基板１１の導体層４１が当接するようになる。よって、キャパシタ本体１０４をコア基板１１によって安定的に支持できる。また、上記実施形態おいて、樹脂絶縁層３５上に配置された導体層４２を、キャパシタ本体１０４の上面１０２上に配置するようにしてもよい。

次に、前述した実施形態によって把握される技術的思想を以下に列挙する。

（１）第１主面及び第２主面を有するとともに、セラミック誘電体層と内部電極層とが交互に積層配置された構造を有するキャパシタ本体を備え、前記キャパシタ本体に、前記内部電極層と導通しうる複数のビア導体が内部に配置される複数の穴部が全体としてアレイ状に形成されたビアアレイキャパシタと、層間絶縁層及び導体層をコア基板上にて交互に積層した積層部とを備えるビアアレイキャパシタ内蔵配線基板の製造方法であって、前記セラミック誘電体層となるべき未焼結セラミック誘電体層と前記内部電極層となるべき未焼結内部電極層とが交互に積層配置された構造をなし、前記キャパシタ本体となるべきセラミック未焼結体を準備するセラミック未焼結体準備工程と、前記セラミック未焼結体に、前記セラミック未焼結体の厚さ方向に延びる複数の穴部をアレイ状に形成する穴部形成工程と、前記複数の穴部が形成されたセラミック未焼結体を焼成して前記キャパシタ本体とする焼成工程と、前記焼成工程後、前記キャパシタ本体の前記第２主面側を前記コア基板上または前記層間絶縁層上に配置した状態で、前記第１主面上に別の層間絶縁層を積層することにより、前記積層部内に前記キャパシタ本体を内蔵する内蔵工程と、前記層間絶縁層を貫通して前記複数の穴部に連通する複数のビアホールを形成するビアホール形成工程と、前記複数のビアホール内及び前記複数の穴部内に導電性材料を充填して前記複数のビア導体を形成するビア導体形成工程とを含むことを特徴とするビアアレイキャパシタ内蔵配線基板の製造方法。

（２）第１主面及び第２主面を有するとともに、セラミック誘電体層を介して第１内部電極層と第２内部電極層とが交互に積層配置された構造を有するキャパシタ本体を備え、前記キャパシタ本体に、前記セラミック誘電体層及び前記第１内部電極層の両方を貫通して前記第１主面及び前記第２主面にて開口することにより、前記第１内部電極層と導通する複数の第１ビア導体、または、前記セラミック誘電体層及び前記第２内部電極層の両方を貫通して前記第１主面及び前記第２主面にて開口することにより、前記第２内部電極層と導通する複数の第２ビア導体が内部に配置される複数の第１穴部が全体としてアレイ状に形成されるとともに、前記第１内部電極層及び前記第２内部電極層を貫通せずに前記セラミック誘電体層のみを貫通して前記第１主面及び前記第２主面にて開口し、複数の第３ビア導体が内部に配置される複数の第２穴部が全体としてアレイ状に形成されたビアアレイキャパシタと、層間絶縁層及び導体層をコア基板上にて交互に積層した積層部とを備えるビアアレイキャパシタ内蔵配線基板の製造方法であって、前記キャパシタ本体を準備する準備工程と、前記準備工程後、前記キャパシタ本体の前記第２主面側を前記コア基板上または前記層間絶縁層上に配置した状態で、前記第１主面上に別の層間絶縁層を積層することにより、前記積層部内に前記キャパシタ本体を内蔵する内蔵工程と、前記層間絶縁層を貫通して前記複数の第１穴部に連通する複数の第１ビアホールを形成する第１ビアホール形成工程と、前記層間絶縁層を貫通して前記複数の第２穴部に連通する複数の第２ビアホールを形成する第２ビアホール形成工程と、前記複数の第１ビアホール内及び前記複数の第１穴部内に導電性材料を充填して前記複数の第１ビア導体及び前記複数の第２ビア導体を形成する第１ビア導体形成工程と、前記複数の第２ビアホール内及び前記複数の第２穴部内に導電性材料を充填して前記複数の第３ビア導体を形成する第２ビア導体形成工程とを含むことを特徴とするビアアレイキャパシタ内蔵配線基板の製造方法。

（３）第１主面及び第２主面を有するとともに、セラミック誘電体層を介して第１内部電極層と第２内部電極層とが交互に積層配置された構造を有するキャパシタ本体を備え、前記キャパシタ本体に、前記セラミック誘電体層及び前記第１内部電極層の両方を貫通して前記第１主面及び前記第２主面にて開口することにより、前記第１内部電極層と導通する複数の第１ビア導体、または、前記セラミック誘電体層及び前記第２内部電極層の両方を貫通して前記第１主面及び前記第２主面にて開口することにより、前記第２内部電極層と導通する複数の第２ビア導体が内部に配置される複数の第１穴部が全体としてアレイ状に形成されるとともに、前記第１内部電極層及び前記第２内部電極層を貫通せずに前記セラミック誘電体層のみを貫通して前記第１主面及び前記第２主面にて開口し、複数の第３ビア導体が内部に配置される複数の第２穴部が全体としてアレイ状に形成されたビアアレイキャパシタと、層間絶縁層及び導体層をコア基板上にて交互に積層した積層部とを備えるビアアレイキャパシタ内蔵配線基板の製造方法であって、前記セラミック誘電体層となるべき未焼結セラミック誘電体層と前記内部電極層となるべき未焼結内部電極層とが交互に積層配置された構造をなし、前記キャパシタ本体となるべきセラミック未焼結体を準備するセラミック未焼結体準備工程と、前記セラミック未焼結体に、前記セラミック未焼結体の厚さ方向に延びる複数の穴部をアレイ状に形成する穴部形成工程と、前記穴部形成工程後、前記複数の第１穴部の内周面に、前記第１内部電極層及び前記第２内部電極層の前記第１穴部への露出部分に接続されるビア電極層を形成するビア電極層形成工程と、前記複数の穴部及び前記ビア電極層が形成されたセラミック未焼結体を焼成して前記キャパシタ本体とする焼成工程と、前記焼成工程後、前記キャパシタ本体の前記第２主面側を前記コア基板上または前記層間絶縁層上に配置した状態で、前記第１主面上に別の層間絶縁層を積層することにより、前記積層部内に前記キャパシタ本体を内蔵する内蔵工程と、前記層間絶縁層を貫通して前記複数の第１穴部に連通する複数の第１ビアホールを形成する第１ビアホール形成工程と、前記層間絶縁層を貫通して前記複数の第２穴部に連通する複数の第２ビアホールを形成する第２ビアホール形成工程と、前記複数の第１ビアホール内及び前記複数の第１穴部内に導電性材料を充填して前記複数の第１ビア導体及び前記複数の第２ビア導体を形成する第１ビア導体形成工程と、前記複数の第２ビアホール内及び前記複数の第２穴部内に導電性材料を充填して前記複数の第３ビア導体を形成する第２ビア導体形成工程とを含むことを特徴とするビアアレイキャパシタ内蔵配線基板の製造方法。

（４）第１主面及び第２主面を有するとともに、セラミック誘電体層と内部電極層とが交互に積層配置された構造を有するキャパシタ本体を備え、前記キャパシタ本体に、前記内部電極層と導通しうる複数のビア導体が内部に配置される複数の穴部が全体としてアレイ状に形成されたビアアレイキャパシタと、層間絶縁層及び導体層をコア基板上にて交互に積層した積層部とを備えるビアアレイキャパシタ内蔵配線基板であって、前記ビアアレイキャパシタは前記第２主面側を前記コア基板側に向けた状態で前記積層部に内蔵され、前記キャパシタ本体は、前記層間絶縁層上に配置されるとともに、前記第１主面上に別の層間絶縁層が積層されており、前記複数のビア導体は、前記第１主面側及び前記第２主面側の前記層間絶縁層を貫通し、前記複数のビア導体の前記第１主面側の端部が前記積層部内の導体に接合されるとともに、前記複数のビア導体の前記第２主面側の端部が前記コア基板上の導体に接合されることを特徴とするビアアレイキャパシタ内蔵配線基板。

本実施形態のビアアレイキャパシタ内蔵配線基板を示す概略断面図。 同じく、ビアアレイキャパシタ内蔵配線基板を示す要部断面図。 同じく、ビアアレイキャパシタ内蔵配線基板の製造方法の説明図。 同じく、ビアアレイキャパシタ内蔵配線基板の製造方法の説明図。 同じく、ビアアレイキャパシタ内蔵配線基板の製造方法の説明図。 同じく、ビアアレイキャパシタ内蔵配線基板の製造方法の説明図。 同じく、ビアアレイキャパシタ内蔵配線基板の製造方法の説明図。 同じく、ビアアレイキャパシタ内蔵配線基板の製造方法の説明図。 同じく、ビアアレイキャパシタ内蔵配線基板の製造方法の説明図。 同じく、ビアアレイキャパシタ内蔵配線基板の製造方法の説明図。 同じく、ビアアレイキャパシタ内蔵配線基板の製造方法の説明図。 他の実施形態におけるビアアレイキャパシタ内蔵配線基板の製造方法の説明図。 同じく、ビアアレイキャパシタ内蔵配線基板の製造方法の説明図。 同じく、ビアアレイキャパシタ内蔵配線基板の製造方法の説明図。 他の実施形態のビアアレイキャパシタ内蔵配線基板を示す要部断面図。 他の実施形態のビアアレイキャパシタ内蔵配線基板を示す要部断面図。

符号の説明

１０…ビアアレイキャパシタ内蔵配線基板
１１…コア基板
３１…積層部としてのビルドアップ層
３３，３５，３７…層間絶縁層としての樹脂絶縁層
４２…導体層
１０１…ビアアレイキャパシタ
１０２…第１主面としての上面
１０３…第２主面としての下面
１０４…キャパシタ本体
１０５…誘電体層としてのセラミック誘電体層
１３１…ビア導体としての第１ビア導体
１３２…ビア導体としての第２ビア導体
１３３…穴部としての第１穴部
１３４…穴部としての第２穴部
１３５…ビア電極層
１３６…ビアホールとしての第１ビアホール
１３７…ビアホールとしての第２ビアホール
１３８…ビア導体としての第３ビア導体
１４１…内部電極層としての第１内部電極層
１４２…内部電極層としての第２内部電極層
１５０…セラミック未焼結体
１６１…導電性材料としての導体ペースト
１６２…充填用穴
１６３…ビア導体形成用穴

Claims (12)

1. 第１主面及び第２主面を有するとともに、誘電体層と内部電極層とが交互に積層配置された構造を有するキャパシタ本体を備え、前記キャパシタ本体に、前記内部電極層と導通しうる複数のビア導体が内部に配置される複数の穴部が全体としてアレイ状に形成されたビアアレイキャパシタと、層間絶縁層及び導体層をコア基板上にて交互に積層した積層部とを備えるビアアレイキャパシタ内蔵配線基板の製造方法であって、
   前記キャパシタ本体を準備する準備工程と、
   前記準備工程後、前記キャパシタ本体の前記第２主面側を前記コア基板上または前記層間絶縁層上に配置した状態で、前記第１主面上に別の層間絶縁層を積層することにより、前記積層部内に前記キャパシタ本体を内蔵する内蔵工程と、
   前記層間絶縁層を貫通して前記複数の穴部に連通する複数のビアホールを形成するビアホール形成工程と、
   前記複数のビアホール内及び前記複数の穴部内に導電性材料を充填して前記複数のビア導体を形成するビア導体形成工程と
   を含むことを特徴とするビアアレイキャパシタ内蔵配線基板の製造方法。
2. 前記準備工程は、
   前記キャパシタ本体となるべきセラミック未焼結体を準備するセラミック未焼結体準備工程と、
   前記セラミック未焼結体に、前記セラミック未焼結体の厚さ方向に延びる複数の穴部をアレイ状に形成する穴部形成工程と、
   前記複数の穴部が形成されたセラミック未焼結体を焼成して前記キャパシタ本体とする焼成工程と
   を含むことを特徴とする請求項１に記載のビアアレイキャパシタ内蔵配線基板の製造方法。
3. 前記準備工程は、
   前記キャパシタ本体を準備するキャパシタ本体準備工程と、
   前記キャパシタ本体に、前記キャパシタ本体の厚さ方向に延びる複数の穴部をアレイ状に形成する穴部形成工程と
   を含むことを特徴とする請求項１に記載のビアアレイキャパシタ内蔵配線基板の製造方法。
4. 前記複数の穴部は、前記誘電体層及び前記内部電極層の両方を貫通する複数の第１穴部と、前記内部電極層を貫通せずに前記誘電体層のみを貫通し、前記第１主面及び前記第２主面にて開口する第２穴部とを含むことを特徴とする請求項１乃至３のいずれか１項に記載のビアアレイキャパシタ内蔵配線基板の製造方法。
5. 前記複数の第１穴部は、前記第１主面及び前記第２主面にて開口する貫通穴部であることを特徴とする請求項４に記載のビアアレイキャパシタ内蔵配線基板の製造方法。
6. 前記準備工程は、前記キャパシタ本体となるべきセラミック未焼結体に、前記セラミック未焼結体の厚さ方向に延びる複数の穴部をアレイ状に形成する穴部形成工程を含んでおり、
   前記穴部形成工程後、前記複数の第１穴部の内周面に、前記内部電極層の前記第１穴部への露出部分に接続されるビア電極層を形成するビア電極層形成工程を行うことを特徴とする請求項４または５に記載のビアアレイキャパシタ内蔵配線基板の製造方法。
7. 前記準備工程は、前記キャパシタ本体に、前記キャパシタ本体の厚さ方向に延びる複数の穴部をアレイ状に形成する穴部形成工程を含んでおり、
   前記穴部形成工程後、前記複数の第１穴部の内周面に、前記内部電極層の前記第１穴部への露出部分に接続されるビア電極層を形成するビア電極層形成工程を行うことを特徴とする請求項４または５に記載のビアアレイキャパシタ内蔵配線基板の製造方法。
8. 前記準備工程は、
   前記キャパシタ本体となるべきセラミック未焼結体を準備するセラミック未焼結体準備工程と、
   前記セラミック未焼結体において前記第１穴部となるべき部分に導電性材料を充填するための複数の充填用穴を形成する充填用穴形成工程と、
   前記複数の充填用穴内に導電性材料を充填する充填工程と、
   前記充填用穴内に充填された導電性材料に対して前記充填用穴よりも小径のビア導体形成用穴を形成することにより、前記第１穴部の内周面に、前記内部電極層の前記第１穴部への露出部分に接続されるビア電極層を形成するビア電極層形成工程と、
   前記ビア電極層形成工程後、前記セラミック未焼結体を焼成して前記キャパシタ本体とする焼成工程と
   を含むことを特徴とする請求項４または５に記載のビアアレイキャパシタ内蔵配線基板の製造方法。
9. 前記準備工程は、
   前記キャパシタ本体を準備するキャパシタ本体準備工程と、
   前記キャパシタ本体において前記第１穴部となるべき部分に導電性材料を充填するための複数の充填用穴を形成する充填用穴形成工程と、
   前記複数の充填用穴内に導電性材料を充填する充填工程と、
   前記充填用穴内に充填された導電性材料に対して前記充填用穴よりも小径のビア導体形成用穴を形成することにより、前記第１穴部の内周面に、前記内部電極層の前記第１穴部への露出部分に接続されるビア電極層を形成するビア電極層形成工程と
   を含むことを特徴とする請求項４または５に記載のビアアレイキャパシタ内蔵配線基板の製造方法。
10. 前記内蔵工程において、前記キャパシタ本体を前記層間絶縁層の上に配置することを特徴とする請求項１乃至９のいずれか１項に記載のビアアレイキャパシタ内蔵配線基板の製造方法。
11. 前記キャパシタ本体の厚さは、１０μｍ以上２００μｍ以下であることを特徴とする請求項１乃至１０のいずれか１項に記載のビアアレイキャパシタ内蔵配線基板の製造方法。
12. 第１主面及び第２主面を有するとともに、誘電体層と内部電極層とが交互に積層配置された構造を有するキャパシタ本体を備え、前記キャパシタ本体に、前記内部電極層と導通しうる複数のビア導体が内部に配置される複数の穴部が全体としてアレイ状に形成されたビアアレイキャパシタと、層間絶縁層及び導体層をコア基板上にて交互に積層した積層部とを備えるビアアレイキャパシタ内蔵配線基板であって、
    前記ビアアレイキャパシタは前記第２主面側を前記コア基板側に向けた状態で前記積層部に内蔵され、
    前記複数のビア導体は、少なくとも前記第１主面を覆う前記層間絶縁層を貫通し、前記積層部内の前記導体層に接合されている
    ことを特徴とするビアアレイキャパシタ内蔵配線基板。

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