KR20140054792A - 커패시터 및 이의 제조 방법 - Google Patents
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- 239000003990 capacitor Substances 0.000 title claims abstract description 111
- 238000004519 manufacturing process Methods 0.000 title description 15
- 239000000758 substrate Substances 0.000 claims abstract description 72
- 239000010410 layer Substances 0.000 claims description 79
- 238000000034 method Methods 0.000 claims description 25
- 238000002161 passivation Methods 0.000 claims description 21
- 239000011241 protective layer Substances 0.000 claims description 21
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 8
- 229910052454 barium strontium titanate Inorganic materials 0.000 claims description 8
- IATRAKWUXMZMIY-UHFFFAOYSA-N strontium oxide Chemical compound [O-2].[Sr+2] IATRAKWUXMZMIY-UHFFFAOYSA-N 0.000 claims description 8
- 239000010949 copper Substances 0.000 claims description 7
- 239000010931 gold Substances 0.000 claims description 7
- SKRWFPLZQAAQSU-UHFFFAOYSA-N stibanylidynetin;hydrate Chemical compound O.[Sn].[Sb] SKRWFPLZQAAQSU-UHFFFAOYSA-N 0.000 claims description 6
- 229910052721 tungsten Inorganic materials 0.000 claims description 5
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 4
- 229910052684 Cerium Inorganic materials 0.000 claims description 4
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 4
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 claims description 4
- 229910052782 aluminium Inorganic materials 0.000 claims description 4
- 229910002113 barium titanate Inorganic materials 0.000 claims description 4
- JRPBQTZRNDNNOP-UHFFFAOYSA-N barium titanate Chemical compound [Ba+2].[Ba+2].[O-][Ti]([O-])([O-])[O-] JRPBQTZRNDNNOP-UHFFFAOYSA-N 0.000 claims description 4
- GWXLDORMOJMVQZ-UHFFFAOYSA-N cerium Chemical compound [Ce] GWXLDORMOJMVQZ-UHFFFAOYSA-N 0.000 claims description 4
- 229910052802 copper Inorganic materials 0.000 claims description 4
- 229910052737 gold Inorganic materials 0.000 claims description 4
- 229910052746 lanthanum Inorganic materials 0.000 claims description 4
- HFGPZNIAWCZYJU-UHFFFAOYSA-N lead zirconate titanate Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ti+4].[Zr+4].[Pb+2] HFGPZNIAWCZYJU-UHFFFAOYSA-N 0.000 claims description 4
- 229910052750 molybdenum Inorganic materials 0.000 claims description 4
- 229910052759 nickel Inorganic materials 0.000 claims description 4
- URLJKFSTXLNXLG-UHFFFAOYSA-N niobium(5+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Nb+5].[Nb+5] URLJKFSTXLNXLG-UHFFFAOYSA-N 0.000 claims description 4
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 4
- 229910052707 ruthenium Inorganic materials 0.000 claims description 4
- 235000012239 silicon dioxide Nutrition 0.000 claims description 4
- 239000000377 silicon dioxide Substances 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- 229910052709 silver Inorganic materials 0.000 claims description 4
- 239000007787 solid Substances 0.000 claims description 4
- 229910052712 strontium Inorganic materials 0.000 claims description 4
- XRFHCHCLSRSSPQ-UHFFFAOYSA-N strontium;oxygen(2-);titanium(4+) Chemical compound [O-2].[O-2].[O-2].[Ti+4].[Sr+2] XRFHCHCLSRSSPQ-UHFFFAOYSA-N 0.000 claims description 4
- 229910052718 tin Inorganic materials 0.000 claims description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 3
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 claims description 3
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 claims description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 3
- 239000004332 silver Substances 0.000 claims description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 3
- 239000010937 tungsten Substances 0.000 claims description 3
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 2
- 229910017052 cobalt Inorganic materials 0.000 claims description 2
- 239000010941 cobalt Substances 0.000 claims description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 2
- FZLIPJUXYLNCLC-UHFFFAOYSA-N lanthanum atom Chemical compound [La] FZLIPJUXYLNCLC-UHFFFAOYSA-N 0.000 claims description 2
- XUGKRJZMFVJDMA-UHFFFAOYSA-N lead(2+);oxygen(2-);titanium(4+) Chemical compound [O-2].[O-2].[O-2].[Ti+4].[Pb+2] XUGKRJZMFVJDMA-UHFFFAOYSA-N 0.000 claims description 2
- 239000011733 molybdenum Substances 0.000 claims description 2
- 238000005498 polishing Methods 0.000 claims description 2
- CIOAGBVUUVVLOB-UHFFFAOYSA-N strontium atom Chemical compound [Sr] CIOAGBVUUVVLOB-UHFFFAOYSA-N 0.000 claims description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 9
- 238000000231 atomic layer deposition Methods 0.000 description 8
- 238000010438 heat treatment Methods 0.000 description 8
- 238000005240 physical vapour deposition Methods 0.000 description 8
- 238000000224 chemical solution deposition Methods 0.000 description 7
- 230000003746 surface roughness Effects 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 230000006866 deterioration Effects 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 238000005304 joining Methods 0.000 description 4
- 229920001721 polyimide Polymers 0.000 description 4
- 229920000642 polymer Polymers 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 239000010409 thin film Substances 0.000 description 4
- 238000009825 accumulation Methods 0.000 description 3
- 239000004593 Epoxy Substances 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 2
- 239000003985 ceramic capacitor Substances 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 229910052741 iridium Inorganic materials 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 239000009719 polyimide resin Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 2
- 229910052789 astatine Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000000994 depressogenic effect Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
- 239000010944 silver (metal) Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/005—Electrodes
- H01G4/008—Selection of materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/30—Stacked capacitors
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- H—ELECTRICITY
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- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/018—Dielectrics
- H01G4/20—Dielectrics using combinations of dielectrics from more than one of groups H01G4/02 - H01G4/06
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- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/228—Terminals
- H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/30—Stacked capacitors
- H01G4/306—Stacked capacitors made by thin film techniques
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/33—Thin- or thick-film capacitors
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- Materials Engineering (AREA)
- Computer Hardware Design (AREA)
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
본 발명은 제1 기판, 상기 제1 기판 상에 형성된 제1 용량부, 상기 제1 용량부 상에 형성된 보호층, 상기 보호층 상에 형성된 제2 용량부, 상기 제2 용량부 상에 형성된 제2 기판을 포함하는 커패시터에 관한 것이다.
Description
본 발명은 커패시터 및 이의 제조 방법에 관한 것이다.
최근 이동통신기기 및 휴대용 전자기기 시장이 확대됨에 따라 초소형이면서도 높은 용량을 갖는 커패시터에 대한 요구가 증가하고 있다. 이에 따라 소형화가 가능하면서도 높은 용량을 얻을 수 있는 다층 세라믹 커패시터(Multi Layer Ceramic Capacitor, MLCC)가 활발히 연구되고 있다. 그러나 기존의 다층 세라믹 커패시터는 수십 내지 수백 장의 세라믹-전극층으로 구성되어 있기 때문에 두께를 낮추는데 한계가 있다.
최근 이러한 문제를 해결하기 위하여 다수의 전극층-유전층-전극층(Metal-Insulator-Metal, MIM층)을 적층하여 얇은 두께로도 높은 용량을 확보하는 박막 실리콘 커패시터(Thin Film Silicon Capacitor)가 개발되었다.
그러나 다수의 MIM층이 적층됨에 따라 표면 조도가 누적되어 상부전극-하부전극 간 전기장이 특정 부위에서 집중된다. 이 경우, 전류 누설이 발생하기 쉽다. 또, 공정 과정 중 하부 MIM층이 중복적인 열처리를 겪게 되어 커패시터 전극, 유전층의 특성이 열화되는 문제점이 있다.
하기 선행기술문헌에 기재된 특허문헌 1은 내부에서의 크랙이나 박리의 발생이 억제되는 박막 커패시터에 관한 것으로, 하나의 기판 상에 다수의 MIM층을 적층함에 따라 발생하는 문제를 해결하기 위한 수단을 개시하고 있지 않다.
따라서, 본 명세서는 다수의 MIM층이 적층됨에 따라 발생하는 표면 조도 누적 현상에 따른 전류 누설을 해결할 수 있는 커패시터 및 이의 제조 방법을 제공하고자 한다.
또, 본 명세서는 중복적인 열처리에 따른 전극층, 유전층의 특성 열화를 해결할 수 있는 커패시터 및 이의 제조 방법을 제공하고자 한다.
본 발명의 일 실시예에 따른 커패시터는 제1 기판, 상기 제1 기판 상에 형성된 제1 용량부, 상기 제1 용량부 상에 형성된 보호층, 상기 보호층 상에 형성된 제2 용량부, 상기 제2 용량부 상에 형성된 제2 기판을 포함할 수 있다.
상기 제1 용량부는 제1 하부 전극, 제1 유전층, 제1 상부 전극을 포함할 수 있다.
상기 제2 용량부는 제2 하부 전극, 제2 유전층, 제2 상부 전극을 포함할 수 있다.
상기 하부 전극 및 상기 상부 전극은 구리(Cu), 은(Ag), 금(Au), 알루미늄(Al), 주석(Sn), 루테늄(Ru), 스트론튬(Sr), 란탄(La), 이리듐(Ir), 니켈(Ni), 코발트(Co), 몰리브덴(Mo) 및 텅스텐(W) 중 적어도 하나를 포함할 수 있다.
상기 유전층은 납 지르코늄 티타네이트계(PZT, PLZT, PNZT), 바륨 티타네이트(BTO), 바륨 스트론튬 티타네이트(BST), 티탄스트론튬 산화물(STO), 티탄산연(PTO), 안티몬주석산화물(ATO), 이산화 타이타늄(TiO2), 산화탄탄륨(Ta2O5), 산화알루미늄(Al2O3), 산화니오브(Nb2O5), 질화실리콘(Si3N4) 및 이산화규소(SiO2) 중 적어도 하나를 포함할 수 있다.
상기 커패시터는 상기 제2 기판 상에 형성된 제3 용량부를 더 포함할 수 있다.
상기 커패시터는 상기 제3 용량부 상에 형성된 제3 기판을 더 포함할 수 있다.
상기 커패시터는 상기 제1 용량부와 전기적으로 접속하는 제1 전극 패드부, 상기 제2 용량부와 전기적으로 접속하는 제2 전극 패드부를 더 포함하고, 상기 제1 전극 패드부와 상기 제2 전극 패드부는 전기적으로 접속될 수 있다.
상기 제1 전극 패드부는 상기 제1 하부 전극 및 상기 제1 상부 전극 중 하나와 전기적으로 접속된 제1 접속부, 상기 제1 하부 전극 및 상기 제1 상부 전극 중 상기 제1 전극 패드와 전기적으로 접속되지 않은 하나와 전기적으로 접속된 제2 접속부를 포함할 수 있다.
상기 제2 전극 패드부는 상기 제2 하부 전극 및 상기 제2 상부 전극 중 하나와 전기적으로 접속된 제3 접속부, 상기 제2 하부 전극 및 상기 제2 상부 전극 중 상기 제2 전극 패드와 전기적으로 접속되지 않은 하나와 전기적으로 접속된 제4 접속부를 포함할 수 있다.
상기 제2 전극 패드부는 상기 제1 전극 패드부 상에 형성될 수 있다.
상기 제1 전극 패드부 및 상기 제2 전극 패드부는 상기 제1 기판 상에 형성될 수 있다.
본 발명의 일 실시예에 따른 커패시터의 제조 방법은 제1 용량부, 제1 보호층 및 제1 전극 패드부를 구비한 제1 구조체를 마련하는 단계, 제2 용량부, 제2 보호층 및 제2 전극 패드부를 구비한 제2 구조체를 마련하는 단계, 상기 제1 전극 패드부와 상기 제2 전극 패드부를 서로 대응되는 위치에 배치하여 상기 제1 구조체의 상면에 상기 제2 구조체를 접합하는 단계를 포함할 수 있다.
상기 제1 구조체를 마련하는 단계는 제1 기판을 마련하는 단계, 상기 제1 기판의 일 면에 제1 용량부를 형성하는 단계, 상기 제1 용량부의 상면에 제1 보호층을 형성하는 단계, 상기 제1 기판의 일면에 제1 전극 패드부를 형성하는 단계를 포함할 수 있다.
상기 제2 구조체를 마련하는 단계는 함몰 영역을 구비한 제2 기판을 마련하는 단계, 상기 제2 기판의 일 면에 제2 용량부를 형성하는 단계, 상기 제2 용량부의 상면에 제2 보호층을 형성하는 단계, 상기 제2 기판의 함몰 영역에 제2 전극 패드부를 형성하는 단계를 포함할 수 있다.
상기 제1 구조체의 상면에 상기 제2 구조체를 접합하는 단계는 상기 제1 전극 패드부와 상기 제2 전극 패드부를 전기적으로 접속하는 단계를 포함할 수 있다.
상기 커패시터의 제조 방법은 상기 함몰 영역에 형성된 상기 제2 전극 패드부를 연마하는 단계를 더 포함할 수 있다.
상기 커패시터의 제조 방법은 연마된 면 상에 제3 용량부, 제3 보호층 및 제3 전극 패드부를 형성하는 단계를 더 포함할 수 있다.
본 명세서의 개시에 의해, 다수의 MIM층이 적층됨에 따라 발생하는 표면 조도 누적 현상에 따른 전류 누설을 해결할 수 있는 커패시터 및 이의 제조 방법을 제공할 수 있다.
또한, 본 명세서의 개시에 의해, 중복적인 열처리에 따른 전극층, 유전층의 특성 열화를 해결할 수 있는 커패시터 및 이의 제조 방법을 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 커패시터의 사시도이다.
도 2는 본 발명의 일 실시예에 따른 커패시터의 분해도이다.
도 3은 본 발명의 다른 실시예에 따른 제1 구조체의 제조 방법을 나타낸 도면이다.
도 4는 본 발명의 다른 실시예에 따른 제2 구조체의 제조 방법을 나타낸 도면이다.
도 5는 본 발명의 다른 실시예에 따른 커패시터의 제조 방법을 나타낸 도면이다.
도 6은 본 발명의 또 다른 실시예에 따른 커패시터를 나타낸 도면이다.
도 2는 본 발명의 일 실시예에 따른 커패시터의 분해도이다.
도 3은 본 발명의 다른 실시예에 따른 제1 구조체의 제조 방법을 나타낸 도면이다.
도 4는 본 발명의 다른 실시예에 따른 제2 구조체의 제조 방법을 나타낸 도면이다.
도 5는 본 발명의 다른 실시예에 따른 커패시터의 제조 방법을 나타낸 도면이다.
도 6은 본 발명의 또 다른 실시예에 따른 커패시터를 나타낸 도면이다.
본 명세서에서 사용되는 기술적 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아님을 유의해야 한다. 또한, 본 명세서에서 사용되는 기술적 용어는 본 명세서에서 특별히 다른 의미로 정의되지 않는 한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 의미로 해석되어야 하며, 과도하게 포괄적인 의미로 해석되거나, 과도하게 축소된 의미로 해석되지 않아야 한다. 또한, 본 명세서에서 사용되는 기술적인 용어가 본 발명의 사상을 정확하게 표현하지 못하는 잘못된 기술적 용어일 때에는, 당업자가 올바르게 이해할 수 있는 기술적 용어로 대체되어 이해되어야 할 것이다. 또한, 본 발명에서 사용되는 일반적인 용어는 사전에 정의되어 있는 바에 따라, 또는 전후 문맥상에 따라 해석되어야 하며, 과도하게 축소된 의미로 해석되지 않아야 한다.
또한, 본 명세서에서 사용되는 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "구성된다" 또는 "포함한다" 등의 용어는 명세서 상에 기재된 여러 구성 요소들, 또는 여러 단계들을 반드시 모두 포함하는 것으로 해석되지 않아야 하며, 그 중 일부 구성 요소들 또는 일부 단계들은 포함되지 않을 수도 있고, 또는 추가적인 구성 요소 또는 단계들을 더 포함할 수 있는 것으로 해석되어야 한다.
또한, 본 명세서에서 사용되는 제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
또한, 본 명세서에서, 일 구성이 다른 구성 상에 있다고 언급되는 경우에 그것은 일 구성이 다른 구성 상에 직접 형성되거나 일 구성과 다른 구성 사이에 제 3의 구성이 개재될 수도 있다는 것을 의미한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
또한, 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 발명의 사상을 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 발명의 사상이 제한되는 것으로 해석되어서는 아니 됨을 유의해야 한다.
도 1은 본 발명의 일 실시예에 따른 커패시터의 사시도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 커패시터는 제1 구조체(100), 제2 구조체(200)를 포함할 수 있다.
상기 제1 구조체(100)의 일 면과 상기 제2 구조체(200)의 일 면이 접합하여 상기 커패시터를 형성할 수 있다.
도 2는 본 발명의 일 실시예에 따른 커패시터의 분해도이다. 도 2(a)는 본 발명의 일 실시예에 따른 제1 구조체(100)를 나타낸 도면이다. 또, 도 2(b)는 본 발명의 일 실시예에 따른 제2 구조체(200)를 나타낸 도면이다.
도 2(a)를 참조하면, 상기 제1 구조체(100)는 제1 기판(110), 제1 용량부(120), 제1 보호층(130)을 포함할 수 있다.
상기 제1 기판(110)은 절연층이 형성된 실리콘 또는 폴리머 복합체 기반 기재일 수 있다. 예컨대, 상기 폴리머 복합체 기반 기재는 인쇄회로기판에 자주 사용되는 폴리이미드 또는 에폭시로 형성될 수 있다.
상기 제1 용량부(120)는 정전 용량을 생성할 수 있다. 상기 제1 용량부(120)는 제1 하부 전극(122), 제1 유전층(124), 제1 상부 전극(126)을 포함할 수 있다.
상기 제1 기판(110)의 일 면상에 상기 제1 하부 전극(122)이 형성될 수 있다. 또, 상기 제1 하부 전극(122)의 일 면상에 상기 제1 유전층(124)이 형성될 수 있다. 또, 상기 제1 유전층(124)의 일 면상에 상기 제1 상부 전극(126)이 형성될 수 있다.
상기 제1 하부 전극(122), 상기 제1 상부 전극(126)은 구리(Cu), 은(Ag), 금(Au), 알루미늄(Al), 주석(Sn), 루테늄(Ru), 스트론튬(Sr), 란탄(La), 이리듐(Ir), 니켈(Ni), 코발트(Co), 몰리브덴(Mo) 및 텅스텐(W)으로 구성된 그룹으로부터 선택된 적어도 하나의 금속으로 이루어질 수 있다.
상기 제1 유전층(124)은 납 지르코늄 티타네이트 및 그 계열 (PZT, PLZT, PNZT 등), 바륨 티타네이트(BTO), 바륨 스트론튬 티타네이트(BST), 티탄스트론튬 산화물(STO), 티탄산연(PTO), 안티몬주석산화물(ATO), 이산화 타이타늄(TiO2), 산화탄탄륨(Ta2O5), 산화알루미늄(Al2O3), 산화니오브(Nb2O5), 질화실리콘(Si3N4) 및 이산화규소(SiO2) 중 적어도 하나를 포함할 수 있다.
상기 제1 유전층(124)은 스퍼터링(sputtering) 등의 물리적 증기 증착법(PVD), 화학적 증기 증착법(CVD), 원자층 증착법(ALD) 또는 졸-겔(sol-gel)을 이용한 화학 용액 증착법(CSD) 등의 공정에 의하여 형성될 수 있다.
상기 용량부(120)의 일 면 상에는 상기 제1 보호층(130)이 형성될 수 있다. 상기 제1 보호층(130)은 SiNx, SiOx, TiOx, SiON, AlOx 등의 무기 보호층 또는 폴리이미드(polyimide), 에폭시(epoxy) 수지 등의 유기 보호층으로 형성될 수 있다.
도 2(a)에 도시되어 있는 바와 같이, 상기 제1 용량부(120)는 상기 제1 기판(110)의 일 면에 대응되는 형상으로 형성될 수 있다. 또, 상기 제1 보호층(130)도 상기 제1 기판(110)의 일 면에 대응되는 형상으로 형성될 수 있다.
도 2(b)를 참조하면, 상기 제2 구조체(200)는 제2 기판(210), 제2 용량부(220), 제2 보호층(230)을 포함할 수 있다.
상기 제2 기판(210)은 절연층이 형성된 실리콘 또는 폴리머 복합체 기반 기재일 수 있다. 예컨대, 상기 폴리머 복합체 기반 기재는 인쇄회로기판에 자주 사용되는 폴리이미드 또는 에폭시로 형성될 수 있다.
상기 제2 용량부(220)는 정전 용량을 생성할 수 있다. 상기 제2 용량부(220)는 제2 하부 전극(222), 제2 유전층(224), 제2 상부 전극(226)을 포함할 수 있다.
상기 제2 기판(210)의 일 면상에 상기 제2 하부 전극(222)이 형성될 수 있다. 또, 상기 제2 하부 전극(222)의 일 면상에 상기 제2 유전층(224)이 형성될 수 있다. 또, 상기 제2 유전층(224)의 일 면상에 상기 제2 상부 전극(226)이 형성될 수 있다.
상기 제2 하부 전극(222), 상기 제2 상부 전극(226)은 구리(Cu), 은(Ag), 금(Au), 알루미늄(Al), 주석(Sn), 루테늄(Ru), 스트론튬(Sr), 란탄(La), 이리듐(Ir), 니켈(Ni), 코발트(Co), 몰리브덴(Mo) 및 텅스텐(W)으로 구성된 그룹으로부터 선택된 적어도 하나의 금속으로 이루어질 수 있다.
상기 제2 유전층(224)은 납 지르코늄 티타네이트 및 그 계열(PZT, PLZT, PNZT 등), 바륨 티타네이트(BTO), 바륨 스트론튬 티타네이트(BST), 티탄스트론튬 산화물(STO), 티탄산연(PTO), 안티몬주석산화물(ATO), 이산화 타이타늄(TiO2), 산화탄탄륨(Ta2O5), 산화알루미늄(Al2O3), 산화니오브(Nb2O5), 질화실리콘(Si3N4) 및 이산화규소(SiO2) 중 적어도 하나를 포함할 수 있다.
상기 제2 유전층(224)은 스퍼터링(sputtering) 등의 물리적 증기 증착법(PVD), 화학적 증기 증착법(CVD), 원자층 증착법(ALD) 또는 졸-겔(sol-gel)을 이용한 화학 용액 증착법(CSD) 등의 공정에 의하여 형성될 수 있다.
상기 용량부(220)의 일 면 상에는 상기 제2 보호층(230)이 형성될 수 있다. 상기 제2 보호층(230)은 SiNx, SiOx, TiOx, SiON, AlOx 등의 무기 보호층 또는 폴리이미드(polyimide), 에폭시(epoxy) 수지 등의 유기 보호층으로 형성될 수 있다.
도 2(b)에 도시되어 있는 바와 같이, 상기 제2 용량부(220)는 상기 제2 기판(210)의 일 면에 대응되는 형상으로 형성될 수 있다. 또, 상기 제2 보호층(230)도 상기 제2 기판(210)의 일 면에 대응되는 형상으로 형성될 수 있다.
도 1, 2를 참조하면, 상기 제1 구조체(100)의 일 면상에 상기 제2 구조체(200)가 접합되어 본 발명의 일 실시예에 따른 커패시터가 형성될 수 있다. 예컨대, 상기 제1 구조체에 포함된 제1 보호층(130)의 상면에 상기 제2 구조체에 포함된 제2 보호층(230)이 접합되어, 상기 제1 구조체와 상기 제2 구조체가 접합할 수 있다.
한편, 상기 제1 구조체(100)의 제1 보호층(130)과 상기 제2 구조체(200)의 제2 보호층(230)은 상호 접합되어 일체화될 수 있다. 또는, 상기 제1 구조체(100)가 상기 제1 보호층(130)을 포함하고, 상기 제2 구조체(200)는 제2 보호층(230)을 포함하지 않을 수 있다. 또는, 상기 제2 구조체(200)가 상기 제2 보호층(230)을 포함하고, 상기 제1 구조체(100)는 제1 보호층(130)을 포함하지 않을 수 있다.
본 발명의 일 실시 형태에 따르면, 상기 제1 용량부(120), 상기 제2 용량부(220)가 각각 별도의 기판에 형성될 수 있다.
하나의 기판에 다수의 MIM 층이 적층된 박막 실리콘 커패시터는 MIM 층이 적층됨에 따라 표면 조도가 누적되어 특정 부위에서 전류 누설이 발생하기 쉽다.
반면에, 본 발명의 일 실시 형태에 따르면, 각 용량부(120, 220)가 각각 별도의 기판에 나누어 형성되기 때문에 기존의 커패시터에 비하여 상대적으로 표면 조도 증가 현상이 적다.
또, 하나의 기판에 다수의 MIM 층이 적층된 박막 실리콘 커패시터의 하부 MIM 층은 공정 과정에서 중복적인 열처리를 겪게 된다. 상기 중복적인 열처리는 커패시터 전극층, 유전층의 특성을 열화시킨다.
반면에, 본 발명의 일 실시 형태에 따르면, 각 용량부(120, 220)가 각각 별도의 기판에 형성되기 때문에 각 용량부(120, 220)에 가해지는 열처리 횟수가 감소될 수 있다.
따라서 본 발명의 일 실시예에 의한 커패시터는 전극층, 유전층의 특성 열화가 발생할 가능성이 낮다.
도 3은 본 발명의 다른 실시예에 따른 제1 구조체의 제조 방법을 나타낸 도면이다.
본 발명의 일 실시 형태에 따르면, 제1 기판(110)이 마련될 수 있다.
또, 상기 제1 기판(110)의 일 면 상에 제1 하부 전극(122)이 형성될 수 있다(도 3(a)).
또, 상기 제1 하부 전극(122)의 일 면 상에 제1 유전층(124)이 형성될 수 있다(도 3(b)).
상기 제1 유전층(124)은 스퍼터링(sputtering) 등의 물리적 증기 증착법(PVD), 화학적 증기 증착법(CVD), 원자층 증착법(ALD) 또는 졸-겔(sol-gel)을 이용한 화학 용액 증착법(CSD) 등의 공정으로 형성될 수 있다.
또, 상기 제1 유전층(124)의 일 면 상에 제1 상부 전극(126)이 형성될 수 있다(도 3(c)).
상기 제1 하부 전극(122), 상기 제1 유전층(124) 및 상기 제1 상부 전극(126)을 제1 용량부(120)로 통칭할 수 있다.
또, 상기 제1 용량부(120)의 일 면 상에 제1 보호층(130)이 형성될 수 있다(도 3(d)).
본 발명의 일 실시 형태에 따르면, 상기 제1 기판(110)의 일 면 상에 제1 전극 패드부(140)가 형성될 수 있다.
상기 제1 전극 패드부(140)는 제1 접속부(140-1), 제2 접속부(140-2)를 포함할 수 있다.
상기 제1 접속부(140-1)는 상기 제1 하부 전극(122) 또는 상기 제1 상부 전극(126)과 전기적으로 접속될 수 있다.
상기 제1 접속부(140-1)가 상기 제1 하부 전극(122)과 전기적으로 접속된 경우, 상기 제2 접속부(140-2)는 상기 제1 상부 전극(126)과 전기적으로 접속될 수 있다(도 3(e)).
또는, 상기 제1 접속부(140-1)가 상기 제1 상부 전극(126)과 전기적으로 접속된 경우, 상기 제2 접속부(140-2)는 상기 제1 하부 전극(122)과 전기적으로 접속될 수 있다.
도 4는 본 발명의 다른 실시예에 따른 제2 구조체의 제조 방법을 나타낸 도면이다.
본 발명의 일 실시 형태에 따르면, 제2 기판(210)이 마련될 수 있다.
또, 상기 제2 기판(210)에는 제2 전극 패드 형성부(203-1, 203-2)가 구비될 수 있다. 예컨대, 상기 제2 기판(210)에 제2 전극 패드가 형성될 함몰 영역이 형성될 수 있다. 상기 함몰 영역(203-1, 203-2)은 상기 제1 기판의 제1 전극 패드부(140-1, 140-2)에 대응되는 위치에 형성될 수 있다.
또, 상기 제2 기판(210)의 일 면 상에 제2 하부 전극(222)이 형성될 수 있다(도 4(a)).
또, 상기 제2 하부 전극(222)의 일 면 상에 제2 유전층(224)이 형성될 수 있다(도 4(b)).
상기 제2 유전층(224)은 스퍼터링(sputtering) 등의 물리적 증기 증착법(PVD), 화학적 증기 증착법(CVD), 원자층 증착법(ALD) 또는 졸-겔(sol-gel)을 이용한 화학 용액 증착법(CSD) 등의 공정에 의하여 형성될 수 있다.
또, 상기 제2 유전층(224)의 일 면 상에 제2 상부 전극(226)이 형성될 수 있다(도 4(c)).
상기 제2 하부 전극(222), 상기 제2 유전층(224) 및 상기 제2 상부 전극(226)을 제2 용량부(220)로 통칭할 수 있다.
또, 상기 제2 용량부(220)의 일 면 상에 제2 보호층(230)이 형성될 수 있다(도 4(d)).
본 발명의 일 실시 형태에 따르면, 상기 제2 기판(210)의 일 면 상에 제2 전극 패드부(240)가 형성될 수 있다. 예컨대, 상기 기판에 형성된 함몰 영역(203-1, 203-2)에 제2 전극 패드부(240)가 형성될 수 있다.
상기 제2 전극 패드부(240)는 제3 접속부(240-1), 제4 접속부(240-2)를 포함할 수 있다.
상기 제3 접속부(240-1)는 상기 제2 하부 전극(222) 또는 상기 제2 상부 전극(226)과 전기적으로 접속될 수 있다.
상기 제3 접속부(240-1)가 상기 제2 하부 전극(222)과 전기적으로 접속된 경우, 상기 제4 접속부(240-2)는 상기 제2 상부 전극(226)과 전기적으로 접속될 수 있다(도 4(e)).
또는, 상기 제3 접속부(240-1)가 상기 제2 상부 전극(226)과 전기적으로 접속된 경우, 상기 제4 접속부(240-2)는 상기 제2 하부 전극(222)과 전기적으로 접속될 수 있다.
도 5는 본 발명의 다른 실시예에 따른 커패시터의 제조 방법을 나타낸 도면이다.
본 발명의 일 실시예에 따른면, 상기 제1 구조체(100)의 상면에 상기 제2 구조체(200)가 접합될 수 있다(도 5(a) 참조).
이 때, 상기 제1 구조체(100)의 제1 전극 패드부(140-1, 140-2)에 대응되는 위치에 상기 제2 구조체(200)의 제2 전극 패드부(240-1, 240-2)가 배치될 수 있다.
따라서 상기 제1 전극 패드부(140)의 일 면에 상기 제2 전극 패드부(240)가 접합될 수 있다. 상기 제1 전극 패드부(140)와 상기 제2 전극 패드부(240)간의 접합은 금속-금속 접합일 수 있다. 또, 상기 제1 전극 패드부(140)는 상기 제2 전극 패드부(240)와 전기적으로 접속할 수 있다.
예컨대, 상기 제1 전극 패드부(140)의 일 면에 상기 제2 전극 패드부(240)를 접합하는 단계는 제1 접속부(140-1)와 제3 접속부(240-1)를 접합하는 단계, 제2 접속부(140-2)와 제4 접속부(240-2)를 접합하는 단계를 포함할 수 있다.
또는, 상기 제1 전극 패드부(140)의 일 면에 상기 제2 전극 패드부(240)를 접합하는 단계는 제1 접속부(140-1)와 제4 접속부(240-2)를 접합하는 단계, 제2 접속부(140-2)와 제3 접속부(240-1)를 접합하는 단계를 포함할 수 있다(도 5(a) 참조).
이 때, 상기 제1 보호층(130)과 상기 제2 보호층(230) 사이에 빈 공간이 존재할 수 있다.
또는, 상기 제1 구조체(100)의 제1 보호층(130)과 상기 제2 구조체(200)의 제2 보호층(230)이 상호 접합되어 일체화될 수 있다.
상기 제1 전극 패드부(140), 상기 제2 전극 패드부(240)의 높이에 따라, 상기 제1 보호층(130)과 상기 제2 보호층(230) 사이에 빈 공간이 존재하거나, 상기 제1 보호층(130)과 상기 제2 보호층(230)이 상호 접합되어 일체화될 수 있다.
본 발명의 일 실시예에 의하면, 제1 구조체(100)의 제1 전극 패드부(140)와 제2 구조체(200)의 제2 전극 패드부(240)가 직접 접합하기 때문에 별도의 전극을 형성할 필요가 없다.
또, 상기 제1 전극 패드부(140)와 상기 제2 전극 패드부(240)의 접합면을 넓힘에 따라 커패시터 내부에서의 저항이 감소하고 수율이 증가할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제2 구조체(200)의 일 면을 연마할 수 있다(도 5(b) 참조). 예컨대, 상기 제2 구조체(200)의 일 면이 그라인딩(grinding)될 수 있다. 상기 그라인딩(grinding)에 의하여 상기 커패시터는 박막화될 수 있다.
상기 제2 구조체(200)의 일 면이 그라인딩되는 경우, 상기 제2 전극 패드부(240)가 노출될 수 있다. 상기 노출된 전극 패드부는 외부 회로와 연결될 수 있다. 또는 상기 노출된 전극 패드부에 또 다른 용량부가 형성될 수 있다.
도 6은 본 발명의 또 다른 실시예에 따른 커패시터를 나타낸 도면이다.
도 6을 참조하면, 세 개 이상의 기판(110, 210, 310)에 의하여 복수의 용량부를 포함하는 커패시터가 제조될 수 있다.
도 6(a)를 참조하면, 도 5(a)에 도시된 바와 같은 2개의 기판(110, 210) 및 2개의 용량부(120, 220)를 포함하는 커패시터가 마련될 수 있다.
도 6(b)를 참조하면, 상기 제2 구조체의 연마된 일 면에 제3 하부 전극(322), 제3 유전층(324), 제3 상부 전극(326)이 형성될 수 있다.
상기 제3 하부 전극(322)은 제3 접속부(240-1) 또는 제4 접속부(240-2)와 전기적으로 접속될 수 있다.
상기 제3 하부 전극(322)이 상기 제4 접속부(240-2)와 전기적으로 접속된 경우, 상기 제3 상부 전극(326)은 상기 제3 접속부(240-1)와 전기적으로 접속될 수 있다.
또는, 상기 제3 하부 전극(322)이 상기 제3 접속부(240-1)와 전기적으로 접속된 경우, 상기 제3 상부 전극(326)은 상기 제4 접속부(240-2)와 전기적으로 접속될 수 있다.
상기 제3 하부 전극(322), 상기 제3 유전층(324) 및 상기 제3 상부 전극(326)을 제3 용량부(320)로 통칭할 수 있다.
또, 상기 제3 용량부(320)의 일 면 상에 제3 보호층(330)이 형성될 수 있다.
본 발명의 일 실시 형태에 따르면, 상기 제2 기판(210)의 일 면 상에 제3 전극 패드부(340)가 형성될 수 있다.
상기 제3 전극 패드부(340)는 제5 접속부(340-1), 제6 접속부(340-2)를 포함할 수 있다.
상기 제5 접속부(340-1)는 상기 제3 하부 전극(322) 또는 상기 제3 상부 전극(326)과 전기적으로 접속될 수 있다.
상기 제5 접속부(340-1)가 상기 제3 하부 전극(322)과 전기적으로 접속된 경우, 상기 제6 접속부(340-2)는 상기 제3 상부 전극(326)과 전기적으로 접속될 수 있다.
또는, 상기 제5 접속부(340-1)가 상기 제3 상부 전극(326)과 전기적으로 접속된 경우, 상기 제5 접속부(340-2)는 상기 제3 하부 전극(322)과 전기적으로 접속될 수 있다.
제3 용량부(320), 제3 보호층(330) 및 제3 전극 패드부(340)가 형성된 접합체의 상면은 제1 구조체(100)의 상면과 유사하다. 따라서 제1 구조체(100)의 상면에 제2 구조체(200)를 접합하였던 방식을 동일하게 적용하여 또 다른 기판 및 용량부가 적층될 수 있다.
도 6(c)를 참조하면, 도 4(e)에 도시된 바와 같은 제3 구조체가 마련될 수 있다.
도 6(d)를 참조하면, 도 6(b)에 도시된 접합체의 일 면에 제3 구조체를 접합하여 3개의 기판(110, 210, 310) 및 4개의 용량부(120, 220, 320, 420)를 구비한 커패시터가 형성될 수 있다.
도 6(e)를 참조하면, 도 5(b)에 설명된 방법에 의하여 접합체의 일 면이 그라인딩(grinding)될 수 있다.
이와 같은 방식에 의하여, 복수 기판의 적층에 의한 복수의 유전체를 구비한 커패시터가 형성될 수 있다.
기존의 커패시터는 하나의 기판에 복수의 용량부를 실장하므로 기판당 실장되는 용량부의 개수가 많을 수 밖에 없다.
반면에, 본 발명의 일 실시예에 의하면 기판당 실장되는 용량부의 개수를 감소시킬 수 있다.
하나의 기판에 실장되는 용량부의 개수가 증가할수록 표면 조도가 누적하며, 하부 용량부의 열처리 수행 횟수가 증가한다. 앞에서 설명한 바와 같이, 표면 조도 누적은 전류 누설을 발생시키고, 열처리 수행 횟수 증가는 전극층, 유전층의 특성 열화를 유발한다.
본 발명의 일 실시예에 의한 커패시터는 기판당 실장되는 용량부의 개수를 감소시킬 수 있다. 따라서 본 발명의 일 실시예에 의한 커패시터는 전류 누설 및 전극층, 유전층의 특성 열화와 같은 문제를 저감시킬 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속한다.
100 : 제1 구조체 110 : 제1 기판
120 : 제1 용량부 122 : 제1 하부 전극
124 : 제1 유전층 126 : 제1 상부 전극
130 : 제1 보호층 140 : 제1 전극 패드부
200 : 제2 구조체 210 : 제2 기판
220 : 제2 용량부 222 : 제2 하부 전극
224 : 제2 유전층 226 : 제2 상부 전극
230 : 제2 보호층 240 : 제2 전극 패드부
310 : 제3 기판 320 : 제3 용량부
340 : 제3 전극 패드부
420 : 제4 용량부 440 : 제4 전극 패드부
120 : 제1 용량부 122 : 제1 하부 전극
124 : 제1 유전층 126 : 제1 상부 전극
130 : 제1 보호층 140 : 제1 전극 패드부
200 : 제2 구조체 210 : 제2 기판
220 : 제2 용량부 222 : 제2 하부 전극
224 : 제2 유전층 226 : 제2 상부 전극
230 : 제2 보호층 240 : 제2 전극 패드부
310 : 제3 기판 320 : 제3 용량부
340 : 제3 전극 패드부
420 : 제4 용량부 440 : 제4 전극 패드부
Claims (18)
- 제1 기판;
상기 제1 기판 상에 형성된 제1 용량부;
상기 제1 용량부 상에 형성된 보호층;
상기 보호층 상에 형성된 제2 용량부; 및
상기 제2 용량부 상에 형성된 제2 기판을 포함하는 커패시터. - 제1 항에 있어서,
상기 제1 용량부는 제1 하부 전극, 제1 유전층 및 제1 상부 전극을 포함하는 커패시터. - 제2 항에 있어서,
상기 제2 용량부는 제2 하부 전극, 제2 유전층 및 제2 상부 전극을 포함하는 커패시터. - 제2 항 또는 제3 항에 있어서,
상기 하부 전극 및 상기 상부 전극은 구리(Cu), 은(Ag), 금(Au), 알루미늄(Al), 주석(Sn), 루테늄(Ru), 스트론튬(Sr), 란탄(La), 이리듐(Ir), 니켈(Ni), 코발트(Co), 몰리브덴(Mo) 및 텅스텐(W) 중 적어도 하나를 포함하는 커패시터. - 제2 항 또는 제3 항에 있어서,
상기 유전층은 납 지르코늄 티타네이트계(PZT, PLZT, PNZT), 바륨 티타네이트(BTO), 바륨 스트론튬 티타네이트(BST), 티탄스트론튬 산화물(STO), 티탄산연(PTO), 안티몬주석산화물(ATO), 이산화 타이타늄(TiO2), 산화탄탄륨(Ta2O5), 산화알루미늄(Al2O3), 산화니오브(Nb2O5), 질화실리콘(Si3N4) 및 이산화규소(SiO2) 중 적어도 하나를 포함하는 커패시터. - 제1 항에 있어서,
상기 제2 기판 상에 형성된 제3 용량부를 더 포함하는 커패시터. - 제6 항에 있어서,
상기 제3 용량부 상에 형성된 제3 기판을 더 포함하는 커패시터. - 제3 항에 있어서,
상기 제1 용량부와 전기적으로 접속하는 제1 전극 패드부; 및
상기 제2 용량부와 전기적으로 접속하는 제2 전극 패드부;를 더 포함하고,
상기 제1 전극 패드부와 상기 제2 전극 패드부는 전기적으로 접속된 커패시터. - 제8 항에 있어서,
상기 제1 전극 패드부는 상기 제1 하부 전극 및 상기 제1 상부 전극 중 하나와 전기적으로 접속된 제1 접속부; 및
상기 제1 하부 전극 및 상기 제1 상부 전극 중 상기 제1 전극 패드와 전기적으로 접속되지 않은 하나와 전기적으로 접속된 제2 접속부를 포함하는 커패시터. - 제8 항에 있어서,
상기 제2 전극 패드부는 상기 제2 하부 전극 및 상기 제2 상부 전극 중 하나와 전기적으로 접속된 제3 접속부; 및
상기 제2 하부 전극 및 상기 제2 상부 전극 중 상기 제2 전극 패드와 전기적으로 접속되지 않은 하나와 전기적으로 접속된 제4 접속부를 포함하는 커패시터. - 제8 항에 있어서,
상기 제2 전극 패드부는 상기 제1 전극 패드부 상에 형성된 커패시터. - 제8 항에 있어서,
상기 제1 전극 패드부 및 상기 제2 전극 패드부는 상기 제1 기판 상에 형성된 커패시터. - 제1 용량부, 제1 보호층 및 제1 전극 패드부를 구비한 제1 구조체를 마련하는 단계;
제2 용량부, 제2 보호층 및 제2 전극 패드부를 구비한 제2 구조체를 마련하는 단계; 및
상기 제1 전극 패드부와 상기 제2 전극 패드부를 서로 대응되는 위치에 배치하여 상기 제1 구조체의 상면에 상기 제2 구조체를 접합하는 단계를 포함하는 커패시터의 제조 방법. - 제13 항에 있어서, 상기 제1 구조체를 마련하는 단계는,
제1 기판을 마련하는 단계;
상기 제1 기판의 일 면에 제1 용량부를 형성하는 단계;
상기 제1 용량부의 상면에 제1 보호층을 형성하는 단계; 및
상기 제1 기판의 일면에 제1 전극 패드부를 형성하는 단계를 포함하는 커패시터의 제조 방법. - 제13 항에 있어서, 상기 제2 구조체를 마련하는 단계는,
함몰 영역을 구비한 제2 기판을 마련하는 단계;
상기 제2 기판의 일 면에 제2 용량부를 형성하는 단계;
상기 제2 용량부의 상면에 제2 보호층을 형성하는 단계; 및
상기 제2 기판의 함몰 영역에 제2 전극 패드부를 형성하는 단계를 포함하는 커패시터의 제조 방법. - 제13 항에 있어서,
상기 제1 구조체의 상면에 상기 제2 구조체를 접합하는 단계는 상기 제1 전극 패드부와 상기 제2 전극 패드부를 전기적으로 접속하는 커패시터의 제조 방법. - 제15 항에 있어서,
상기 함몰 영역에 형성된 상기 제2 전극 패드부를 연마하는 단계를 더 포함하는 커패시터의 제조 방법. - 제17 항에 있어서,
연마된 면 상에 제3 용량부, 제3 보호층 및 제3 전극 패드부를 형성하는 단계를 더 포함하는 커패시터의 제조 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120120723A KR20140054792A (ko) | 2012-10-29 | 2012-10-29 | 커패시터 및 이의 제조 방법 |
| US13/740,717 US20140118881A1 (en) | 2012-10-29 | 2013-01-14 | Capacitor and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120120723A KR20140054792A (ko) | 2012-10-29 | 2012-10-29 | 커패시터 및 이의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20140054792A true KR20140054792A (ko) | 2014-05-09 |
Family
ID=50546917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020120120723A KR20140054792A (ko) | 2012-10-29 | 2012-10-29 | 커패시터 및 이의 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20140118881A1 (ko) |
| KR (1) | KR20140054792A (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108350164B (zh) * | 2016-03-11 | 2020-09-11 | Lg化学株式会社 | 一种经济地制备具有改善的热稳定性和加工性能的包含聚碳酸亚烷基酯的树脂组合物的方法 |
| US10236852B2 (en) * | 2016-12-09 | 2019-03-19 | Nxp Usa, Inc. | Parallel LC resonator and method therefor |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4674606B2 (ja) * | 2005-10-18 | 2011-04-20 | 株式会社村田製作所 | 薄膜キャパシタ |
| US20090141426A1 (en) * | 2007-11-29 | 2009-06-04 | Cheol-Seong Hwang | Thin film multi-layered ceramic capacitor and method of fabricating the same |
-
2012
- 2012-10-29 KR KR1020120120723A patent/KR20140054792A/ko not_active Application Discontinuation
-
2013
- 2013-01-14 US US13/740,717 patent/US20140118881A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US20140118881A1 (en) | 2014-05-01 |
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