JP2020188091A - キャパシタ - Google Patents
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- 239000003990 capacitor Substances 0.000 title claims abstract description 74
- 229910052751 metal Inorganic materials 0.000 claims abstract description 57
- 239000002184 metal Substances 0.000 claims abstract description 57
- 239000000758 substrate Substances 0.000 claims abstract description 33
- 239000000463 material Substances 0.000 claims description 26
- 230000005672 electromagnetic field Effects 0.000 abstract description 7
- 239000010408 film Substances 0.000 description 83
- 239000010410 layer Substances 0.000 description 38
- 238000000034 method Methods 0.000 description 30
- 239000011241 protective layer Substances 0.000 description 28
- 238000005530 etching Methods 0.000 description 9
- 229910052802 copper Inorganic materials 0.000 description 8
- 229910052737 gold Inorganic materials 0.000 description 7
- 238000000206 photolithography Methods 0.000 description 7
- 238000007747 plating Methods 0.000 description 7
- 229910052782 aluminium Inorganic materials 0.000 description 6
- 229910052709 silver Inorganic materials 0.000 description 6
- 238000004544 sputter deposition Methods 0.000 description 6
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 5
- 229910052759 nickel Inorganic materials 0.000 description 5
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 4
- 239000000654 additive Substances 0.000 description 4
- 238000005240 physical vapour deposition Methods 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- -1 Si 3 N 4 Inorganic materials 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 3
- 239000000956 alloy Substances 0.000 description 3
- 229910052804 chromium Inorganic materials 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 238000007772 electroless plating Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000004020 conductor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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- Ceramic Capacitors (AREA)
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
Abstract
【課題】外部からの電磁場の影響を受けにくいキャパシタの提供。【解決手段】基板と、前記基板上に設けられた下部電極と、前記下部電極上に設けられた誘電体膜と、前記誘電体膜上に設けられた上部電極と、前記下部電極に接続された第１端子電極と、前記上部電極に接続された第２端子電極とを有し、前記下部電極と誘電体膜と上部電極がキャパシタ構造を構成するキャパシタであって、さらに、前記下部電極の端面の近傍にシールド金属を有することを特徴とする、キャパシタ。【選択図】図１
Description
本開示は、キャパシタに関する。
半導体集積回路に用いられる代表的なキャパシタ素子として、例えばＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）キャパシタがよく知られている。ＭＩＭキャパシタは、絶縁体を下部電極と上部電極とで挟んだ平行平板型の構造を有するキャパシタである。
例えば、特許文献１には、下地電極上に誘電体膜および上部電極層を順次積層した積層体と、これらを覆う保護層と、該下地電極および上部電極層からそれぞれ引き出された端子電極とを有する薄膜キャパシタが開示されている。
上記した特許文献１に記載のようなキャパシタは、キャパシタ構造の横方向に金属がないので、外部からの電磁場の侵入がある場合に電極に渦電流が発生するなどして、充放電時の電流経路が乱される。その結果、電流経路が長くなり、キャパシタのＱ値が低下する。特に、最も面積が大きな下部電極において、外部電磁場の影響が大きくなる。
従って、本開示は、外部からの電磁場の影響を受けにくい、キャパシタを提供することを目的とする。
本開示は以下の態様を含む。
［１］ 基板と、
前記基板上に設けられた下部電極と、
前記下部電極上に設けられた誘電体膜と、
前記誘電体膜上に設けられた上部電極と、
前記下部電極に接続された第１端子電極と、
前記上部電極に接続された第２端子電極と
を有し、前記下部電極と誘電体膜と上部電極がキャパシタ構造を構成するキャパシタであって、
さらに、前記下部電極の端面の近傍にシールド金属を有することを特徴とする、キャパシタ。
［２］ 前記シールド金属は、前記下部電極の端面の周囲に設けられている、上記［１］に記載のキャパシタ。
［３］ 前記シールド金属は、磁性体金属により形成されている、上記［１］または［２］に記載のキャパシタ。
［４］ 前記下部電極は、逆テーパー形状を有する、上記［１］〜［３］のいずれか１つに記載のキャパシタ。
［５］ 前記下部電極と前記シールド金属の材料は、同じ材料である、上記［１］〜［４］のいずれか１つに記載のキャパシタ。
［６］ 前記シールド金属の断面形状は、略三角形である、上記［１］〜［５］のいずれか１つに記載のキャパシタ。
［１］ 基板と、
前記基板上に設けられた下部電極と、
前記下部電極上に設けられた誘電体膜と、
前記誘電体膜上に設けられた上部電極と、
前記下部電極に接続された第１端子電極と、
前記上部電極に接続された第２端子電極と
を有し、前記下部電極と誘電体膜と上部電極がキャパシタ構造を構成するキャパシタであって、
さらに、前記下部電極の端面の近傍にシールド金属を有することを特徴とする、キャパシタ。
［２］ 前記シールド金属は、前記下部電極の端面の周囲に設けられている、上記［１］に記載のキャパシタ。
［３］ 前記シールド金属は、磁性体金属により形成されている、上記［１］または［２］に記載のキャパシタ。
［４］ 前記下部電極は、逆テーパー形状を有する、上記［１］〜［３］のいずれか１つに記載のキャパシタ。
［５］ 前記下部電極と前記シールド金属の材料は、同じ材料である、上記［１］〜［４］のいずれか１つに記載のキャパシタ。
［６］ 前記シールド金属の断面形状は、略三角形である、上記［１］〜［５］のいずれか１つに記載のキャパシタ。
本開示によれば、外部からの電磁場の影響を受けにくいキャパシタを提供することができる。
以下、本開示のキャパシタについて、図面を参照しながら詳細に説明する。但し、本開示のキャパシタおよび各構成要素の形状および配置等は、図示する例に限定されない。
（第１実施形態）
第１実施形態のキャパシタ１ａの断面図を図１（ａ）に、平面図を図１（ｂ）に示す。
第１実施形態のキャパシタ１ａの断面図を図１（ａ）に、平面図を図１（ｂ）に示す。
図１（ａ）および図１（ｂ）に示されるように、本実施形態のキャパシタ１ａは、概略的には、基板２と、該基板２上に設けられた絶縁膜３と、該絶縁膜３上に設けられた下部電極４と、該下部電極４上に設けられた誘電体膜５と、該誘電体膜５上に設けられた上部電極６と、該誘電体膜５および該上部電極６上に設けられた保護層８と、該保護層８上に設けられた第１端子電極１１ａおよび第２端子電極１１ｂと、上記下部電極４の周囲に設けられたシールド金属７を有する。かかるキャパシタ１ａは、保護層８および誘電体膜５を貫通する貫通口１５ａ、および保護層８を貫通する貫通口１５ｂを有している。第１端子電極１１ａは、上記貫通口１５ａを通り、下部電極４に接続されている。第２端子電極１１ｂは、上記貫通口１５ｂを通り、上部電極６に接続されている。キャパシタ１ａにおいて、下部電極４と誘電体膜５と上部電極６とは、この順に積層され、ＭＩＭキャパシタ構造を構成しており、下部電極４と上部電極６の間に電圧を印加することにより、誘電体膜５に電荷を蓄積することができる。本開示のキャパシタは、下部電極４の周囲にシールド金属７が存在するので、外部からの電磁場の影響により下部電極４に流れる電流が乱され、Ｑ値が低下することを抑制することができる。
上記のようなキャパシタ１ａは、例えば以下のようにして製造される。
まず、基板２を準備する。
上記基板２は、特に限定されないが、好ましくは、シリコン基板またはガリウム砒素基板等の半導体基板、ガラスまたはアルミナ等の絶縁性基板であり得る。
上記基板２の長辺の長さは、好ましくは２００μｍ以上６００μｍ以下、より好ましくは３００μｍ以上５００μｍ以下であり、短辺の長さは、好ましくは１００μｍ以上３００μｍ以下、より好ましくは１５０μｍ以上２５０μｍ以下である。
上記基板２の厚さは、特に限定されないが、好ましくは５０μｍ以上３００μｍ以下、より好ましくは８０μｍ以上２００μｍ以下である。基板の厚さを５０μｍ以上にすることにより、基板の機械的強度を高くすることができ、キャパシタの製造において、バックグラインドまたはダイシング時に、基板に割れまたは欠けが生じにくくなる。基板の厚さを３００μｍ以下とすることにより、キャパシタの縦、横の長さよりも薄くすることが可能になり、キャパシタの実装時のハンドリングが容易になる。
次に、上記基板２上に基板全体に絶縁膜３を形成する（図２（ａ））。
本実施形態において、上記絶縁膜３は、上記基板２上に基板全体を覆うように設けられている。
上記絶縁膜３の形成は、例えば、スパッタリング、ＰＶＤ（物理蒸着）法、ＣＶＤ（化学的気相堆積）法などで行うことができる。
上記絶縁膜３の厚さは、基板２と絶縁膜の上に形成される層が絶縁できる限り特に限定されず、例えば、０．０５μｍ以上、好ましくは０．１０μｍ以上である。また、絶縁膜３の厚さは、キャパシタ１ａの低背化の観点から、好ましくは１０μｍ以下、より好ましくは１．０μｍ以下、さらに好ましくは０．５０μｍ以下である。
上記絶縁膜３を構成する材料は、特に限定されないが、好ましくは、ＳｉＯ２、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、ＨｆＯ２、Ｔａ２Ｏ５、ＺｒＯ２等が挙げられ、ＳｉＯ２、Ｓｉ３Ｎ４またはＡｌ２Ｏ３がより好ましい。
次に、上記絶縁膜３上に、下部電極４のパターンを形成する（図２（ａ））。
本実施形態において、上記下部電極４は、上記絶縁膜３上に、絶縁膜３の外縁部以外の領域に設けられている。換言すれば、平面視した場合に、下部電極４は、基板２および絶縁膜３が占める領域内に設けられている。下部電極を絶縁膜および基板の端まで形成しないことにより、キャパシタ１ａの端面に下部電極４が露出し、他の部品などとショートすることを防止することができる。
上記下部電極４のパターン形成の方法は、例えばリフトオフ法、めっき法、フォトリソグラフィー、エッチング等により行うことができる。例えば、パターニング形成は、セミアディティブ工法を使用する。セミアディティブ工法では、スパッタリングまたは無電解めっきによりシード層を成膜し、フォトリソグラフィー技術によりシード層の一部を開口するレジストパターンを形成し、無電解めっきにより開口部に下部電極材料を形成し、レジストを剥離し、最後に下部電極が形成されていない部位のシード層を除去する。
上記下部電極４の厚さは、特に限定されないが、０．５μｍ以上１０μｍ以下が好ましく、１μｍ以上６μｍ以下がさらに好ましい。下部電極の厚さを０．５μｍ以上にすることにより、電極の抵抗を低減することができ、キャパシタの高周波特性への影響を抑制することができる。下部電極の厚さを１０μｍ以下とすることにより、電極の応力による素子の機械的強度の低下を抑制することができ、キャパシタの変形を抑制することができる。
上記下部電極４を構成する材料は、特に材料に限定されないが、好ましくは、Ｃｕ、Ａｇ、Ａｕ、Ａｌ、Ｎｉ、Ｃｒ、もしくはＴｉまたはこれらの合金、あるいはこれらを含む導電体等が挙げられ、Ｃｕ、Ａｇ、ＡｕまたはＡｌがより好ましい。
次に、上記下部電極４上に、下部誘電体膜５ａを形成する（図２（ｂ））。
本実施形態において、上記下部誘電体膜５ａは、上記下部電極４を覆うように基板上面全体に形成される。尚、下部誘電体膜５ａは、後に形成される上部誘電体膜５ｂと共に誘電体膜５を構成する。誘電体膜５は、後の貫通口形成工程において、貫通口が形成される。下部電極を誘電体膜で覆うことにより、下部電極がキャパシタの端面に露出することを防止し、意図しない部材と電気的に接触することを防止することができる。
上記下部誘電体膜５ａの形成は、例えば、スパッタリング、ＰＶＤ法、ＣＶＤ法などで行うことができる。
上記下部誘電体膜５ａの厚さは、特に限定はないが、好ましくは２０ｎｍ以上１０μｍ以下、好ましくは５０ｎｍ以上１０μｍ以下、さらに好ましくは０．１μｍ以上３．０μｍ以下である。
上記下部誘電体膜５ａを構成する材料は、特に限定されないが、好ましくは、ＳｉＯ２、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、ＨｆＯ２、Ｔａ２Ｏ５、ＺｒＯ２等の酸化物または窒化物が挙げられる。
次に、上記下部電極４の周囲にシールド金属７を形成する。
本実施形態における上記シールド金属７の形成は２工程を含み得る。最初に下部誘電体膜５ａ上の全体に金属層１３を形成し（図２（ｃ））、次いで、金属層１３をエッチングなどにより処理することによりシールド金属７を形成することができる（図２（ｄ））。
上記金属層１３の形成の方法は、例えば、上記下部電極４と同様であり、例えばリフトオフ法、めっき法、フォトリソグラフィー、エッチング等が上げられる。
上記金属層１３を構成する材料は、特に限定されないが、好ましくは、Ｎｉ、Ｃｏ、Ｃｕ、Ａｇ、Ａｕ、Ａｌ、Ｐｔ、Ｃｒ、もしくはＴｉやそれらの合金が挙げられる。
上記金属層１３の厚さは、特に限定されないが、０．５μｍ以上１０μｍ以下が好ましく、１μｍ以上６μｍ以下がさらに好ましい。一の態様において、金属層１３の厚さは、下部電極４の厚さの０．９倍以上１．１倍以下の範囲、好ましくは実質的に同じ厚さであることが好ましい。金属層１３の厚さを下部電極４の厚さの０．９倍以上１．１倍以下の範囲とすることにより、形成されるシールド金属７の厚さを下部電極４に近い厚さとすることができ、効果的にシールド効果を得ることができる。
上記金属層１３を処理してシールド金属７を得る方法は、特に限定されないが、エッチング等が挙げられ、特にドライエッチングが好ましい。
上記金属層１３をドライエッチングすることにより、金属層１３のうち、平坦な部分に形成された金属層が早く除去され、下部電極４の周囲の段差部分に形成された金属層１３が残り、これがシールド金属７となる。
上記シールド金属７の厚さは、特に限定されないが、０．５μｍ以上１０μｍ以下が好ましく、１μｍ以上６μｍ以下がさらに好ましい。一の態様において、シールド金属７の厚さは、下部電極４の厚さの０．９倍以上１．１倍以下の範囲、好ましくは実質的に同じ厚さであることが好ましい。シールド金属７の厚さを下部電極４の厚さの０．９倍以上１．１倍以下の範囲とすることにより、効果的にシールド効果を得ることができる。
尚、本実施形態において、シールド金属７は、下部電極４の側面（即ち、厚さ方向に沿った４つの面）に近接して下部電極４の周囲全体を囲むように設けられるが、本開示のキャパシタにおいて、シールド金属７は、下部電極４への外部の電磁場の影響を低減できるものであれば、その位置、形状、大きさなどは限定されない。
例えば、シールド金属７は、下部電極４の１つの側面近傍のみ、あるいは２つの側面近傍のみに存在してもよい。また、シールド金属７は、下部電極４の各側面近傍の一部のみに存在してもよい。
次に、上記下部誘電体膜５ａおよびシールド金属７上に上部誘電体膜５ｂを形成する（図２（ｅ））。
上記上部誘電体膜５ｂは、上記下部誘電体膜５ａと共に、誘電体膜５を構成する。
上記上部誘電体膜５ｂの形成は、例えば、スパッタリング、ＰＶＤ法、ＣＶＤ法などで行うことができる。
上記上部誘電体膜５ｂの厚さは、特に限定はないが、好ましくは２０ｎｍ以上１０μｍ以下、好ましくは５０ｎｍ以上１０μｍ以下、さらに好ましくは０．１μｍ以上３．０μｍ以下である。
上記上部誘電体膜５ｂを構成する材料は、特に限定されないが、好ましくは、ＳｉＯ２、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、ＨｆＯ２、Ｔａ２Ｏ５、ＺｒＯ２等の酸化物または窒化物が挙げられ、好ましくは下部誘電体膜５ａを構成する材料と同じである。
上記下部誘電体膜５ａおよび上記上部誘電体膜５ｂから成る誘電体膜５の厚さは、特に限定はないが、好ましくは５０ｎｍ以上１０μｍ以下、より好ましくは０．１μｍ以上３．０μｍ以下である。誘電体膜の厚さを５０ｎｍ以上にすることにより、絶縁耐性を高めることができる。誘電体膜の厚さを１０μｍ以下とすることにより、誘電体膜の応力による素子の機械的強度の低下を抑制することができ、キャパシタの変形を抑制することができる。
次に、上記上部誘電体膜５ｂ上に、上部電極６のパターンを形成する（図２（ｆ））。かかる上部電極６は、上記下部電極４と誘電体膜５を介して少なくとも一部、好ましくは全部が対向するように設けられる。これにより、上部電極６−誘電体膜５−下部電極４のキャパシタ構造が得られる。
上記上部電極６のパターン形成の方法は、例えば、上記下部電極４と同様であり、例えばリフトオフ法、めっき法、フォトリソグラフィー、エッチング等が上げられる。好ましくは、セミアディティブ工法を使用することができる。
上記上部電極６の厚さは、特に限定されないが、下部電極４と同様の理由から、０．５μｍ以上１０μｍ以下が好ましく、１μｍ以上６μｍ以下がさらに好ましい。また、上部電極６の厚さは、下部電極４の厚さよりも薄いことが好ましい。上部電極６の長さは下部電極４の長さより短いことが好ましい。下部電極４の厚さが薄い場合、等価直列抵抗（ＥＳＲ）が大きくなるためである。
上記上部電極６を構成する材料は、特に限定されないが、好ましくは、Ｃｕ、Ａｇ、Ａｕ、Ａｌ、Ｎｉ、Ｃｒ、もしくはＴｉまたはこれらの合金、あるいはこれらを含む導電体等が挙げられ、Ｃｕ、Ａｇ、ＡｕまたはＡｌがより好ましい。
次に、上記上部誘電体膜５ｂおよび上部電極６上に、保護層８のパターンを形成する（図２（ｇ））。
上記保護層８の形成は、例えば、スピンコート法などで行うことができる。また、上記保護層８のパターン形成の方法は、例えばフォトリソグラフィー、エッチング等により行うことができる。
本実施形態において、上記保護層８のパターンを形成する際に、端子電極１１ａ，１１ｂが形成される貫通口１５ａ，１５ｂが形成される。即ち、貫通口１５ａの形成においては、誘電体膜５の一部も除去し、貫通口１５ａの内部に下部電極４を露出させる。
上記保護層８の厚さは、特に限定されないが、好ましくは１μｍ以上２０μｍ以下、より好ましくは３μｍ以上１５μｍ以下である。保護層の厚さを１μｍ以上にすることにより、保護層８を挟んだ端子電極１１ａ，１１ｂと下部電極４の間の容量が、誘電体膜５を挟んだ下部電極４と上部電極６の間の容量と比較して小さくなり、保護層８を挟んだ容量の電圧変動や周波数特性がキャパシタ全体に及ぼす影響を小さくすることができる。保護層８の厚さを２０μｍ以下にすることにより、低粘度の保護層材料を使用することが可能になり、厚さの制御が容易になり、キャパシタ容量にばらつきを抑制することができる。
上記保護層８を構成する材料は、特に限定されないが、好ましくは、ポリイミド等の樹脂材料が挙げられる。
次に、第１端子電極１１ａおよび第２端子電極１１ｂ（以下、まとめて「端子電極１１」ともいう）のパターンを形成する（図２（ｈ））。
本実施形態において、上記端子電極１１ａ，１１ｂは、上記貫通口１５ａ，１５ｂおよび貫通口の周囲の保護層８上に形成される。即ち、端子電極の外縁は、保護層８の上面に存在する。
上記端子電極１１ａ，１１ｂの形成方法は、例えば、上記下部電極４と同様にリフトオフ法、めっき法、セミアディティブ工法を使用することができる。
上記端子電極１１ａ，１１ｂを構成する材料は、特に限定されないが、好ましくはＣｕ、Ｎｉ、Ａｇ、Ａｕ、またはＡｌが挙げられる。
好ましい態様において、端子電極は、Ｎｉ、Ａｕ等のめっき層を有していてもよく、好ましくは最表面にはＡｕめっき層を有する。
好ましい態様において、上記端子電極１１ａ，１１ｂを構成する材料は、下部電極４および上部電極６の材料よりも抵抗率の低い材料であり、例えばＣｕまたはＡｌであり得る。
以上のようにして第１実施形態に係るキャパシタ１ａが製造される。
得られたキャパシタ１ａ全体（基板２も含める）の厚さは、好ましくは１０μｍ以上３００μｍ以下、より好ましくは２０μｍ以上２００μｍ以下である。
（第２実施形態）
第２実施形態のキャパシタ１ｂの断面図を図３に示す。
第２実施形態のキャパシタ１ｂの断面図を図３に示す。
図３に示されるように、第２実施形態のキャパシタ１ｂは、下部電極４が逆テーパー形状を有し、シールド金属７が該テーパーに沿って設けられており、これらの上に耐湿膜９が設けられていること以外は、上記第１実施形態のキャパシタ１ａと同様の構成を有する。
上記のようなキャパシタ１ｂは、例えば以下のようにして製造される。
まず、上記第１実施形態と同様に、基板２を準備する。次いで、上記基板２上に基板全体に絶縁膜３を形成する（図４（ａ））。次に、上記絶縁膜３上に、下部電極４のパターンを形成する（図４（ａ））。
上記下部電極４は、逆テーパー形状を有する。ここに逆テーパー形状とは、下部電極４の側面において、絶縁膜３（または基板２）から遠ざかるにつれて（即ち、図面上側に向かうにつれて）、外側に向かって傾いている形状をいう。
上記逆テーパー形状の傾きは、下部電極４の底面（絶縁膜３と接する面）に対し、好ましくは３０°以上８５°以下、より好ましくは４０°以上７０°以下、さらに好ましくは４５°以上６０°以下であり得る。逆テーパー形状の傾きを上記の範囲とすることにより、テーパー下部の領域が広くなり、テーパー下部の領域にシールド電極を形成することが容易になり、また、より大きなシールドを形成しやすくなる。
尚、下部電極４は、全体が逆テーパー形状（即ち、全ての側面が傾いている）であるが、本開示のキャパシタにおいて、下部電極４の逆テーパーは、必ずしも全側面に存在しなくてもよい。例えば、下部電極４の逆テーパーは、下部電極４の１つの側面のみ、あるいは２つの側面、例えば対向する２つの側面のみに存在してもよい。
上記下部電極４のパターン形成の方法は、例えばリフトオフ法、めっき法、フォトリソグラフィー、エッチング等により行うことができる。
次に、上記下部電極４上に、誘電体膜５を形成する（図４（ｂ））。誘電体膜５の形成は、上記第１実施形態と同様に行うことができる。
次に、上記誘電体膜５上に、金属層１４を形成し（図４（ｃ））、次いで、金属層１４を処理することにより（図４（ｄ））、上部電極６およびシールド金属７を形成することができる。
上記金属層１４の形成は、第１実施形態における上部電極６の形成と同様に行うことができる。
上記金属層１４の処理は、第１実施形態における金属層１３の処理と同様に行うことができ、例えばドライエッチングを利用できる。
上記の方法によれば、上部電極６とシールド金属７を同時に形成することができる。
次に、上記誘電体膜５、上部電極６および金属シールド７上に、耐湿膜９を形成する（図４（ｅ））。
本実施形態において、上記耐湿膜９は、上記誘電体膜５、上部電極６および金属シールド７を覆うように設けられている。耐湿膜を設けることにより、水分による上部電極の腐食等を防止することができ、耐湿性が向上し、ひいては信頼性が向上する。
上記耐湿膜９の形成は、例えば、スパッタリング、ＣＶＤ法などで行うことができる。パターニングは、例えばフォトリソグラフィー、エッチング等により行うことができる。
上記耐湿膜９の厚さは、特に限定されないが、好ましくは０．５μｍ以上１０μｍ以下、より好ましくは１μｍ以上３μｍ以下である。耐湿膜９の厚さを０．５μｍ以上にすることにより、耐湿性をより確実に確保することができる。耐湿膜９の厚さを１０μｍ以下にすることにより、膜応力による機械的強度が低下し、キャパシタが変形することを防止することができる。
上記耐湿膜９構成する材料は、特に限定されないが、好ましくは、Ｓｉ３Ｎ４、ＳｉＯ２の耐湿性材料が挙げられる。
次に、基板表面を処理し、端子電極１１ａ，１１ｂを下部電極４および上部電極６に接続するために、下部電極４および上部電極６を露出させる（図４（ｆ））。
かかる処理は、エッチング等により行うことができる。
次に、第１実施形態と同様に、保護層８および端子電極１１を形成する。
以上のようにして第２実施形態に係るキャパシタ１ｂが製造される。
以上、本開示のキャパシタについて説明したが、本開示のキャパシタは、種々の改変が可能である。
例えば、一の態様において、第１実施形態のキャパシタ１ａに、さらに第２実施形態のキャパシタ１ｂで設けたような耐湿膜を設けてもよい。具体的には、キャパシタ１ａの誘電体膜５および上部電極６と保護層８の間に、耐湿膜を設けてもよい。
別の態様において、上記保護層８上に、シード層を形成し、その後、端子電極を形成してもよい。
端子電極形成前に、保護層上にシード層を形成することにより、端子電極の密着性を高めることができる。
上記シード層の形成方法は、例えば、スパッタリング、無電解めっきなどで行うことができる。
上記シード層の厚さは、特に限定されないが、好ましくは０．５μｍ以上１０μｍ以下、より好ましくは１μｍ以上３μｍ以下である。シード層の厚さを０．５μｍ以上にすることにより、その後の端子電極の形成が容易になる。シード層の厚さを１０μｍ以下にすることにより、シード層の応力による素子の機械的強度の低下を抑制することができ、キャパシタの変形を抑制することができる。
上記シード層を構成する材料は、特に材料に限定されないが、好ましくは、Ｔｉ、Ｃｕが挙げられる。
また、最外層に第２の保護層を設けてもよい。キャパシタの最表面に、第２の保護層を設けることにより、端子電極の半田食われ、ダイシング時のチッピングを防止することができ、ひいては信頼性が向上する。ここに、「最外層」とは、端子電極１１が露出している面の最も外側に設けられている層をいう。
第２の保護層は、上記保護層８と同様の材料および方法で形成することができる。
本開示のキャパシタは、実装性が高いことから、種々の電子機器に好適に用いられる。
１ａ，１ｂ…キャパシタ
２…基板
３…絶縁膜
４…下部電極
５…誘電体膜
５ａ…下部誘電体膜
５ｂ…上部誘電体膜
６…上部電極
７…シールド金属
８…保護層
９…耐湿膜
１１ａ…第１端子電極
１１ｂ…第２端子電極
１３…金属層
１４…金属層
１５ａ，１５ｂ…貫通口
２…基板
３…絶縁膜
４…下部電極
５…誘電体膜
５ａ…下部誘電体膜
５ｂ…上部誘電体膜
６…上部電極
７…シールド金属
８…保護層
９…耐湿膜
１１ａ…第１端子電極
１１ｂ…第２端子電極
１３…金属層
１４…金属層
１５ａ，１５ｂ…貫通口
Claims (6)
- 基板と、
前記基板上に設けられた下部電極と、
前記下部電極上に設けられた誘電体膜と、
前記誘電体膜上に設けられた上部電極と、
前記下部電極に接続された第１端子電極と、
前記上部電極に接続された第２端子電極と
を有し、前記下部電極と誘電体膜と上部電極がキャパシタ構造を構成するキャパシタであって、
さらに、前記下部電極の端面の近傍にシールド金属を有することを特徴とする、キャパシタ。 - 前記シールド金属は、前記下部電極の端面の周囲に設けられている、請求項１に記載のキャパシタ。
- 前記シールド金属は、磁性体金属により形成されている、請求項１または２に記載のキャパシタ。
- 前記下部電極は、逆テーパー形状を有する、請求項１〜３のいずれか１項に記載のキャパシタ。
- 前記下部電極と前記シールド金属の材料は、同じ材料である、請求項１〜４のいずれか１項に記載のキャパシタ。
- 前記シールド金属の断面形状は、略三角形である、請求項１〜５のいずれか１項に記載のキャパシタ。
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|---|---|---|---|---|
| WO2022239719A1 (ja) * | 2021-05-10 | 2022-11-17 | 株式会社村田製作所 | 受動電子部品用の支持基板、受動電子部品、半導体装置、マッチング回路及びフィルタ回路 |
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| JP2004146632A (ja) * | 2002-10-25 | 2004-05-20 | Denso Corp | 半導体装置およびその製造方法 |
| JP2015216246A (ja) * | 2014-05-12 | 2015-12-03 | Tdk株式会社 | 薄膜キャパシタ |
| WO2018212119A1 (ja) * | 2017-05-15 | 2018-11-22 | 株式会社村田製作所 | 積層型電子部品および積層型電子部品の製造方法 |
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-
2019
- 2019-05-13 JP JP2019090619A patent/JP7439392B2/ja active Active
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