JP2000286111A

JP2000286111A - 薄膜ｒｃ素子

Info

Publication number: JP2000286111A
Application number: JP11089966A
Authority: JP
Inventors: Fumio Fukumaru; 文雄福丸
Original assignee: Kyocera Corp
Current assignee: Kyocera Corp
Priority date: 1999-03-30
Filing date: 1999-03-30
Publication date: 2000-10-13

Abstract

(57)【要約】【課題】理想的なＲＣフィルタ特性を示す薄膜ＲＣ素
子を提供する。【解決手段】下部電極層２上に誘電体層４と抵抗体層３
とを並設して形成し、前記誘電体層４上に上部容量電極
層６を、前記抵抗体層３上に上部抵抗電極層５を形成
し、抵抗体層３を流れる電流パスを抵抗体層３の厚み方
向とした薄膜ＲＣ素子である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は高速動作する電気回
路に配設され、デジタル信号の終端部、もしくはローパ
スフィルタに供される、小型で超薄型の薄膜ＲＣ素子に
関するものである。

【０００２】

【従来の技術】電子機器の小型化、高機能化に伴い、電
子機器内に設置される電子部品にも小型化、薄型化、高
周波対応などの要求が強くなってきている。特に大量の
情報を高速に処理する必要のあるコンピュータの高速デ
ジタル回路では、パーソナルコンピュータレベルにおい
ても、ＣＰＵチップ内のクロック周波数が数百ＭＨｚ、
チップ間バスのクロック周波数も１００ＭＨｚ以上と高
速化が顕著であり、バス終端等でのインピーダンス整合
やフィルタリングの重要性がクローズアップされつつあ
る。また、配線ボード上の実装密度が高まり受動素子の
小型化の傾向が強くなっている。

【０００３】従来の配線基板上に実装されているバス終
端等として使用されている受動素子は、チップ抵抗器、
チップ型積層セラミックコンデンサを独立して配線基板
に実装していた。

【０００４】また、所定ＲＣ回路としてチップ状基板
に、厚膜抵抗体膜、厚膜誘電体膜を有するコンデンサを
形成することも考えられる。

【０００５】

【発明が解決しようとする課題】しかし、上述のように
チップ抵抗器、チップ型積層セラミックコンデンサを基
板の表面に実装することは、配線基板の実装工程で非常
に手間がかかり、また、チップ状基板に厚膜抵抗体膜や
厚膜コンデンサしたとしても、ＲＣ回路を構成する素子
としてその占有面積が小型化することができず、製造工
程も煩雑となる。

【０００６】さらに、抵抗体及びコンデンサを薄膜で形
成することはも考えされる。しかし、厚膜抵抗体膜から
薄膜抵抗体に、また、厚膜コンデンサから薄膜コンデン
サに代えたとしても、サイズ的にも機能的に代わるとこ
ろはなかった。

【０００７】実際の例で考えると、バスライン終端等で
使用されるＲＣ回路では、信号ラインとのインピーダン
ス整合をとるために抵抗値を数十Ω〜数百Ωにする必要
がある。従来のチップ抵抗器、帯状厚膜抵抗体膜、帯状
厚膜抵抗体膜の代替としての薄膜抵抗体では、容量素子
と接続するために、電極パッドや引回し配線パターンが
必要となり、その結果、配線インダクタンスを大きくす
ることにつながり、平面的に広がる厚膜抵抗体膜、薄膜
抵抗体の長さが起因して寄生インダクタンスを発生して
しまう。その結果、例えば、図４に示すように周波数−
減衰量特性が理想的な特性からずれてしまう。例えば、
回路設計上、ＲＣローパスフィルタにおいては、所定周
波数以上の周波数領域において信号が通過しないことが
望ましい。しかしながら抵抗素子と容量素子の両素子が
もつ寄生インダクタンスＬｐと、容量素子の静電容量Ｃ
とできまる共振周波数１／（２π（Ｌｐ・Ｃ）^1/2）以
上の周波数領域においては、寄生インダクタンスにより
減衰量が低下する。図４の例では、寄生インダクタンス
Ｌｐが数ｎＨ、静電容量Ｃが１２０ｐＦのため、減衰量
が２０ｄＢ以下の周波数領域が、１ＧＨｚ〜１０ＧＨｚ
の領域に現れてしまう。

【０００８】実際の回路においては、予期しない高周波
信号の反射や高周波成分の通過を招いてしまうことにな
り、ＲＣ回路とは別のフィルタ等が必要になり、実装部
品点数をむやみに増大させてしまう。

【０００９】本発明は、上述の課題に鑑みて案出された
ものであり、その目的は、抵抗素子及び抵抗素子と容量
素子との間に生じる寄生インダクタンス分を極限まで低
減し、もって、理想的な特性（インピーダンス整合、フ
ィルタ特性）を有する薄膜ＲＣ素子を提供するものであ
る。

【００１０】

【課題を解決するための手段】本発明は、下部電極層上
に誘電体層と抵抗体層とを並設し、且つ前記誘電体層上
に上部容量電極層を、前記抵抗体層上に上部抵抗電極層
を形成したことを特徴とする薄膜ＲＣ素子である。

【００１１】また、好ましくは、誘電体層は、ダイヤモ
ンド、ＳｉＯ₂、Ａｌ₂Ｏ₃、Ｓｉ₃Ｎ₄、またはＰｂ
ＴｉＯ₃の薄膜から成り、前記抵抗体相は、ＳｉＣの薄
膜から成っている。

【００１２】

【作用】本発明によれば、抵抗体層の電流の流れ方向
は、下部電極層と上部電極層との間、即ち、素子の厚み
方向となり、抵抗体成分の寄生インダクタンス分を極限
まで小さくなる。また、下部電極層自身が抵抗体層を有
する抵抗素子と、誘電体層を有する容量素子とが共通化
されているため、引回し配線パターン間で発生する寄生
インダクタンス分を極限まで小さくなる。

【００１３】これより、理想的な特性（インピーダンス
整合、フィルタ特性）を有し、回路設計者の意図とする
特性を有する薄膜ＲＣ素子となる。

【００１４】尚、上述の構造のためには、抵抗素子及び
容量素子に共通的な下部電極層上に、抵抗体層及び誘電
体層を選択的に形成しなければならない。

【００１５】本発明の抵抗体層として例えばＳｉＣから
なる膜厚１μｍ以下で薄膜で形成することにより、体積
抵抗率が１０００Ωｃｍ以上の抵抗体薄膜を用いること
によって、膜厚方向を電流パスとする抵抗素子を作製す
ることができる。また、抵抗素子と電気的に接続する薄
膜コンデンサの誘電体層として、ダイヤモンド薄膜、Ｓ
ｉＯ₂薄膜、Ａｌ₂Ｏ₃薄膜などの酸化物薄膜、または
Ｓｉ₃Ｎ₄薄膜またはＰｂＴｉＯ₃などの強誘電体膜を
利用することができる。特に、ダイヤモンド薄膜は、抵
抗体層との同時被着が可能となり、好ましい材料であ
る。

【００１６】また、抵抗体層上に形成した上部抵抗電極
層としては、薄膜抵抗体の素子厚み方向を電流パスを規
定するように抵抗体層の所定位置に形成することが望ま
しい。これより抵抗体層の実効電流パスを極限まで小さ
くでき、理想的なＲＣ素子が実現できることができる。

【００１７】

【発明の実施の形態】以下、本発明の薄膜ＲＣ素子を図
面に基づいて説明する。

【００１８】図１は本発明の薄膜ＲＣ素子の平面図であ
り、図２は、図１中Ｘ−Ｘ線断面図である。

【００１９】図において、１は絶縁基板、２は下部電極
層、３は抵抗体層、４は誘電体層、５は上部抵抗電極
層、６は上部容量電極層であり、７は端子部である。

【００２０】絶縁基板１は、例えば、セラミック、ガラ
スなどからなり、例えば、絶縁基板１上には、下部電極
層２が略全面に形成されている。この下部電極層２は、
Ｔｉなどからなり、その膜厚は、０．３μｍである。

【００２１】この下部電極層２上に、抵抗体層３及び誘
電体層４が並設して被着されている。例えば、抵抗体層
３は、例えば２つの抵抗体層領域からなっている。

【００２２】抵抗体層３上には、上部抵抗電極層５が形
成されている。この上部抵抗電極層５も上述の２つの抵
抗体層３の上面の全面に形成されている。

【００２３】誘電体層４上には、上部容量電極層６が形
成されている。この上部抵抗電極層５及び上部容量電極
層６は、Ｎｉ、Ｃｒ、Ａｕ、Ｃｕなどが用いられ、図で
は、下層に厚み０．１μｍのＮｉ層５１、６１、上層に
厚み０．２μｍのＡｕ層５２、６２から成る２層構造と
なっている。

【００２４】また、この上部抵抗電極層５及び上部容量
電極層６の上部には、半田などの端子部７が形成されて
いる。例えば、半田バンプは、例えば直径０．１〜０．
５ｍｍの概略半球形状となっている。この端子部７は、
２つの抵抗層領域Ａ、Ｂに形成された上部抵抗電極層５
の全面に略形成されており、また、上部容量電極層６上
の所定位置に形成されている。図では、上部容量電極層
６上に２箇所に形成されている。

【００２５】また、絶縁基板１の略全面には、端子部７
を露出するように、絶縁保護膜８が形成されている。

【００２６】上述の構造の薄膜ＲＣ素子では、抵抗体層
３が被着形成される下部電極層と、誘電体層４が被着形
成される下部電極層とが、絶縁基板１上の略全面に形成
した下部電極層２で共通に用いられている。即ち、抵抗
体層３と誘電体層４とが互いに近接しあって形成されて
いる。これより、抵抗素子と容量素子との接続のための
配線パターンが実質的に不要となり、そのインダクタン
スを極小化することができる。

【００２７】また、抵抗素子において、抵抗体層３上
に、その抵抗体層３の形状に応じた形状の上部抵抗電極
層５が形成されている。これにより、抵抗部分の電流パ
スは抵抗体層の厚み方向となり、しかも、薄膜抵抗体に
よって形成されているため、抵抗体層を流れる電流の実
効長は非常に短く、寄生インダクタンスを極限まで小さ
くすることができる。これより、理想的な特性（インピ
ーダンス整合、フィルタ特性）を有する薄膜ＲＣ素子を
達成することができる。

【００２８】例えば、上述の薄膜ＲＣ素子において、端
子部７のうち、抵抗層領域Ａ上に形成された端子部を７
ａ及び抵抗層領域Ｂ上に形成された端子部を７ｂ、上部
容量電極層６上の２つの端子部を７ｃ、７ｄとして、端
子部７ａ、７ｂを用いて所定高周波回路の信号ラインに
接続し、端子部７ｃ、７ｄを接地電位に接続することに
より、Ｔ形フィルタ回路を構成する薄膜ＲＣ素子とな
る。

【００２９】このようなＴ形フィルタ回路では、信号ラ
インの入力側、出力側を端子部７ａ、７ｂとを入れ換え
て接続しても、入力回路側から見たインピーダンスと、
出力回路側から見たインピーダンスとが常に同一にな
り、端子部７ａ、７ｂの極性を考慮することなく、安定
したフィルタ特性が得られ、非常に取り扱いに優れた薄
膜ＲＣ素子となる。

【００３０】実施例１上述の下部電極層２の形成は高周波マグネトロンスパッ
タ法を利用して、抵抗体層３及び誘電体層４の形成はＥ
ＲＣプラズマＣＶＤ法を、上部抵抗電極層５および上部
容量電極層６の形成は高周波マグネトロンスパッタ法を
利用して各層を形成した。

【００３１】高周波マグネトロンスパッタ法は、スパッ
タ用ガスとしてプロセスチャンバー内にアルゴンガスを
導入し、真空排気により圧力は６. ７Ｐａに維持した。

【００３２】加熱した状態の基板１とターゲットとの間
を６０ｍｍに設定し、高周波電源により１３. ５６ＭＨ
ｚの高周波電圧を印可し、ターゲット背面に設置された
永久磁石により形成されたマグネトロン磁界により、タ
ーゲット近傍に高密度のプラズマを生成させてターゲッ
ト表面のスパッタを行う。

【００３３】ＥＲＣプラズマＣＶＤ法で、２段階の連続
した成膜により抵抗体層２となるＳｉＣ層と、誘電体層
３となるダイヤモンド層を形成する。第１段階時のプロ
セスガスとして、テトラメチルシラン、メタン、水素を
用いて、第２段階時のプロセスガスとして、メタン、二
酸化炭素、水素をそれぞれ用い、真空排気により圧力を
６．７Ｐａに維持した。外部から磁場コイルにより電子
サイクロトロン共鳴条件の磁束密度以上が得られるよう
に磁場を印加するとともに、マイクロ波を２方向からそ
れぞれ３ｋＷずつ、計６ｋＷ入射させてＥＲＣプラズマ
を発生させて成膜を行った。成膜時の温度は６００℃、
基板表面には金属マスクを設置した。

【００３４】作製は以下のとおりの手順で行った。

【００３５】厚さ０．２５ｍｍのアルミナ基板１上に第
１のマスクパターンでＴｉターゲットの高周波マグネト
ロンスパッタによりＴｉの下部電極層２を例えば０．３
μｍの厚みで被着形成した。

【００３６】次に、ダイヤモンドの誘電体層４を成長さ
せる領域のみに、ダイヤモンド砥粒による前処理を行っ
た後、誘電体層４の被着領域、抵抗体層３の被着領域の
みが開口した第２のマスクパターンを下部電極層２の表
面に設置してＥＲＣプラズマＣＶＤ法の上述２段階成膜
を行なう。これより、ダイヤモンド砥粒による前処理を
行なった領域に、プロセスガスの炭素成分がダイヤモン
ド成長して誘電体層４が、前処理していない領域には、
プロセスガスのシリコン、炭素成分によって、ＳｉＣが
成長して抵抗体層３が夫々形成できる。

【００３７】さらに、この第１段階成膜に引き続き、第
２段階成膜時に誘電体層４側のダイヤモンド層がさらに
成長し、所定厚み（０．５μｍ）のダイヤモンドから成
る誘電体層４が形成される。一方、第１段階成膜時でＳ
ｉＣのみが成長した抵抗層領域では、第２の段階成膜の
プロセスガスでは、Ｓｉがないため、ＳｉＣのさらなる
成長は認められず、所定厚み（０．１６μｍ）のＳｉＣ
から成る抵抗体層３が形成される。

【００３８】即ち、第１の段階成膜は、実質的に抵抗体
層３の厚みによって、成膜条件が制御されるものであ
り、第２の段階成膜は、第１の段階成膜で形成されたダ
イヤモンド層と合算されて、所定厚みの誘電体層４にな
るように成膜条件が制御されるものである。

【００３９】次に、誘電体層４及び抵抗体層３上に、上
部抵抗電極層５、上部容量電極層６の形成領域のみが開
口した第３のマスクパターンを設置して、スパッタ法に
よりＮｉ層、Ａｕ層の多層構造からなる上部抵抗電極層
５及び上部容量電極層６を被着形成する。具体的には、
Ｎｉタゲーットを用いて、各電極層５、６を構成するＮ
ｉの下層５１、６１を形成する。続いてＡｕタゲーット
を用いて、各電極層５、６を構成するＡｕの上層５２、
６２を形成する。

【００４０】このように形成して上部抵抗電極層５、上
部容量電極層６を形成した絶縁基板１をチャンバーより
取出し後、実質的に絶縁基板１の全面に、スピンコート
法でＢＣＢ（ベンゾシクロブテン）塗布膜を塗布し、露
光、現像により端子部領域のみを除去して、硬化処理し
て、所定形状の絶縁保護膜８を形成する。

【００４１】その後、絶縁保護膜８の所定位置、即ち、
現像によって上部抵抗電極層５、上部容量電極層６が露
出している部位に、はんだ印刷、はんだリフローによっ
て０．２ｍｍφのはんだバンプからなる端子部７を形成
した。

【００４２】以上のように、厚さ寸法０．４ｍｍ以下の
超薄型の薄膜ＲＣ素子を形成した。

【００４３】得られた薄膜ＲＣ素子を特性インピーダン
ス１００Ωのライン中に挿入し、入出力間の電圧透過特
性を評価した。結果を図３に示した。従来のＲＣ素子と
比較して、寄生インダクタンスによる共振が現れず、理
想的状態の特性に近似したＲＣフィルタ特性が得られ
た。

【００４４】実施例２上述の下部電極層２、抵抗体層３、誘電体層４、上部抵
抗電極層５及び上部容量電極層６の形成も高周波マグネ
トロンスパッタ法を利用しても構わない。

【００４５】この場合、ターゲットとして、４つのター
ゲット、例えば、Ｔｉ、Ａｕ、ＳｉＣ、ＳｉＯ₂を用い
た。また、各層のパターンニングが連続して行なえるよ
う基板上に設置されるマスクは、真空チャンバー内で交
換できる機構とした。

【００４６】また、厚さ０．２５ｍｍのアルミナ基板１
上にＴｉターゲット及びＡｕターゲットを用いて、Ｔｉ
下層、Ａｕ上層からなる多層構造の下部電極層２を被着
形成する。

【００４７】次に、抵抗体層３領域のみが開口したマス
ク及びＳｉＣターゲットを用いて、所定領域のみにＳｉ
Ｃからなる抵抗体層３を被着形成する。

【００４８】次に、誘電体層４領域のみが開口したマス
ク及びＳｉＯ₂ターゲットを用いて、所定領域のみにＳ
ｉＯ₂からなる誘電体層４を被着形成する。

【００４９】次に、上部抵抗電極層５、上部容量電極層
６領域のみが開口したマスク、Ｎｉターゲット及びＡｕ
ターゲットを用いて、Ｎｉ下層、Ａｕ上層からなる多層
構造の上部抵抗電極層５、上部容量電極層６を被着形成
する。

【００５０】このようにして、下部電極層２、抵抗体層
３、誘電体層４、上部抵抗電極層５・上部容量電極層６
を個別のターゲットを用いて夫々被着形成し、絶縁保護
膜８、端子部７を形成して、厚さ寸法０．４ｍｍ以下の
超薄型の薄膜ＲＣ素子を形成した。このように得られた
薄膜ＲＣ素子を特性インピーダンス１００Ωのライン中
に挿入し、入出力電圧透過特性を評価しても、寄生イン
ダクタンスによる共振が現れず、理想的状態の特性に近
似したＲＣフィルタ特性が得られた。

【００５１】尚、誘電体層の形成にあたり夫々ターゲッ
トを変えることにより、ＳｉＯ₂以外にＡｌ₂Ｏ₃、Ｓ
ｉ₃Ｎ₄、ＰｂＴｉＯ₃の薄膜を形成することもでき
る。

【００５２】また、上述の実施例では、上部容量電極層
６上には端子部７が２つ、即ち端子部７ｃ、７ｄが形成
されているが、これは、容量素子の電流パスを２つに分
けて電流パスを分流してインダクタンスの低減を意図し
たものであり、上部容量電極層６の端子部７の形成個
数、形成箇所は任意に変更することができる。また、抵
抗体層３もＴ型フィルタを意図して、２つの領域に抵抗
体層３及び各々に端子部７ａ、７ｂを形成しているが、
例えば、下部電極層２上に、１つの抵抗体層、上部電極
層、（端子部）からなる１つの抵抗体素子を形成し、Ｌ
型フィルタに用いても構わず、さらに、複数の抵抗体素
子、複数の容量素子を互いに下部電極層で接続して、多
連型のＲＣ素子としても構わない。

【００５３】

【発明の効果】以上のように、本発明によれば、薄膜技
法によって形成された抵抗体層及び薄膜技法によって形
成された誘電体層を共通の下部電極層上に並設し、かつ
外部回路と接続する端子部を各抵抗体層及び誘電体層上
に各上部電極層を介して形成した。即ち、抵抗体素子に
おいて、端子部の直下には、上部抵抗電極層、抵抗体
層、下部電極層が位置していることになり、電流パスを
厚み方向に設定できるため、抵抗素子の実効電流パスを
極限まで小さくでき、寄生インダクタンスを極小化でき
る。

【００５４】さらに、下部電極層上に、抵抗体層及び誘
電体層が近接して形成することができるため、この下部
電極層の寄生インダクタンスも極小化できる。

【００５５】このため、例えば、ＲＣフィルタとして用
いた場合、理想的なフィルタ特性を簡単に導出できる薄
膜ＲＣ素子となる。

【図面の簡単な説明】

【図１】本発明の薄膜ＲＣ素子の平面図である。

【図２】図１中Ｘ−Ｘ線断面の構造を示す断面図であ
る。

【図３】本発明の実施例の薄膜ＲＣ素子の電圧透過特性
を示す図である。

【図４】従来のＲＣ素子の電圧透過特性を示す図であ
る。

【符号の説明】

１・・・絶縁基板２・・・下部電極層３・・・抵抗体層４・・・誘電体層５・・・上部抵抗電極層６・・・上部容量電極層７・・・端子部８・・・絶縁保護膜

Claims

【特許請求の範囲】

【請求項１】下部電極層上に誘電体層と抵抗体層とを
並設し、且つ前記誘電体層上に上部容量電極層を、前記
抵抗体層上に上部抵抗電極層を形成したことを特徴とす
る薄膜ＲＣ素子。
【請求項２】前記誘電体層は、ダイヤモンド、ＳｉＯ
₂、Ａｌ₂Ｏ₃、Ｓｉ₃Ｎ₄、ＰｂＴｉＯ₃の薄膜から
なり、前記抵抗体層は、ＳｉＣの薄膜から成ることを特
徴とする請求項１記載の薄膜ＲＣ素子。