JP2001015382A

JP2001015382A - 薄膜コンデンサ

Info

Publication number: JP2001015382A
Application number: JP11184412A
Authority: JP
Inventors: Naonori Nagakari; 尚謙永仮
Original assignee: Kyocera Corp
Current assignee: Kyocera Corp
Priority date: 1999-06-29
Filing date: 1999-06-29
Publication date: 2001-01-19

Abstract

(57)【要約】【課題】幅広い周波数領域でデカップリングコンデンサ
として機能し得る大容量でかつ低インダクタンス構造を
有する薄膜コンデンサを提供する。【解決手段】絶縁基板１の表面に、下側電極層２、誘電
体層３、上側電極層４を順次積層してなるとともに、上
側電極層４上面の縁部に複数の第１外部端子７を設け、
さらに誘電体層３および上側電極層４の回りに形成され
た下側電極層２の環状露出部６に、第１外部端子７に近
接して複数の第２外部端子８を設けた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は薄膜コンデンサに関
し、例えば、高速動作する電気回路に配設され、高周波
ノイズのバイパス用として、もしくは電源電圧の変動防
止用に供される、大容量、低インダクタンスの薄膜コン
デンサに関するものである。

【０００２】

【従来技術】近年、電子機器の小型化、高機能化に伴
い、電子機器内に設置される電子部品にも小型化、薄型
化、高周波対応などの要求が強くなってきている。

【０００３】特に、大量の情報を高速に処理する必要の
あるコンピュータの高速デジタル回路では、パーソナル
コンピュータレベルにおいても、ＣＰＵチップ内のクロ
ック周波数は４００ＭＨｚ〜１ＧＨｚ、チップ間バスの
クロック周波数も１００ＭＨｚ以上という具合に高速化
の動きが顕著である。

【０００４】一方、ＩＣ回路の高速動作に伴う諸問題は
各素子の小型化よりも一層深刻な問題である。このう
ち、コンデンサの役割である高周波ノイズの除去機能に
おいて、特に重要となるのは、論理回路の切り替えが同
時に発生したときに生ずる電源電圧の瞬間的な低下をコ
ンデンサに蓄積されたエネルギーを瞬時に供給すること
により低減する機能であり、いわゆるデカップリングコ
ンデンサと称されるものである。

【０００５】このデカップリングコンデンサに要求され
る性能は、クロック周波数よりも速い負荷部の電流変動
に対して、いかにすばやく電流を供給できるかにある。
従って、１００ＭＨｚ〜１ＧＨｚにおける周波数領域に
対してコンデンサとして確実に機能しなければならな
い。

【０００６】この周波数領域で確実に機能させるために
は、デカップリングコンデンサ素子自身の持つインピー
ダンスを高周波の領域においても減少させ、貯えられた
電荷を瞬時に必要な電流として供給できる性能を有する
ことが非常に重要である。

【０００７】必要な周波数領域でコンデンサ素子のイン
ピーダンスを最小にするためには、コンデンサ素子自身
の静電容量成分を大きくし、抵抗成分並びにインダクタ
ンス成分を小さくするか、等価直列インダクタンスＥＳ
Ｌと静電容量Ｃとで決定される共振周波数ｆ₀＝１／２
π（ＥＳＬ・Ｃ）^1/2を必要周波数に合わせるように静
電容量を下げればよい。

【０００８】前者の手法は、まず静電容量に関しては、
上述したように電極に狭持された誘電体層の厚みを薄く
することがもっとも有効である。抵抗成分は誘電体の誘
電損失および電極部の抵抗により決定され、電極部の抵
抗については数ＧＨｚ以上で顕著になる表皮効果を別に
すれば、ほぼ一定値と考えればよい。

【０００９】インダクタンスを減少させる方法としては
以下に示す３つの方法がある。第１の方法は電流経路の
長さを最小にする方法、第２は電流経路をループ構造と
しループ断面積を最小にする方法、第３は電流経路をｎ
個に分配して実効的なインダクタンスを１／ｎにする方
法である。これらの３つの方法は、特開昭６０−９４７
１６号公報、特公昭６２−２４４９号公報、特開平４−
２１１１９１号公報等に開示されている。

【００１０】上記のようにコンデンサ素子のインダクタ
ンス低減により、素子のインピーダンスを低減させる試
みはなされているが、使用できる領域はコンデンサの静
電容量とインダクタンスで決定される共振周波数付近の
みである。これ以上の周波数領域で容量を下げて使用し
た場合、上記共振周波数±数十ＭＨｚ程度の領域でしか
機能しないコンデンサ素子になってしまう。

【００１１】共振周波数付近でしかインピーダンスが下
がらない点を克服し、広い周波数領域において低インピ
ーダンスで機能するコンデンサ素子を実現する方法とし
ては、容量の異なるコンデンサ素子を並列接続する手段
が考えられている。

【００１２】例えば、特開平６−７７０８３号公報で開
示されているように、比誘電率の異なる複数の誘電体材
料を並列に配列し、大容量でかつ高周波特性に優れるコ
ンデンサを得る試みもある。

【００１３】積層セラミックコンデンサにおいては、特
開平８−１６２３６８号公報に記載されているように、
１つのコンデンサ内で電極面積および誘電体層厚みを変
えることにより、容量の異なる２つのコンデンサ素子を
並列接続し、単一の部品で広い周波数領域でノイズ吸収
機能を発現される試みがなされている。

【００１４】また、特開平９−２４６０９８号公報に
は、各容量が異なるように各層の電極を形成し、各段を
インダクタ素子を介して並列接続することにより、広い
周波数領域でノイズ吸収機能を発現させる試みがなされ
ている。

【００１５】

【発明が解決しようとする課題】しかしながら、特開平
６−７７０８３号公報のコンデンサでは、外部端子電極
が１対のままであったため、内部構造のコンデンサを平
面内で分割しても、等価回路は単一のコンデンサと何ら
変わらないため、材料の誘電特性の並列効果のみで、等
価回路上の効果は現れていないと考えられる。

【００１６】また、特開平８−１６２３６８号公報の並
列コンデンサでは、等価回路上は並列回路であるが、チ
ップ内の２つのコンデンサ素子の自己インダクタンスが
大きいと、その並列接続の大きな効果を得ることができ
ない。さらに、この構造では２つのコンデンサ素子自身
には同一方向の電流が流れてしまうため、２つのコンデ
ンサ素子間の相互インダクタンスが大きくなり、並列接
続の効果を期待することはできない。

【００１７】また、特開平９−２４６０９８号公報の並
列コンデンサの間にインダクタ素子を挿入するコンデン
サでは、素子全体のインダクタンスが増大してしまい低
インピーダンス化に逆行する。さらに重要な問題とし
て、各共振点間には並列共振によるインピーダンスの極
大点が存在してしまう点が上げられる。この並列共振を
抑えないと１００ＭＨｚ以上の広い周波数領域でインピ
ーダンスを下げることはできない。

【００１８】本発明は、幅広い周波数領域で機能し得る
大容量でかつ低インダクタンスの薄膜コンデンサを提供
することを目的とする。

【００１９】

【課題を解決するための手段】本発明の薄膜コンデンサ
は、絶縁基板の表面に、下側電極層、誘電体層、上側電
極層を順次積層してなるとともに、前記上側電極層上面
の縁部に複数の第１外部端子を設け、さらに前記誘電体
層および前記上側電極層の回りに形成された前記下側電
極層の環状露出部に、前記第１外部端子に近接して複数
の第２外部端子を設けたものである。

【００２０】ここで、複数の第１外部端子が上側電極層
上面の縁部に所定間隔を置いて環状に設けられており、
複数の第２外部端子が下側電極層の環状露出部に所定間
隔を置いて環状に設けられていることが望ましい。ま
た、第１外部端子および第２外部端子がそれぞれ４個以
上設けられていることが望ましい。さらに、第１外部端
子と、該第１外部端子に近接する第２外部端子との距離
が０．４５ｍｍ以下であることが望ましい。

【００２１】

【作用】本発明の薄膜コンデンサでは、上側電極層上面
の縁部に複数の第１外部端子を設け、さらに誘電体層お
よび上側電極層の回りの下側電極層の環状露出部に、第
１外部端子に近接して複数の第２外部端子を設けたの
で、下側電極層の環状露出部の複数の第２外部端子から
入力された電流は、下側電極層、誘電体層を介して、上
側電極層上面の縁部に形成された複数の第１外部端子に
流れ、個々の第２外部端子からの入力電流は薄膜コンデ
ンサの面内で複数の方向に確実に分流されるため、相互
インダクタンスの影響を受けずに複数個の薄膜コンデン
サを並列接続したような効果が現れ、実効的なインダク
タンスを減少させることができる。このように分流効果
と並列接続の効果によって、幅広い周波数領域で低イン
ピーダンス特性を示すことが可能となる。

【００２２】また、全インダクタンスが第１外部端子と
第２外部端子の数と配置位置によって決定されるので、
外形寸法による制限はなく、大容量で、かつ低インダク
タンスの薄膜コンデンサを容易に得ることができる。

【００２３】また、複数の第１外部端子を上側電極層上
面の縁部に所定間隔を置いて環状に設け、複数の第２外
部端子を下側電極層の環状露出部に所定間隔を置いて環
状に設けることにより、個々の第２外部端子からの入力
電流を複数の方向に確実に分流することができ、実効的
なインダクタンスをさらに減少させることができ、さら
に幅広い周波数領域で低インピーダンス特性を示すこと
が可能となる。

【００２４】さらに、第１外部端子および第２外部端子
をそれぞれ４個以上設けることにより、実効的なインダ
クタンスを最小限に抑制することができる。

【００２５】また、第１外部端子と、該第１外部端子に
近接する第２外部端子との距離を０．４５ｍｍ以下とす
ることにより、薄膜コンデンサの寸法を小型化できると
ともに、実効的なインダクタンスを最小限に抑制するこ
とができる。

【００２６】

【発明の実施の形態】図１及び図２は本発明の薄膜コン
デンサを示すもので、この薄膜コンデンサは、絶縁基板
１上に、下側電極層２、誘電体層３、上側電極層４を順
次積層して構成されている。下側電極層２、誘電体層
３、上側電極層４はいずれも正方形状とされており、そ
の一辺の長さは、下側電極層２、誘電体層３、上側電極
層４の順で小さくされている。即ち、下側電極層２、誘
電体層３、上側電極層４の面積は、この順序で小さくさ
れており、積層した場合には、上方から見ると、図１に
示したように、誘電体層３および上側電極層４の回りの
下側電極層２には、環状露出部６が形成されている。

【００２７】そして、本発明の薄膜コンデンサでは、上
側電極層４上面の縁部には複数の第１外部端子７が設け
られ、下側電極層２の環状露出部６には、第１外部端子
７に近接して複数の第２外部端子８が設けられている。

【００２８】複数の第１外部端子７は上側電極層４上面
の縁部に所定間隔を置いて環状に設けられており、複数
の第２外部端子８が下側電極層２の環状露出部６に所定
間隔を置いて環状に設けられている。

【００２９】ここで、第１外部端子７は、図１に示した
ように、下側電極層２の環状露出部６（縁部）に等間隔
で配置されている。この時、第１外部端子７同士の間隔
は、素子サイズ、端子サイズによって変わるため、特に
限定されないが、実装を考慮すると一定の間隔であるこ
とが望ましい。

【００３０】また、第２外部端子８は、図１に示したよ
うに、上側電極層４上の第１外部端子７に近接した位置
に配置されており、第２外部端子８も第１外部端子７と
同様に一定間隔で配置されることが望ましい。

【００３１】第１外部端子７および第２外部端子８はそ
れぞれ４個以上設けられていることが望ましい。これ
は、実装の面を考慮すると、第１外部端子７および第２
外部端子８がそれぞれ４個未満の場合は、基板等への実
装時の安定性が悪く、信頼性を確保することができな
い。特には、インダクタンスを抑制するという点から
は、第１外部端子７および第２外部端子８はそれぞれ１
２個以上設けられていることが望ましい。図１では第１
外部端子７が１６個、第２外部端子８が２０個形成され
ている。

【００３２】尚、第１外部端子７および第２外部端子８
はそれぞれ複数設けられているが、これは、図１、２に
示した正方形状の薄膜コンデンサにおいて、第１外部端
子７および第２外部端子８が１個の場合には、入力電流
の分流効果が十分発揮できず、薄膜コンデンサの全イン
ダクタンスを減少させる効果が小さく、低インダクタン
スの薄膜コンデンサが得られないからである。

【００３３】第１外部端子７と、該第１外部端子７に最
も近接する第２外部端子８との距離Ｐが０．４５ｍｍ以
下とされている。これは０．４５ｍｍよりも大きくなる
と大型化するとともに、インダクタンスが大きくなる傾
向にあるからである。距離Ｐは、実装の面から考えて一
定間隔であることが望ましく、かつできる限り近接させ
る方がインダクタンスを低下させる点で有効であること
は言うまでもない。

【００３４】尚、図１では、正方形状の下側電極層２、
誘電体層３、上側電極層４を形成した例について説明し
たが、４方向以上に分流可能な形状であれば、特に限定
されない。

【００３５】また、図２に示すように、薄膜コンデンサ
全体を覆うように、即ち、下側電極層２、誘電体層３、
上側電極層４の露出面を被覆するように保護膜層９が形
成されている。保護膜層９は、第２外部端子８と第１外
部端子７間の絶縁性を確保するため形成される。尚、図
１においては、理解を容易にするため保護膜層９の記載
は省略した。

【００３６】保護膜層９には、下側電極層２および上側
電極層４からの電気的な信号を取り出すためのビアホー
ルが形成されており、これらビアホール内部には第１外
部端子７、第２外部端子８がそれぞれ形成され、これら
の第１外部端子７、第２外部端子８が、基板に形成され
た電極に接続され、本発明の薄膜コンデンサが基板に搭
載されることになる。

【００３７】本発明に用いられる絶縁基板１としてはア
ルミナ、サファイア、窒化アルミ、ＭｇＯ単結晶、Ｓｒ
ＴｉＯ₃単結晶、表面酸化シリコン、ガラス及び石英等
から選択されるもので特に限定されない。

【００３８】また、電極層材料としては、白金（Ｐ
ｔ）、金（Ａｕ）、銀（Ａｇ）、パラジウム（Ｐｄ）、
低抵抗のＣｕ、Ｎｉ等が好適に使用可能であり、誘電体
層との反応性が小さい材料であれば特に限定されず、ス
クリーン印刷、スパッタ等の手法で形成可能であればよ
い。

【００３９】また、第１外部端子７と第２外部端子８
は、半田ボール若しくは半田ペースト等により形成され
る半田バンプやＡｇ−Ｐｄ等のペーストのスクリーン印
刷、Ｎｉ−半田メッキ、Ｎｉ−Ｓｎメッキ等の公知の技
術で形成可能であればよい。

【００４０】さらに、誘電体層材料は、高周波領域にお
いて高い誘電率を有するものであれば良いが、Ｐｂ、Ｍ
ｇ、Ｎｂを含むペロブスカイト型酸化物結晶からなる誘
電体やそれ以外のＰＺＴ、ＰＬＺＴ、ＢａＴｉＯ₃、Ｓ
ｒＴｉＯ₃、Ｔａ₂Ｏ₅やこれらに他の金属を添加した
り、置換した化合物であってもよく、特に限定されるも
のではない。また、薄膜タイプの場合、誘電体層の膜厚
は高い容量と絶縁性を確保するため、０．３〜１．０μ
ｍ、特に０．４〜０．８μｍが望ましい。

【００４１】以上のように構成された薄膜コンデンサで
は、まず第２外部端子８から下側電極層２を介して入力
された電流は、図１の矢印で示したように、近接する第
１外部端子７に流れる。この時、第１外部端子７および
第２外部端子８は、薄膜コンデンサの面内で均等に配置
されているため、４方向に分割された入力電流は相互イ
ンダクタンスの影響を受けずに薄膜コンデンサの面内で
４方向以上に確実に分流される。このため、４つ以上の
コンデンサを並列接続したような効果が現れ、実効的な
インダクタンスを減少させることができる。

【００４２】そして、分流効果と並列接続効果を充分に
発揮することによって、幅広い周波数領域で低インピー
ダンス特性を示す薄膜コンデンサを得ることができる。

【００４３】

【実施例】各電極層の形成は高周波マグネトロンスパッ
タ法を用いた。まず、スパッタ用ガスとしてプロセスチ
ャンバー内にＡｒガスを導入し、真空排気により圧力は
６．７Ｐａに維持した。スパッタ時には成膜する材料種
のターゲット位置に基板ホルダーを移動させ、基板−タ
ーゲット間距離は６０ｍｍに固定した。

【００４４】次に、基板ホルダーとターゲット間には外
部の高周波電源により１３．５６ＭＨｚの高周波電圧を
印加し、ターゲット背面に設置された永久磁石により形
成されたマグネトロン磁界により、ターゲット近傍に高
密度のプラズマを生成させてターゲット表面のスパッタ
を行った。

【００４５】本実施例では、基板に最近接のターゲット
にのみ印加してプラズマを生成した。基板ホルダーはヒ
ータによる加熱機構を有しており、スパッタ成膜中の基
板温度は一定となるよう制御した。また、基板ホルダー
に設置された基板のターゲット側には厚さ０．１ｍｍの
金属マスクが設置されており、成膜パターンに応じて必
要なマスクが基板成膜面にセットできる構造とした。

【００４６】誘電体層は全てゾルゲル法にて作製した。
即ち、酢酸ＭｇとＮｂエトキシドを１：２のモル比で秤
量し、１，３−プロパンジオール中で還流操作（約１２
４℃で６時間）を行い、ＭｇＮｂ複合アルコキシド溶液
（Ｍｇ＝５．０ｍｍｏｌ、Ｎｂ＝１０．０ｍｍｏｌ、
１，３−プロパンジオール１００ｍｍｏｌ）を合成し
た。次にこのＭｇＮｂ複合アルコキシド溶液に酢酸鉛
（三水和物）１５ｍｍｏｌを添加し、６０℃で溶解さ
せ、Ｐｂ（Ｍｇ_1/3Ｎｂ_2/3）Ｏ₃（ＰＭＮ）前駆体溶
液を合成した。

【００４７】そして、正方形状の下側電極層のマスクパ
ターンにより、０．３μｍ厚みのＡｕ系膜が形成された
厚さ０．２５ｍｍのアルミナの基板上に、塗布溶液をス
ピンコーターで塗布し、乾燥させた後、約４００℃で熱
処理を１分間行い、ゲル膜を作製した。

【００４８】塗布溶液の塗布−熱処理の操作を繰り返し
た後、約８２０℃で２分間（大気中）の焼成を行い、膜
厚０．７μｍのＰＭＮ薄膜を得た。得られた薄膜のＸ線
回折結果より、ペロブスカイト生成率を計算するとそれ
ぞれ約９５％であった。その後、フォトレジスト工程に
より、誘電体層が下側電極層の内側に形成されるよう誘
電体層のパターニングを行った。

【００４９】この誘電体層表面の内側に上側電極層が形
成されるよう、マスクパターンによってＡｕ系電極をス
パッタ蒸着した。

【００５０】また、端子電極数並びに外部端子間の距離
Ｐの異なる試料も作製した。それぞれの素子形成後、光
感光性樹脂を用い、それぞれの素子に対応したビアホー
ルを有する保護膜層を形成し、そのビアホール内に、半
田ペーストのスクリーン印刷により、半田ペーストを印
刷した後、リフロー処理によって、直径０．１ｍｍの半
田バンプを形成し、第１外部端子および第２外部端子を
有する図３に示すような薄膜コンデンサを得た。

【００５１】作製した薄膜コンデンサの１ＭＨｚ〜１．
８ＧＨｚでのインピーダンス特性をインピーダンスアナ
ライザー（ヒューレットパッカード社製ＨＰ４２９１
Ａ）とマイクロ波プローブ（ピコプローブ社製）を用い
て、静電容量およびインダクタンスを測定した。その結
果を表１に示す。尚、表１において第１外部端子、第２
外部端子を１個、２個、３個、４個、１２個、１６個有
する薄膜コンデンサとは、図３（ａ）、（ｂ）、
（ｃ）、（ｄ）、（ｅ）、（ｆ）に示すような薄膜コン
デンサである。

【００５２】

【表１】

【００５３】この表１から、外部端子間距離Ｐが０．４
５ｍｍ以下の薄膜コンデンサにおいて、第１外部端子お
よび第２外部端子数を２個以上配置することによって、
全インダクタンス１００ｐＨ以下という低インダクタン
スな薄膜コンデンサを作製することができる。

【００５４】尚、図４（ａ）に、第１外部端子、第２外
部端子が１６個形成され、外部端子間距離Ｐが０．２ｍ
ｍの図３（ｆ）に示す薄膜コンデンサのインピーダンス
特性を示した。この試料では、広い周波数領域で低いイ
ンピーダンス特性を有することが判る。一方、図４
（ｂ）に、第１外部端子、第２外部端子が１個形成さ
れ、外部端子間距離Ｐが０．２ｍｍの図３（ａ）に示す
薄膜コンデンサのインピーダンス特性を示した。尚、表
１における静電容量は１ＭＨｚの値、インダクタンスは
Ｌ＝１／（２πｆ₀）²×Ｃから計算した値である。

【００５５】

【発明の効果】本発明の薄膜コンデンサでは、まず複数
個の第２外部端子から下側電極層を介して入力された電
流は、近接した複数個の第２外部端子に流れ、例えば、
第１外部端子および第２外部端子を薄膜コンデンサの面
内で均等に配置することにより、入力電流は相互インダ
クタンスの影響を受けずに薄膜コンデンサの面内で複数
の方向に確実に分流される。このため、複数個の薄膜コ
ンデンサを並列接続したような効果が現れ、実効的なイ
ンダクタンスを減少させることができる。そして、分流
効果と並列接続効果を充分に発揮することによって、幅
広い周波数領域で低インピーダンス特性を示す薄膜コン
デンサを得ることができる。

【図面の簡単な説明】

【図１】本発明の薄膜コンデンサの平面図を示すもので
ある。

【図２】本発明の薄膜コンデンサの断面図である。

【図３】実施例で作製した薄膜コンデンサの外部端子の
配置を示す平面図である。

【図４】従来と本発明の薄膜コンデンサのインピーダン
ス特性を示す図である。

【符号の説明】

１・・・絶縁基板２・・・下側電極層３・・・誘電体層４・・・上側電極層６・・・環状露出部７・・・第１外部端子８・・・第２外部端子

Claims

【特許請求の範囲】

【請求項１】絶縁基板の表面に、下側電極層、誘電体
層、上側電極層を順次積層してなるとともに、前記上側
電極層上面の縁部に複数の第１外部端子を設け、さらに
前記誘電体層および前記上側電極層の回りに形成された
前記下側電極層の環状露出部に、前記第１外部端子に近
接して複数の第２外部端子を設けたことを特徴とする薄
膜コンデンサ。
【請求項２】複数の第１外部端子が上側電極層上面の縁
部に所定間隔を置いて環状に設けられており、複数の第
２外部端子が下側電極層の環状露出部に所定間隔を置い
て環状に設けられていることを特徴とする請求項１記載
の薄膜コンデンサ。
【請求項３】第１外部端子および第２外部端子がそれぞ
れ４個以上設けられていることを特徴とする請求項２ま
たは３記載の薄膜コンデンサ。
【請求項４】第１外部端子と、該第１外部端子に近接す
る第２外部端子との距離が０．４５ｍｍ以下であること
を特徴とする請求項１乃至３のうちいずれかに記載の薄
膜コンデンサ。