JP2000286148A

JP2000286148A - コンデンサ

Info

Publication number: JP2000286148A
Application number: JP11089965A
Authority: JP
Inventors: Shigeo Atsunushi; 成生厚主
Original assignee: Kyocera Corp
Current assignee: Kyocera Corp
Priority date: 1999-03-30
Filing date: 1999-03-30
Publication date: 2000-10-13

Abstract

(57)【要約】【課題】実装時の信頼性を向上させ、低インダクタン
ス構造を有するコンデンサを提供する。【解決手段】基板１上に、第１電極層２、誘電体層３、
第２電極層４を積層して成る複数の容量発生領域（容量
素子Ａ〜Ｄ）を配置するとともに、前記誘電体層３の領
域以外で、隣接する一方の容量素子Ａの第１電極層２ａ
及び第２電極層４ｂは、他方のの容量素子Ｂの第２電極
層４ｂ及び第１電極層２ｂに接続し、該各電極の接続部
分に端子電極５、６を形成したコンデンサである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はコンデンサに関し、
例えば、高速動作する電気回路に配設され、高周波ノイ
ズのバイパス用、もしくは電源電圧の変動防止用に供さ
れる、大容量、低インダクタンスのコンデンサに関する
ものである。

【０００２】

【従来の技術】近年においては、電子機器の小型化、高
機能化に伴い、電子機器内に設置される電子部品にも小
型化、薄型化、高周波対応などの要求が強くなってきて
いる。

【０００３】特に大量の情報を高速に処理する必要のあ
るコンピュータの高速デジタル回路では、パーソナルコ
ンピュータレベルにおいても、ＣＰＵチップ内のクロッ
ク周波数は１００ＭＨｚから数百ＭＨｚ、チップ間バス
のクロック周波数も３０ＭＨｚから１００ＭＨｚと高速
化が顕著である。

【０００４】また、ＬＳＩの集積度が高まりチップ内の
素子数の増大につれ、消費電力を抑えるために電源電圧
は低下の傾向にある。これらＩＣ回路の高速化、高密度
化、低電圧化に伴い、コンデンサ等の受動部品も小型大
容量化と併せて、高周波もしくは高速パルスに対して優
れた特性を示すことが必須になってきている。

【０００５】コンデンサを小型高容量にするためには一
対の電極に挟持された誘電体を薄くし、薄膜化すること
が最も有効である。薄膜化は上述した電圧の低下の傾向
にも適合している。

【０００６】一方、ＩＣ回路の高速動作に伴う諸問題は
各素子の小型化よりも一層深刻な問題である。このう
ち、コンデンサの役割である高周波ノイズの除去機能に
おいて特に重要となるのは、論理回路の切り替えが同時
に発生したときに生ずる電源電圧の瞬間的な低下を、コ
ンデンサに蓄積されたエネルギーを瞬時に供給すること
により低減する機能である。このような機能を有するコ
ンデンサがいわゆるデカップリングコンデンサである。

【０００７】デカップリングコンデンサに要求される性
能は、クロック周波数よりも速い負荷部の電流変動に対
して、いかにすばやく電流を供給できるかにある。従っ
て、１００ＭＨｚから１ＧＨｚにおける周波数領域に対
してコンデンサとして確実に機能しなければならない。

【０００８】しかし、実際のコンデンサ素子は静電容量
成分の他に、抵抗成分、インダクタンス成分を持つ。容
量成分のインピーダンスは周波数増加とともに減少する
が、インダクタンス成分は周波数の増加とともに増大す
る。したがって、動作周波数が高くなるにつれ、素子の
持つインダクタンスが供給すべき過渡電流を制限し、論
理回路側の電源電圧の瞬時低下、または新たな電圧ノイ
ズを発生させる。結果として、ロジック回路上のエラー
を引き起こす。

【０００９】特に最近のＬＳＩは総素子数の増大による
消費電力増大を抑えるために電源電圧は低下しており、
電源電圧の許容変動幅も小さくなっている。従って、高
速動作時の電圧変動幅を最小に抑えるため、デカップリ
ングコンデンサ素子自身の持つインダクタンスを減少さ
せることが非常に重要である。

【００１０】インダクタンスを減少させる方法は、例え
ば、電流経路の長さを最小にする方法、また、電流経路
が形成する磁場を近接する別の電流経路が形成する磁場
により相殺低減する方法、さらに、電流経路をｎ個に分
配して実効的なインダクタンスを１／ｎにする方法であ
る。

【００１１】電流経路の長さを極小化する第１の方法
は、単位面積あたりの容量を増加させて小型化を図れば
よく、コンデンサ素子を薄膜化することにより達成でき
る。大容量で高周波特性の良好なコンデンサを得る目的
で、特開昭６０−９４７１６号公報には誘電体厚さを１
μｍ以下に薄膜化したものが開示されている。

【００１２】電流経路が形成する磁場により相殺低減す
る第２の方法は、コンデンサを形成する一対の電極層、
または電極層に流れる電流の向きをできるだけ同一方向
にしないようにすればよい。このようなコンデンサとし
て、ＵＳＰ４４１９７１４号に開示されている。

【００１３】電流経路をｎ個に分配する第３の方法で
は、分割したコンデンサを並列接続することによって低
インダクタンス化が図れる。このようなコンデンサとし
て、基板内蔵型のコンデンサではあるが、特開平４−２
１１１９１号公報に薄膜誘電体層を利用したものが開示
されている。

【００１４】

【発明が解決しようとする課題】しかしながら、所望の
場所に実装できるデカップリングコンデンサを考えた場
合、ハンドリング可能な寸法として０．５ｍｍ×０．５
ｍｍ程度以上が必要であり、第１の方法では、誘電体層
の薄膜化、小型化の方法のみでインダクタンスを低減す
るには限界があった。

【００１５】また、第２、第３の方法を組み合わせたＵ
ＳＰ４４１９７１４号のコンデンサは小型、低背という
形状の点で問題がある。

【００１６】そこで、本発明者らは検討を重ねた結果、
特開平１０−３３５１７９号公報に開示されているよう
な小型化、薄型化、高周波対応を満足し、かつ大容量化
のための積層化が容易で、低インダクタンス構造を有す
る薄膜コンデンサを考案した。この薄膜コンデンサの構
造に関し、さらに詳細に検討した結果、端子電極の配置
に問題が生じやすいことが判明した。すなわち、端子電
極を熱膨張の異なる誘電体層の直上に形成すると、端子
電極形成時もしくはプリント配線基板への実装時に発生
すま熱応力により容量素子の劣化や不良などの不具合が
発生することが判明した。

【００１７】本発明は、上述の課題に鑑みて案出された
のであり、その目的は、小型化、薄型化、高周波対応を
満足し、かつ大容量化のための積層化が容易で、低イン
ダクタンス構造を有する薄膜コンデンサであり、さら
に、端子電極部分における熱応力による劣化、不良を防
止できる薄膜コンデンサを提供することにある。

【００１８】

【課題を解決するための手段】本発明のコンデンサは、
基板上に、第１電極層、誘電体層、第２電極層を積層し
て成る複数の容量発生領域を配置するとともに、前記誘
電体層の領域以外で、隣接する一方の容量発生領域の第
１電極層及び第２電極層を、他方の容量発生領域の第２
電極層及び第１電極層に接続し、且つ該各電極の接続部
分に端子電極を形成したことを特徴とするコンデンサで
ある。

【００１９】また、基板上に形成された容量発生領域
を、基板の厚み方向に積層して構成することが望まし
い。

【００２０】

【作用】本発明のコンデンサでは、基板上に隣接配置さ
れた２つの容量発生領域の一方の容量発生領域の第１電
極層及び第２電極層は、他方の容量発生領域の第２電極
層及び第１電極層に接続されている。即ち、この２つの
容量発生領域は、複数箇所で接続され、互いに並列的に
接続されることになる。そして、そして各々の接続部に
は端子電極が形成されている。すなわち電極層だけで形
成される接続部の上に端子電極が形成されているため、
端子電極形成時やプリント配線基板への実装時に熱応力
が印加されても容量発生領域には熱の影響が軽減され、
容量素子の劣化を抑えることができ、また、電極層と熱
膨張係数の異なる誘電体層の界面で発生する剥離などを
防止することができる。

【００２１】また、一対の端子電極に対して、２つの電
流経路を設けることができるので、電流経路の分割効果
により、インダクタンスを小さくすることができる。

【００２２】さらに、前記端子電極を隣接しあう誘電体
層の間に形成することができるため、端子電極の距離が
短くなり、インダクタンスを小さくすることができる。

【００２３】さらに、同一平面に第１電極層と第２電極
層を形成しているので、基板に垂直方向の電流の流れ
は、一方の容量発生領域と他方容量発生領域ににおい
て、逆向きとなる。このため、磁場による相殺低減効果
も期待できる。

【００２４】さらに、容量発生領域を基板の厚み方向に
積層しているため、上述の作用を発揮しつつ、容易に大
容量化が可能である。

【００２５】

【発明の実施の形態】以下、本発明のコンデンサを図面
に基づいて詳説する。

【００２６】図１は、本発明のコンデンサを示す平面図
であり、図２は、本発明のコンデンサの主要部分の分解
斜視図である。尚、いずれの図において、表面の絶縁保
護膜を省略している。そして、容量発生領域を基板上に
４つの領域（以下、容量素子Ａ、Ｂ、Ｃ、Ｄという）が
配置された例を示す。

【００２７】図１、図２において、１は基板であり、２
ａ〜２ｄは第１電極層（総じて２と付す）、３ａ〜３ｄ
は誘電体層（総じて３と付す）、４ａ〜４ｄは第２容量
電極層（総じて４と付す）、５、６は端子電極である。

【００２８】絶縁基板１は、例えば、アルミナ、サファ
イア、ＭｇＯ単結晶、ＳｒＴｉＯ₃単結晶、ＳｉＯ₂被
覆シリコン、ガラスなどの耐熱性基板であり、絶縁基板
１上には、所定形状の第１電極層２が配置されている。

【００２９】第１電極層２ａ〜２ｄは、隣接しあう容量
素子Ａ、Ｂ、Ｃ、Ｄ間に、誘電体層３から露出する延出
部２１ａ、２１ｂ、２２ｂ、２１ｃ、２２ｃ、２１ｄが
形成されている。例えば、第１電極層２ａ、２ｄは、延
出部２１ａ、２１ｄの延出によりその形状が概略Ｌ字状
となっており、第１電極層２ｂ、２ｃは、延出部２１
ｂ、２２ｂ、２１ｃ、２２ｃの延出によりその形状が概
略Ｔ字状となっている。

【００３０】尚、第１電極層２ｂ、２ｃの延出部２１
ｂ、２２ｂ、２１ｃ、２２ｃの形成方向が逆方向となっ
ている。

【００３１】尚、第１電極層２は、金（Ａｕ）、白金
（Ｐｔ）、パラジウム（Ｐｄ）、銅（Ｃｕ）、銀（Ａ
ｇ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、ニッケルク
ロム（Ｎｉ−Ｃｒ）、チタン（Ｔｉ）などの薄膜金属層
が用いられ、導電率の観点から、金（Ａｕ）や銅（Ｃ
ｕ）が望ましく、誘電体層３との反応性が小さいという
観点からは、白金（Ｐｔ）や金（Ａｕ）が望ましい。ま
た、これらは単層で形成してもよい、また、複数層形成
しても良い。また、ニッケルクロムの合金を例示してい
るが、その他の組合せによる合金であっても構わない。

【００３２】また、第１電極層２ａ〜２ｄ上に誘電体層
３ａ〜３ｄが被着形成されている。

【００３３】誘電体層３ａ〜３ｄは、第１電極層２ａ〜
２ｄの各延出部２１ａ、２１ｂ、２２ｂ、２１ｃ、２２
ｃ、２１ｄを露出し、第１電極層２ａ〜２ｄを覆するよ
うに形成されている。誘電体層３は、高周波領域におい
て高誘電率を有するものであれば良いが、その膜厚は１
μｍ以下が望ましい。例えば、誘電体層３は、金属元素
としてＰｂ、Ｍｇ、Ｎｂを含むペロブスカイト型複合酸
化物結晶からなる誘電体薄膜であって、測定周波数３０
０ＭＨｚ（室温）での比誘電率が１０００以上の誘電体
薄膜が望ましい。また、例えば、Ｂａ、Ｔｉを含むペロ
ブスカイト型複合酸化物結晶、ＰＺＴ、ＰＬＺＴ、Ｓｒ
ＴｉＯ₃、Ｔａ₂Ｏ₅等でも良く、特に限定されるもの
ではない。このような誘電体層１は、ＰＶＤ法、ＣＶＤ
法、ゾルゲル法等の公知の方法により作製される。

【００３４】また、誘電体層３ａ〜３ｄ上に第２電極層
４ａ〜４ｄが被着形成されている。

【００３５】第２電極層４ａ〜４ｄは、隣接しあう容量
素子Ａ、Ｂ、Ｃ、Ｄ間に、誘電体層３から露出する延出
部４１ａ、４１ｂ、４２ｂ、４１ｃ、４２ｃ、４１ｄが
形成されている。例えば、第２電極層４ａ、４ｄは、延
出部４１ａ、４１ｄの延出によりその形状が概略Ｌ字状
となっており、第２電極層４ｂ、４ｃは、延出部４１
ｂ、４２ｂ、４１ｃ、４２ｃの延出によりその形状が概
略Ｔ字状となっている。

【００３６】尚、第２電極層４ｂ、４ｃの延出部４１
ｂ、４２ｂ、４１ｃ、４２ｃの形成方向が逆方向となっ
ている。

【００３７】尚、第２電極層２は、金（Ａｕ）、白金
（Ｐｔ）、パラジウム（Ｐｄ）、銅（Ｃｕ）、銀（Ａ
ｇ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、ニッケルク
ロム（Ｎｉ−Ｃｒ）、チタン（Ｔｉ）などの薄膜金属層
が用いられ、導電率の観点から、金（Ａｕ）や銅（Ｃ
ｕ）が望ましく、誘電体層３との反応性が小さいという
観点からは、白金（Ｐｔ）や金（Ａｕ）が望ましい。ま
た、これらは単層で形成してもよい、また、複数層形成
しても良い。また、ニッケルクロムの合金を例示してい
るが、その他の組合せによる合金であっても構わない。

【００３８】上述の構造により、第１電極層２、誘電体
層３、第２電極層４とが互いに積層し、第１電極層２と
第２電極層４との対向面積、対向距離、誘電体層３の誘
電率に規定さられた容量が発生する。即ち、この３者が
積層している領域が容量発生領域（容量素子）となって
いる。即ち、基板１上に４つの容量素子Ａ〜Ｄが配置さ
れている。

【００３９】次に、各容量素子Ａ〜Ｄの接続構造につい
て説明する。

【００４０】容量素子Ａ〜Ｄにおいて、隣接しあう容量
素子Ａと容量素子Ｂでは、容量素子Ａの下部に位置する
第１電極層２ａの延出部２１ａは、容量素子Ａと容量素
子Ｂとの間の領域の図２の手前側で、容量素子Ｂの上部
に位置する第２電極層４ｂの延出部４１ｂに重畳接続さ
れている。

【００４１】同時に、容量素子Ａの上部に位置する第２
電極層４ａの延出部４１ａは、容量素子Ａと容量素子Ｂ
との間の領域で図２の紙面奥側で、容量素子Ｂの第１電
極層２ｂの延出部２１ｂに重畳接続されている。

【００４２】そして、この２つの容量素子Ａ、Ｂが互い
に重畳接続する延出部２１ａ、４１ｂ及び延出部４１
ａ、２１ｂの領域には、端子電極５、６が形成されてい
る。

【００４３】即ち、一方の端子電極５に接続された容量
素子Ａの第１電極層２ａと容量素子Ｂの第２電極層４ｂ
とが一方電位の容量電極となり、他方の端子電極６に接
続された容量素子Ａの第２電極層４ａと容量素子Ｂの第
１電極層２ｂとが他方電位の容量電極となり、両素子
Ａ、Ｂは並列的に接続されることになる。

【００４４】また、隣接しあう容量素子Ｂと容量素子Ｃ
では、容量素子Ｂの下部に位置する第１電極層２ｂの延
出部２２ｂは、容量素子Ｂと容量素子Ｃとの間の領域の
図２の紙面奥側で、容量素子Ｃの上部に位置する第２電
極層４ｃの延出部４１ｃに重畳接続されている。

【００４５】同時に、容量素子Ｂの上部に位置する第２
電極層４ｂの延出部４２ｂは、容量素子Ｂと容量素子Ｃ
との間の領域で図２の紙面手前側で、容量素子Ｃの第１
電極層２ｃの延出部２１ｃに重畳接続されている。

【００４６】さらに、隣接しあう容量素子Ｃと容量素子
Ｄでは、容量素子Ｃの下部に位置する第１電極層２ｃの
延出部２２ｃは、容量素子Ｃと容量素子Ｄとの間の領域
の図２の紙面手前側で、容量素子Ｄの上部に位置する第
２電極層４ｄの延出部４１ｄに重畳接続されている。

【００４７】同時に、容量素子Ｃの上部に位置する第２
電極層４ｃの延出部４２ｃは、容量素子Ｃと容量素子Ｄ
との間の領域で図２の紙面奥側で、容量素子Ｄの第１電
極層２ｄの延出部２１ｄに重畳接続されている。

【００４８】従って、容量素子Ａの第１電極層２ａ、容
量素子Ｂの第２電極層４ｂ、容量素子Ｃの第１電極層２
ｃ、容量素子Ｄの第２電極層４ｄとが一方電位の容量電
極となり、容量素子Ａの第２電極層４ａ、容量素子Ｂの
第１電極層２ｂ、容量素子Ｃの第２電極層４ｃ、容量素
子Ｄの第１電極層２ｄとが他方電位の容量電極となる。

【００４９】しかも、容量素子Ｂと容量素子Ｃとの間及
び容量素子Ｃと容量素子Ｄとの間にも、容量素子Ａと容
量素子Ｂとの間のように、各々の延出部の重畳接続部分
に端子電極５、６が形成されている。

【００５０】ここで、一方電位の各電極層に接続する端
子電極５、他方電位の各電極層に接続する端子電極６
は、バンプ状、箔状、板状、線状、ペーストによって形
成した突起状などの導体部材からなり、特に限定される
ものではなく、複数を組合わせても良い。また導体部材
とは、はんだ、Ｐｂ、Ｓｎ、Ａｇ、Ａｕ、Ｃｕ、Ｐｔ、
Ａｌ、Ｎｉまたはこれらの金属を含む導電性樹脂などで
ある。

【００５１】以上のように、コンデンサは、容量素子
Ａ、Ｂ、Ｃ、Ｄでは、同一の電位の端子電極５、６から
電流の入出力が行なわれるため、電流経路を複数に分割
することができ、低インダクタンス化を図ることができ
る。

【００５２】また、容量素子Ａ、Ｂ、Ｃ、Ｄ間に形成し
た端子電極５、６を接近させることができるため、電流
経路を更に短縮化することができ、インダクタンスを更
に小さくすることができる。

【００５３】さらに、容量素子Ａ〜Ｄの各積層厚み方向
の電流の流れ方向に着目すると、容量素子Ａ、Ｃと容量
素子Ｂ、Ｄで逆向きとなっている。従って、電流の流れ
によって発生する磁場をお互いに相殺することができ、
これによっても、インダクタンスを小さくすることがで
きる。

【００５４】特に、誘電体層３を薄膜手法で簡単に形成
できるため、さらに電流経路を短くできるため、インダ
クタンスを低減できる。

【００５５】尚、上述の実施例では、絶縁被膜を省略し
ているが、少なくとも端子電極５、６を露出するように
して各容量素子Ａ〜Ｄを被覆するように形成すればよ
い。

【００５６】図３は、本発明のコンデンサに用いられる
誘電体層の他のパターンを示す平面図である。

【００５７】図２に示す誘電体層３は、各容量素子Ａ〜
Ｄに対応して誘電体層３ａ〜３ｄが４つ独立して形成さ
れている。これに対して、図３は、各容量素子Ａ〜Ｄに
共通的な誘電体層３１が形成されている。共通的な誘電
体層を連結する連結部３１ａ、３１ｂ、３１ｃは、極性
の異なる端子電極５、６を横切る位置に形成されること
になる。これにより、端子電極５、６間の絶縁性が向上
する。

【００５８】図４は、本発明の他のコンデンサを示す。
例えば図４（ａ）は平面図であり、図４（ｂ）は図４
（ａ）のＥ−Ｅ線断面図であり、図４（ｃ）は図４
（ａ）のＦ−Ｆ線断面図であり、図４（ｄ）は図４
（ａ）のＧ−Ｇ線断面図である。

【００５９】第１電極層２の延出部及び第２電極層４の
延出部は、各容量素子Ａ〜Ｂの外周で各容量素子の間隔
以外の部位、即ち、各容量素子Ａ〜Ｄの上端及び下端に
形成した状態のコンデンサの平面図である。尚、誘電体
層３０の形状は、各容量素子Ａ〜Ｄに対して連続的した
帯状に形成されている。

【００６０】例えば、容量素子Ａの第１電極層２ａの延
出部は、容量素子Ａの例えば紙面下端側に延出され、さ
らに、隣接する容量素子Ｂの下端側に延出されている。
尚、この延出部を２３ａと付す。

【００６１】また、容量素子Ｂの第１電極層２ｂの延出
部は、例えば、容量素子Ｂの例えば紙面上端側に延出さ
れて、容量素子Ａ及び容量素子Ｃの上端側に延出されて
いる。この延出部を２３ｂ、２４ｂと付す。

【００６２】また、容量素子Ｃの第１電極層２ｃの延出
部は、例えば、容量素子Ｃの例えば紙面下端側に延出さ
れて、容量素子Ｂ及び容量素子Ｄの下端側に延出されて
いる。この延出部を２３ｃ、２４ｃと付す。

【００６３】また、容量素子Ｄの第１電極層２ｄの延出
部は、容量素子Ｄの例えば紙面上端側に延出されて、容
量素子Ｃの上端側に延出されている。この延出部を２３
ｄと付す。

【００６４】また、容量素子Ａの第２電極層４ａの延出
部は、容量素子Ａの例えば紙面上端側に延出され、さら
に、隣接する容量素子Ｂの上端側に延出されている。
尚、この延出部を４３ａと付す。そして、この容量素子
Ａの第２電極層４の延出部４３ａは、容量素子Ｂの第１
電極層２の延出部２３ｂに重畳接続される。

【００６５】また、容量素子Ｂの第２電極層４ｂの延出
部は、容量素子Ｂの例えば紙面下端側に延出されて、容
量素子Ａ及び容量素子Ｃの下端側に延出されている。こ
の延出部を４３ｂ、４４ｂと付す。そして、この容量素
子Ｂの第２電極層４の延出部４３ｂは、容量素子Ａの第
１電極層２ａの延出部２３ａに重畳接続され、延出部４
４ｂは、容量素子Ｃの第１電極層２ｃの延出部２３ｃに
重畳接続されている。

【００６６】また、容量素子Ｃの第２電極層４ｂの延出
部は、容量素子Ｃの例えば紙面上端側に延出されて、容
量素子Ｂ及び容量素子Ｄの上端側に延出されている。こ
の延出部を４３ｃ、４４ｃと付す。そして、この容量素
子Ｃの第２電極層４の延出部４３ｃは、容量素子Ｂの第
１電極層２の延出部２４ｂに重畳接続され、延出部４４
ｃは、容量素子Ｄの第１電極層２の延出部２３ｄに重畳
接続されている。

【００６７】また、容量素子Ｄの第２電極層４ｄの延出
部は、容量素子Ｄの例えば紙面下端側に延出されて、容
量素子Ｃの下端側に延出されている。この延出部を４３
ｄと付す。そして、この容量素子Ｄの第２電極層４の延
出部４３ｄは、容量素子Ｃの第１電極層２の延出部２４
ｃに重畳接続される。

【００６８】そして、容量素子Ａ〜Ｄの上端及び下端領
域の各延出部の重畳接続部分には、端子電極が形成され
ている。例えば、容量素子Ａ〜Ｄの上端部分の重畳接続
部分の端子電極は、一方電位の端子電極が集中し、容量
素子Ａ〜Ｄの下端部分の重畳接続部分の端子電極は、他
方電位の端子電極が集中することになる。従って、基板
１の上端辺及び下端辺に、複数の重畳接続部分を共通的
に導通する帯状の厚膜導体端子電極を形成することもで
きる。

【００６９】このようなコンデンサでは、各容量素子Ａ
〜Ｄとの間隔を、隣接しあう容量素子間で容量のクロス
トークが発生しない程度で、近接することができるた
め、基板の形状を特に、容量素子の配列方向の寸法を最
小にすることができる。

【００７０】図５は、本発明の他のコンデンサの分解斜
視図である。

【００７１】この実施例は、図１〜図２に示す容素子を
基板の厚み方向に積層して、大容量化を図ったものであ
る。尚、図では、基板１の平面上に４つ積層された容量
素子Ｗ〜Ｚが配置されたコンデンサについて説明する。
そして、積層容量素子Ｗ〜Ｚは、夫々３層の誘電体層３
１ｗ〜３３ｗ、３１ｘ〜３３ｘ、３１ｙ〜３３ｙ、３１
ｚ〜３３ｚを有している。

【００７２】基板１の左側端部に形成された積層容量素
子Ｗは、下部から第１電極層２１ｗ、誘電体層３１ｗ、
第２電極層４１ｗ、誘電体層３２ｗ、第１電極層２２
ｗ、誘電体層３３ｗ、第２電極層４２ｗとから構成され
ている。また、積層容量素子Ｗに隣接する積層容量素子
Ｘは、下部から第１電極層２１ｘ、誘電体層３１ｘ、第
２電極層４１ｘ、誘電体層３２ｘ、第１電極層２２ｘ、
誘電体層３３ｘ、第２電極層４２ｘとから構成されてい
る。同様に、積層容量素子Ｙ、Ｚも同様の構造である。

【００７３】そして、積層容量素子Ｗの第１電極層２１
ｗ、２２ｗは、その隣接しあう間隔で積層容量素子Ｘの
第２電極層４１ｘ、４２ｘに、それぞれの延出部（符号
を省略する）で接続されており、また、積層容量素子Ｗ
の第２電極層４１ｗ、４２ｗは、その隣接しあう間隔で
積層容量素子Ｘの第１電極層２１ｘ、２２ｘに、それぞ
れの延出部（符号を省略する）で接続されている。

【００７４】同時に、積層容量素子Ｘの第１電極層２１
ｘ、２２ｘは、その隣接しあう間隔で積層容量素子Ｙの
第２電極層４１ｙ、４２ｙに、それぞれの延出部で接続
されている。

【００７５】このように、４つの積層容量素子Ｘ〜Ｚに
は、合計１２の容量発生領域（誘電体層部分）が形成さ
れ、各容量発生領域の容量成分は、互いに合成されるこ
とになる。

【００７６】このような構造においても、上述のように
電極層２１ｗ、４１ｗ、２２ｗ、４２ｗ〜２１ｚ、４１
ｚ、２２ｚ、４２ｚどうしが重畳接続する接続部上に端
子電極（図では省略する）を形成することにより、この
端子電極の形成時やプリント配線基板への実装時に発生
する熱応力による積層容量素子Ｘ〜Ｚの劣化や不良など
を低減することができる。

【００７７】また、低インダンタンス化が容易に達成で
き、積層しても、誘電体層３１ｗ〜３３ｗ、３１ｘ〜３
３ｘ、３１ｙ〜３３ｙ、３１ｚ〜３３ｚのうち平面方向
及び積層方向に互いに隣り合う２つ誘電体層は、互いに
電流の流れ方向が逆方向となるため、電流経路に発生す
る磁場を互いに相殺されることもできる。即ち、高い容
量成分で、且つ低インダクタンス化のコンデンサとな
る。

【００７８】

【実施例】実施例１次に、図１〜図２に示すコンデンサの製造方法を説明す
る。

【００７９】第１電極層２、第２電極層４及び誘電体層
３の形成は全て高周波マグネトロンスパッタ法を用い
た。スパッタ用ガスとしてプロセスチャンバー内にＡｒ
ガスを導入し、真空排気により圧力は６．７Ｐａに維持
した。

【００８０】プロセスチャンバー内には基板ホルダーと
３個のターゲットホルダーが設置され、３種類のターゲ
ット材料からのスパッタが可能である。スパッタ時には
成膜する材料種のターゲット位置に基板ホルダーを移動
させた。基板−ターゲット間距離は６０ｍｍとした。

【００８１】基板ホルダーとターゲット間には外部の高
周波電源により１３．５６ＭＨｚの高周波電圧を印可
し、ターゲット背面に設置された永久磁石により形成さ
れたマグネトロン磁界により、ターゲット近傍に高密度
のプラズマを生成させてターゲット表面のスパッタを行
った。高周波電圧の印可は３個のターゲットに独立に可
能である。基板ホルダーはヒータによる加熱機構を有し
ており、スパッタ成膜中の基板温度は一定となるよう制
御した。

【００８２】また、基板ホルダーに設置された基板のタ
ーゲット側には厚さ０．１０ｍｍの金属マスクが３種類
設置されており、成膜パターンに応じて必要なマスクが
基板成膜面にセットできる構造とした。

【００８３】先ず、厚さ０．２５ｍｍのアルミナ焼結体
基板１上に第１のマスクパターンを用いて、金ターゲッ
トのスパッタにより、図２に示すような第１電極層２及
びその延出部２１、２２を被着形成した。

【００８４】次に、ターゲットにＰｂ（Ｍｇ_1/3Ｎｂ
_2/3）Ｏ₃焼結体を用い、第２のマスクパターンをセッ
トし、基板温度５３５℃、高周波電力２００Ｗの条件
で、図２に示すような誘電体層３を被着形成した。

【００８５】次に第３のマスクパターンをセットし、金
ターゲットのスパッタにより図２に示すような第２電極
層４及びその延出部４１、４２を形成した。

【００８６】尚、第１電極層２と第２電極層４とが対向
しあう面積の合計を０．８ｍｍ²とした。

【００８７】作製した各容量素子領域の延出部の重畳接
続部分に、はんだバンプによる端子電極５、６を形成
し、評価用ボードに実装した。使用したはんだバンプは
直径０．１ｍｍで、各延出部の重畳部分に各々形成し
た。尚、隣接しあう２つの容量素子の同一間隔に存在す
る端子電極５、６は、そのはんだバンプ間の距離は０．
５ｍｍとした。

【００８８】評価は、１ＭＨｚから１．８ＧＨｚでのイ
ンピーダンス特性を、インピーダンスアナライザー（ヒ
ュウレットパッカード社製ＨＰ４２９１Ａ）を用いて測
定した結果、容量成分は１７．５ｎＦ、インダクタンス
成分８０ｐＨの値を得た。また上記測定後、薄膜コンデ
ンサの断面をＳＥＭ観察したところ、各誘電体層の厚さ
は０．４μｍであった。

【００８９】尚、比較例として、１つの第１電極層と１
つの第２電極層とからなり、電極対向面積等の条件を上
記と同様にして作製したコンデンサにおいては、容量成
分が１７．５ｎＦ、インダクタンス成分３８０ｐＨの値
を得た。

【００９０】実施例２実施例１と全く同様にして、図５のように誘電体層を複
数積層したコンデンサを作製した。尚、図では、誘電体
層が３層であるが、測定には、誘電体層が６層の積層型
のコンデンサを作製し、実施例１と同様の方法で評価し
た。その結果、、容量成分は１０５ｎＦ、インダクタン
ス成分７５ｐＨの値を得た。また上記測定後、積層型薄
膜コンデンサの断面をＳＥＭ観察したところ、各誘電体
層の厚さは０．４μｍであった。

【００９１】実施例３基板材、電極材、電極形成方法、形状、及び寸法は実施
例１と全く同様にして、誘電体層のみをゾルゲル法によ
り形成した。ゾルゲル法による膜の作製手順は以下のと
おりとした。

【００９２】酢酸ＭｇとＮｂエトキシドを１：２のモル
比で秤量し、２−メトキシエタノ−ル中で還流操作（１
２４℃で２４時間）を行い、ＭｇＮｂ複合アルコキシド
溶液（Ｍｇ＝４．９５ｍｍｏｌ、Ｎｂ＝１０．０５ｍｍ
ｏｌ、２−メトキシエタノ−ル１５０ｍｍｏｌ）を合成
した。次に酢酸鉛（無水物）１５ｍｍｏｌと１５０ｍｍ
ｏｌの２−メトキシエタノ−ルを混合し、１２０℃での
蒸留操作により、Ｐｂ前駆体溶液を合成した。

【００９３】ＭｇＮｂ前駆体溶液とＰｂ前駆体溶液をモ
ル比Ｐｂ：（Ｍｇ＋Ｎｂ）＝１：１になるよう混合し、
室温で十分撹拌し、Ｐｂ（Ｍｇ_1/3Ｎｂ_2/3）Ｏ₃（Ｐ
ＭＮ）前駆体溶液を合成した。

【００９４】この溶液の濃度を２−メトキシエタノ−ル
で約３倍に希釈し、塗布溶液とした。次に電極層上に、
前記塗布溶液をスピンコ−タ−で塗布し、乾燥させた
後、３００℃で熱処理を１分間行い、ゲル膜を作製し
た。塗布溶液の塗布−熱処理の操作を繰り返した後、８
３０℃で１分間（大気中）の焼成を行い、Ｐｂ（Ｍｇ
_1/3Ｎｂ_2/3）Ｏ₃薄膜を得た。

【００９５】得られた上記誘電体薄膜の上にレジストを
塗布しフォトリソグラフィー工程によって露光、現像
し、これをマスクとするウェットエッチングにより、実
施例１と同様のパターン形状に誘電体膜のパターニング
を行い、実施例１と同様の薄層コンデンサを作製した。

【００９６】作製した薄膜コンデンサを実施例１同様、
評価ボードに実装し、１ＭＨｚから１．８ＧＨｚでのイ
ンピーダンス特性を、インピーダンスアナライザー（ヒ
ュウレットパッカード社製ＨＰ４２９１Ａ）を用いて測
定した。その結果、容量成分は４０ｎＦ、インダクタン
ス成分８０ｐＨの値を得た。また上記測定後、薄膜コン
デンサの断面をＳＥＭ観察したところ、各誘電体層の厚
さは０．５μｍであった。

【００９７】

【発明の効果】以上、本発明のコンデンサでは、各容量
素子が第１電極層、誘電体層、第２電極層を積層して成
り、隣接しあう容量素子において、一方容量素子の第１
電極層を他方容量素子の第２電極層に、一方容量素子の
第２電極層を他方容量素子の第１電極層に接続してい
る。そして、この接続部分に端子電極を形成している。

【００９８】即ち、端子電極の直下には誘電体層が配置
されていないため、この端子電極を形成する際やプリン
ト配線基板上に実装する際に、熱衝撃が誘電体層に伝わ
りにくく、容量素子の劣化や接続部分の不良などを低減
でき、特に、実装信頼性の高い薄膜コンデンサとなる。

【００９９】また、これらの端子電極を設けることによ
り、入力から出力までの電流経路を分割することがで
き、インダクタンスを小さくすることができる。

【０１００】また、端子電極間の距離を近接して形成す
ることができるため、電流経路が短くなり、インダクタ
ンスを小さくすることができる。

【０１０１】さらに、平面方向及び積層方向に隣接しあ
う容量素子の電流の流れを逆向きとできるため、電流の
流れによって発生する磁場を互いに相殺できることによ
り、インダクタンスの相殺・低減の効果が得られる。

【図面の簡単な説明】

【図１】本発明のコンデンサの一例を示す平面図であ
る。

【図２】図１に示すコンデンサの分解斜視図である。

【図３】本発明のコンデンサに使用される他の誘電体層
の形状を示す平面図である。

【図４】本発明の別のコンデンサであり、（ａ）は平面
図、（ｂ）は（ａ）中Ｅ−Ｅ線断面図、（ｃ）は（ａ）
中Ｆ−Ｆ線断面図、（ｄ）は（ａ）中Ｇ−Ｇ線断面図で
ある。

【図５】本発明のさらに別のコンデンサの分解斜視図で
ある。

【符号の説明】

１・・・絶縁基板２・・・第１電極層３・・・誘電体層４・・・第２電極層５、６・・・端子電極Ａ〜Ｄ・・・容量素子Ｗ〜Ｚ・・・積層容量素子

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 4E351 AA06 AA12 AA13 AA14 BB03 BB04 BB32 CC01 CC10 CC15 DD04 DD05 DD06 DD11 DD17 DD19 DD20 DD23 DD42 GG07 GG09 5E082 AB03 BB02 BB05 BC14 BC33 EE05 EE17 EE23 EE26 FG03 FG26 FG41 FG42 KK01 MM28 5F038 AC05 AC15 AC18 AC19 BH03 BH19 CA02 CA10 EZ06 EZ14

Claims

【特許請求の範囲】

【請求項１】基板上に、第１電極層、誘電体層、第２
電極層を積層して成る複数の容量発生領域を配置すると
ともに、前記誘電体層の領域以外で、隣接する一方の容
量発生領域の第１電極層及び第２電極層を、他方の容量
発生領域の第２電極層及び第１電極層に接続し、且つ該
各電極の接続部分に端子電極を形成したことを特徴とす
るコンデンサ。
【請求項２】基板上に形成された容量発生領域は、基
板の厚み方向に積層されていることを特徴とする請求項
１記載のコンデンサ。