JPH11214249A

JPH11214249A - 薄膜コンデンサ

Info

Publication number: JPH11214249A
Application number: JP1705898A
Authority: JP
Inventors: Shiyouken Nagakari; 尚謙永仮
Original assignee: Kyocera Corp
Current assignee: Kyocera Corp
Priority date: 1998-01-29
Filing date: 1998-01-29
Publication date: 1999-08-06

Abstract

(57)【要約】【課題】大容量で低インダクタンス構造を有する薄膜コ
ンデンサを提供する。【解決手段】膜厚が０．３〜１．０μｍの誘電体薄膜３
の下面に引出部２ａを有する第１電極層２を、上面に引
出部４ａを有する第２電極層４を形成してなり、第１電
極層２の引出部２ａと第２電極層４の引出部４ａの間に
電圧が印加される薄膜コンデンサであって、第１電極層
２の引出部２ａと第２電極層４の引出部４ａの間隔Ｌ₁
が０．１〜０．５ｍｍである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は薄膜コンデンサに関
し、例えば、高速動作する電気回路に配設され、高周波
ノイズのバイパス用として、もしくは電源電圧の変動防
止用に供される、大容量、低インダクタンスの薄膜コン
デンサに関するものである。

【０００２】

【従来技術】近年、電子機器の小型化、高機能化に伴
い、電子機器内に設置される電子部品にも小型化、薄型
化、高周波対応などの要求が強くなってきている。

【０００３】特に、大量の情報を高速に処理する必要の
あるコンピュータの高速デジタル回路では、パーソナル
コンピュータレベルにおいても、ＣＰＵチップ内のクロ
ック周波数は１００ＭＨｚから数百ＭＨｚ、チップ間バ
スのクロック周波数も３０ＭＨｚから７５ＭＨｚという
具合に高速化が顕著である。

【０００４】また、ＬＳＩの集積度が高まりチップ内の
素子数の増大につれ、消費電力を抑えるために電源電圧
は低下の傾向にある。これらＩＣ回路の高速化、高密度
化、低電圧化に伴い、コンデンサ等の受動部品も小型大
容量化と併せて、高周波もしくは高速パルスに対して優
れた特性を示すことが必須になってきている。

【０００５】コンデンサを小型高容量にするためには、
一対の電極に挟持された誘電体を薄くし、薄膜化するこ
とが最も有効である。薄膜化は上述した電圧の低下の傾
向にも適合している。

【０００６】一方、ＩＣ回路の高速動作に伴う諸問題は
各素子の小型化よりも一層深刻な問題である。このう
ち、コンデンサの役割である高周波ノイズの除去機能に
おいて、特に重要となるのは、論理回路の同時切り替え
が同時に発生したときに生ずる電源電圧の瞬間的な低下
を、コンデンサに蓄積されたエネルギーを瞬時に供給す
ることにより低減する機能であり、いわゆるデカップリ
ングコンデンサと称されるものである。

【０００７】このデカップリングコンデンサに要求され
る性能は、クロック周波数よりも速い負荷部の電流変動
に対して、いかにすばやく電流を供給できるかにある。
従って、１００ＭＨｚから１ＧＨｚにおける周波数領域
に対してコンデンサとして確実に機能しなければならな
い。

【０００８】しかし、実際のコンデンサ素子は静電容量
成分の他に、抵抗成分、インダクタンス成分を持つ。容
量成分のインピーダンスは周波数増加とともに減少し、
インダクタンス成分は周波数の増加とともに増大する。

【０００９】このため、動作周波数が高くなるにつれ、
素子の持つインダクタンスが供給すべき過渡電流を制限
してしまい、ロジック回路側の電源電圧の瞬時低下、ま
たは新たな電圧ノイズを発生させてしまう。結果とし
て、ロジック回路上のエラーを引き起こしてしまう。特
に最近のＬＳＩは総素子数の増大による消費電力増大を
抑えるために電源電圧は低下しており、電源電圧の許容
変動幅も小さくなっている。従って、高速動作時の電圧
変動幅を最小に抑えるため、デカップリングコンデンサ
素子自身の持つインダクタンスを減少させることが非常
に重要である。

【００１０】インダクタンスを減少させる方法として以
下に示す３つの方法がある。第１の方法は電流経路の長
さを最小にする方法、第２は電流経路をループ構造とし
ループ断面積を最小にする方法、第３は電流経路をｎ個
に分配して実効的なインダクタンスを１／ｎにする方法
である。

【００１１】上記第１の方法は、単位面積あたりの容量
を増加させて小型化を図ればよく、コンデンサ素子を薄
膜化することにより達成できる。特に、大容量で高周波
特性の良好なコンデンサを得る目的で、誘電体厚さを１
μｍ以下に薄膜化した例が特開昭６０−９４７１６号公
報等に開示されている。

【００１２】また、上記第２の方法は、一本の電流経路
が形成する磁場を、近接する別の電流経路が形成する磁
場により相殺低減する効果を利用する方法であるから、
コンデンサを形成する一対の電極板、または電極層に流
れる電流の向きをできるだけ同一方向にしないようにす
ればよい。誘電体厚み５０〜６３μｍの厚膜誘電体層を
利用した例として、例えば特公昭６２−２４４９号公報
に開示されている。

【００１３】また、上記第３の方法は、分割したコンデ
ンサを並列接続することによって低インダクタンス化を
図るものであり、薄膜誘電体層を利用した例として、例
えば特開平４−２１１１９１号公報に開示されている。

【００１４】

【発明が解決しようとする課題】しかしながら、所望の
場所に実装できるデカップリングコンデンサを考えた場
合、ハンドリング可能な寸法として０．５ｍｍ×０．５
ｍｍ程度以上が必要であり、上記第１の方法、すなわち
薄膜、小型化の方法のみでインダクタンスを低減するに
は限界があった。

【００１５】また、上記第２の方法では、コンデンサを
形成する電極板または電極層の電流経路の磁場によるイ
ンダクタンスの相殺低減効果は、誘電体層の膜厚によっ
ても変化するため、特公昭６２−２４４９号公報で開示
されているような層厚５０〜６３μｍの厚膜コンデンサ
においては、この電流経路の磁場によるインダクタンス
の相殺低減効果は小さい。また、引出部間の電流経路で
は電流の流れる方向は同一方向であるため、電流経路の
磁場による相殺効果はなく、また電極層の引出部も同一
極性の電極層の集合であり、電流経路の磁場による相殺
効果を受け得ないため、引出部間の電流経路、引出部寄
生のインダクタンスは残留する。その為、引出部間の電
流経路を短くしない限り、素子全体のインダクタンスを
減少させることはできない。

【００１６】また、上記第３の分割並列接続の方法で
は、基板内蔵型では有利な手段となるが、実装の自由度
はない。また、通常の積層型コンデンサも並列接続であ
るが、電流の向きが同一方向であるため、各電極電流が
形成する磁場が重畳される。つまり相互インダクタンス
が大きくなるため、実効的な全インダクタンスを十分に
低減することはできなかった。従って、上記第２の方法
を併せて採用する必要があったが、上述したとおり、電
流経路の磁場によるインダクタンスの相殺低減効果は誘
電体層厚みにより変化する点、また、磁場による相殺低
減効果を受けない引出部および端子部寄生のインダクタ
ンスが残留する点により、十分なインダクタンス低減効
果を得られなかった。

【００１７】本発明は、大容量で低インダクタンス構造
を有する薄膜コンデンサを提供することを目的とする。

【００１８】

【課題を解決するための手段】本発明の薄膜コンデンサ
は、膜厚が０．３〜１．０μｍの誘電体薄膜の下面に引
出部を有する第１電極層を、上面に引出部を有する第２
電極層を形成してなり、前記第１電極層の引出部と前記
第２電極層の引出部の間に電圧が印加される薄膜コンデ
ンサであって、前記第１電極層の引出部と前記第２電極
層の引出部の間隔Ｌ₁が０．１〜０．５ｍｍであること
を特徴とする。

【００１９】また、引出部を有する複数の電極層と、膜
厚が０．３〜１．０μｍの複数の誘電体薄膜を交互に積
層してなり、前記電極層が下側から交互に第１電極層ま
たは第２電極層とされ、前記第１電極層の引出部同士お
よび前記第２電極層の引出部同士をそれぞれ第１接続端
子電極および第２接続端子電極により接続してなり、前
記第１接続端子電極と前記第２接続端子電極の間に電圧
が印加される薄膜コンデンサであって、前記第１電極層
の引出部と前記第２電極層の引出部の間隔Ｌ₂が０．１
〜０．５ｍｍであることを特徴とする。

【００２０】

【作用】本発明の薄膜コンデンサは、誘電体薄膜を膜厚
０．３〜１．０μｍの薄膜にすることにより、層厚みの
減少により高容量を得ることができるとともに、電極層
間における電流経路の磁場による相互インダクタンスの
相殺効果が大きくなるため、低インダクタンス化を図る
ことが可能となる。

【００２１】また、第１電極層の引出部と第２電極層の
引出部の間隔Ｌ₁、Ｌ₂が０．１〜０．５ｍｍであり、
近接しているため、第１電極層を流れる電流と第２電極
層を流れる電流の向きが逆方向となる割合が増加し、相
互インダクタンスによって自己インダクタンスがほぼ完
全に相殺されると同時に、引出部間の電流経路が短いた
め、引出部間の電流経路に起因するインダクタンスが減
少する。また、引出部が近接しており、しかも第１電極
層の引出部と第２電極層の引出部を流れる電流が逆方向
であるため、引出部寄生のインダクタンスが相殺されて
減少し、コンデンサ素子のインダクタンスを大幅に減少
させることができる。

【００２２】

【発明の実施の形態】本発明の単板型の薄膜コンデンサ
は、図１および図２に示すように、絶縁体基板１上に矩
形状の第１電極層２、矩形状の誘電体薄膜３、矩形状の
第２電極層４を順次積層して形成されている。

【００２３】誘電体薄膜３の厚みは０．３〜１．０μｍ
とされている。第１電極層２および第２電極層４には、
誘電体薄膜３の同一辺から突出するように引出部２ａ、
４ａが形成されている。これら引出部２ａ、４ａにはそ
れぞれ図示しないが外部導体が形成され、これらの外部
導体にはそれぞれ第１接続端子電極８および第２接続端
子電極９が形成されており、これらの第１接続端子電極
８および第２接続端子電極９間に電圧が印加される。

【００２４】そして、本発明の単板型の薄膜コンデンサ
では、第１電極層２の引出部２ａと第２電極層４の引出
部４ａとの間隔Ｌ₁が０．１〜０．５ｍｍとされてい
る。

【００２５】また、本発明の積層型の薄膜コンデンサ
は、図３に示すように、絶縁体基板１１上に、厚み０．
３〜１．０μｍの複数の矩形状誘電体薄膜１３と、引出
部を有する複数の矩形状電極層が交互に積層され、電極
層が下側から交互に第１電極層１５または第２電極層１
６とされている。これらの第１電極層１５または第２電
極層１６には、それぞれ引出部１５ａ、１６ａが形成さ
れている。

【００２６】第１電極層１５の引出部１５ａ同士および
第２電極層１６の引出部１６ａ同士は、図示しないが外
部導体によりそれぞれ接続され、これらの外部導体に
は、それぞれ第１接続端子電極１８および第２接続端子
電極１９が形成されている。これらの第１接続端子電極
１８と第２接続端子電極１９間に電圧が印加される。

【００２７】そして、本発明の積層型の薄膜コンデンサ
も、単板型と同様に、第１電極層１５の引出部１５ａと
第２電極層１６の引出部１６ａとの間隔Ｌ₂が０．１〜
０．５ｍｍとされている。

【００２８】ここで、第１電極層２、１５と第２電極層
４、１６が対称な構造である必要はなく、第１電極層
２、１５と第２電極層４、１６の引出部２ａ、４ａ、１
５ａ、１６ａがコンデンサ素子の同一面内に近接した状
態にあってかつ絶縁が確保できる構造であれば特に限定
されない。

【００２９】第１電極層２、１５の引出部２ａ、１５ａ
と第２電極層４、１６の引出部４ａ、１６ａとの間隔Ｌ
₁、Ｌ₂を０．１〜０．５ｍｍとしたのは、Ｌ₁、Ｌ₂
が０．１ｍｍ未満では引出部２ａ、４ａ、１５ａ、１６
ａの形成が困難となり、０．５ｍｍより大きくなると低
インダクタンスの薄膜コンデンサを得ることはできな
い。間隔Ｌ₁、Ｌ₂は、特に、約２００ｐＨ以下のイン
ダクタンスを有する薄膜コンデンサを実現するためには
０．１〜０．３ｍｍであることが望ましい。

【００３０】本発明の薄膜コンデンサに用いる絶縁体基
板１はアルミナ、サファイア、窒化アルミ、ＭｇＯ単結
晶、ＳｒＴｉＯ₃単結晶、表面酸化シリコン、ガラス、
石英等から選択されるもので特に限定されない。

【００３１】また、本発明の電極層２、４、１５、１６
および外部導体の材料は、白金（Ｐｔ）、金（Ａｕ）、
パラジウム（Ｐｄ）、低抵抗のＣｕ、Ｎｉ等が好適に使
用可能であり、誘電体薄膜３、１３との反応性が小さい
材料であれば特に限定されず、スクリーン印刷、スパッ
タ等の手法で形成可能であればよい。また接続端子電極
は積層コンデンサで一般的に使用されるＡｇ−Ｐｄ等の
ペーストをスクリーン印刷等の公知の技術で、外部導体
表面に形成可能であればよい。

【００３２】さらに、誘電体薄膜３、１３は、高周波領
域において高い誘電率を有するものであれば良いが、Ｐ
ｂ、Ｍｇ、Ｎｂを含むペロブスカイト型酸化物結晶から
なる誘電体やそれ以外のＰＺＴ、ＰＬＺＴ、ＢａＴｉＯ
₃、ＳｒＴｉＯ₃、Ｔａ₂Ｏ₅や、これらに他の金属を
添加したり、置換した化合物であってもよく、特に限定
されるものではない。また、膜厚は高い容量と絶縁性を
確保するため、さらには低インダクタンスを達成するた
め０．３〜１．０μｍであることが必要であり、特には
０．４〜０．８μｍの膜厚が望ましい。

【００３３】誘電体薄膜３、１３の膜厚が０．３μｍよ
りも薄い場合には、絶縁性不良となり易く、上下の電極
層２、４、１５、１６間でショートが生じる虞があり、
１．０μｍよりも厚くなると、静電容量の低下や、電極
層間における電流経路の磁場による相互インダクタンス
の相殺効果が小さくなり、全体として薄膜コンデンサの
インダクタンスが大きくなるからである。

【００３４】尚、上記図１乃至図３の薄膜コンデンサ
は、絶縁体基板１１上に形成したが、本発明の薄膜コン
デンサは、基板内に内蔵する場合であっても良い。この
内蔵型の薄膜コンデンサでは、接続端子電極８、９、１
８、１９はスルーホール導体により形成される。

【００３５】以上のように構成された薄膜コンデンサに
おいては、絶縁体基板１１上に引出部２ａ、１５ａを有
する第１電極層２、１５と、この第１電極層２、１５の
引出部２ａ、１５ａに近接した位置に引出部４ａ、１６
ａを有する第２電極層４、１６とが、誘電体薄膜３、１
３を挟持し、第１電極層２、１５の引出部２ａ、１５ａ
と第２電極層４、１６の引出部４ａ、１６ａとの間隔Ｌ
₁、Ｌ₂が０．１〜０．５ｍｍと近接しているため、図
４に実線と一点鎖線で示すように、第１電極層２、１５
の電流（一点鎖線）と第２電極層４、１６の電流（実
線）が逆方向に流れる割合が増加し、相互インダクタン
スによって自己インダクタンスを打ち消す効果が生じ、
インダクタンスを減少できる。図４において、破線は引
出部の間隔が大きい場合であり、逆方向に流れる割合が
少ないことが判る。

【００３６】また、第１電極層２、１５の引出部２ａ、
１５ａと第２電極層４、１６の引出部４ａ、１６ａとの
間隔Ｌ₁、Ｌ₂が０．１〜０．５ｍｍと近接しているた
め、引出部２ａ、４ａ間、引出部１５ａ、１６ａ間の電
流経路（Ｘ₁）が従来（Ｘ_２）よりも短くなり、電流経
路の磁場による相殺効果を受けない部分を低減でき、イ
ンダクタンスを低減できるとともに、間隔Ｌ_１、Ｌ₂
が０．１〜０．５ｍｍと近接しており、しかも図２に矢
印で示したように、引出部２ａと４ａ、引出部１５ａと
１６ａを流れる電流が逆方向となり、電流経路の磁場に
よる相互インダクタンスの相殺効果が生じ、引出部２
ａ、４ａ、１５ａ、１６ａに寄生するインダクタンスが
減少し、コンデンサ全体のインダクタンスを大幅に減少
させることができる。

【００３７】さらに、誘電体薄膜３、１３の膜厚を０．
３〜１．０μｍとしたので、誘電体薄膜３、１３の絶縁
性を確保でき、高容量を得ることができるとともに、低
インダクタンス化を促進できる。

【００３８】

【実施例】各電極層の形成は高周波マグネトロンスパッ
タ法を用いた。まず、スパッタ用ガスとしてプロセスチ
ャンバー内にＡｒガスを導入し、真空排気により圧力は
６．７Ｐａに維持した。スパッタ時には成膜する材料種
のターゲット位置に基板ホルダーを移動させ、基板−タ
ーゲット間距離は６０ｍｍに固定した。

【００３９】次に、基板ホルダーとターゲット間には外
部の高周波電源により１３．５６ＭＨｚの高周波電圧を
印加し、ターゲット背面に設置された永久磁石により形
成されたマグネトロン磁界により、ターゲット近傍に高
密度のプラズマを生成させてターゲット表面のスパッタ
を行った。

【００４０】本実施例では、基板に最近接のターゲット
にのみ印加してプラズマを生成した。基板ホルダーはヒ
ータによる加熱機構を有しており、スパッタ成膜中の基
板温度は一定となるよう制御した。また、基板ホルダー
に設置された基板のターゲット側には厚さ０．１ｍｍの
金属マスクが設置されており、成膜パターンに応じて必
要なマスクが基板成膜面にセットできる構造とした。

【００４１】誘電体薄膜は全てゾルゲル法にて作製し
た。即ち、酢酸ＭｇとＮｂエトキシドを１：２のモル比
で秤量し、１，３−プロパンジオール中で還流操作（約
１２４℃で６時間）を行い、ＭｇＮｂ複合アルコキシド
溶液（Ｍｇ＝５．０ｍｍｏｌ、Ｎｂ１０．０ｍｍｏｌ／
１、３−プロパンジオール１００ｍmol ）を合成した。

【００４２】次にこのＭｇＮｂ複合アルコキシド溶液に
酢酸鉛（三水和物）１５ｍｍｏｌを添加し、６０℃で溶
解させ、Ｐｂ（Ｍｇ_1/3Ｎｂ_2/3）Ｏ₃（ＰＭＮ）前駆
体溶液を合成した。

【００４３】そして、図５（ａ）に示すコンデンサ部
（１．０ｍｍ×０．５ｍｍ）で引出部（0.１ｍｍ×０．
１５ｍｍ）のマスクパターンにより０．３μｍ厚みのＡ
ｕ電極（第１電極層）が形成された厚さ０．２５ｍｍの
アルミナの基板上に、前記塗布溶液をスピンコーターで
塗布し、乾燥させた後、約４００℃で熱処理を１分間行
い、ゲル膜を作製した。

【００４４】塗布溶液の塗布−熱処理の操作を繰り返し
た後、約８３０℃で５分間（大気中）の焼成を行い、膜
厚が表１に示す厚みのＰＭＮ薄膜からなる誘電体薄膜を
得た。得られた薄膜のＸ線回折結果より、ペロブスカイ
ト生成率を計算するとそれぞれ約９５％であった。

【００４５】この誘電体薄膜表面に、図５（ｂ）のマス
クパターンによってＡｕ電極（第２電極層）をスパッタ
蒸着した。第１および第２電極層の引出部間の間隔Ｌ₂
を表１に示す間隔とした。電極層形成、誘電体薄膜形成
を繰り返し、誘電体薄膜が４層の積層体を得た。

【００４６】これら薄膜コンデンサの第１および第２電
極層の引出部が露出するように切断した後、その引出部
露出部に外部導体としてＰｔ電極を形成し、第１電極層
の引出部同士および第２電極の引出部同士を接続した。

【００４７】その後、それぞれのＰｔ電極からなる外部
導体上に市販のＡｇ−Ｐｄペーストをスクリーン印刷に
より塗布し、Ａｇ−Ｐｄからなる接続端子電極を形成
し、図３に示したような薄膜コンデンサを得た。

【００４８】作製した薄膜コンデンサの静電容量をＬＣ
メータ（ヒューレットパッカード社製ＨＰ４２８４Ａ）
により、また、１ＭＨｚから１．８ＧＨｚでのインピー
ダンス特性をインピーダンスアナライザー（ヒューレッ
トパッカード社製ＨＰ４２９１Ａ）を用いて測定し、そ
の結果を表１に示した。

【００４９】

【表１】

【００５０】この表１から、誘電体薄膜の膜厚が０．２
μｍの場合にはショートが発生し、また２μｍ、１０μ
ｍの場合には、静電容量が低下するとともに、インダク
タンスが大きくなることが判る。

【００５１】また、引出部間の間隔Ｌ₂が大きくなるに
つれてインダクタンスが大きくなり、０．５ｍｍよりも
大きくなると２５０ｐＨを越えてしまうことが判る。

【００５２】一方、本発明の薄膜コンデンサでは、７０
ｎＦ以上の静電容量で、かつインダクタンスも２４５ｐ
Ｈ以下の特性が得られることが判る。

【００５３】

【発明の効果】本発明の薄膜コンデンサによれば、電極
層を流れる電流が逆方向となる割合が増加するため、相
互インダクタンスによって自己インダクタンスを打ち消
す効果が生じると同時に、引出部間の距離が近接してい
るため、引出部寄生のインダクタンスが減少し、さら
に、誘電体薄膜の膜厚が０．３〜１．０μｍと薄いた
め、インダクタンスをさらに低減でき、薄膜コンデンサ
全体のインダクタンスを大幅に減少させることができ
る。

【図面の簡単な説明】

【図１】本発明の単板型の薄膜コンデンサを示す展開斜
視図である。

【図２】本発明の単板型の薄膜コンデンサの平面図であ
る。

【図３】本発明の積層型の薄膜コンデンサを示す展開斜
視図である。

【図４】電極層を流れる電流を説明するための説明図で
ある。

【図５】（ａ）および（ｂ）は実施例で使用した電極パ
ターンである。

【符号の説明】

１、１１・・・絶縁体基板２、１５・・・第１電極層３、１３・・・誘電体薄膜４、１６・・・第２電極層２ａ、４ａ、１５ａ、１６ａ・・・引出部８、９、１８、１９・・・接続端子電極

Claims

【特許請求の範囲】

【請求項１】膜厚が０．３〜１．０μｍの誘電体薄膜の
下面に引出部を有する第１電極層を、上面に引出部を有
する第２電極層を形成してなり、前記第１電極層の引出
部と前記第２電極層の引出部の間に電圧が印加される薄
膜コンデンサであって、前記第１電極層の引出部と前記
第２電極層の引出部の間隔Ｌ₁が０．１〜０．５ｍｍで
あることを特徴とする薄膜コンデンサ。
【請求項２】引出部を有する複数の電極層と、膜厚が
０．３〜１．０μｍの複数の誘電体薄膜を交互に積層し
てなり、前記電極層が下側から交互に第１電極層または
第２電極層とされ、前記第１電極層の引出部同士および
前記第２電極層の引出部同士をそれぞれ第１接続端子電
極および第２接続端子電極により接続してなり、前記第
１接続端子電極と前記第２接続端子電極の間に電圧が印
加される薄膜コンデンサであって、前記第１電極層の引
出部と前記第２電極層の引出部の間隔Ｌ₂が０．１〜
０．５ｍｍであることを特徴とする薄膜コンデンサ。