JPH1126290A

JPH1126290A - 薄膜コンデンサ

Info

Publication number: JPH1126290A
Application number: JP17486097A
Authority: JP
Inventors: Shiyouken Nagakari; 尚謙永仮
Original assignee: Kyocera Corp
Current assignee: Kyocera Corp
Priority date: 1997-06-30
Filing date: 1997-06-30
Publication date: 1999-01-29

Abstract

(57)【要約】【課題】実装が容易なタイプで、大容量の高周波対応
可能な薄膜コンデンサを提供すること。【解決手段】基板１上に、下部電極層２、中央部が開
口した誘電体層３、および中央部が開口した上部電極層
４を順次積層するとともに、下部電極層２上で且つ誘電
体層３および上部電極層４の開口部位に内側導体５を、
上部電極層４上に外側導体６をそれぞれ形成し、内側導
体５と外側導体６とを接続してなる薄膜コンデンサＣ
１、および、基板１上に、電極層と誘電体層とが交互に
積層された領域を有しかつ中央部が開口したコンデンサ
本体１０を形成してなる積層型の薄膜コンデンサＣ２で
あって、コンデンサ本体１０は、下部電極層２と、誘電
体層１２と、コンデンサ本体１０の中央部から外側に延
出した複数の電極層が相互に接続された内側電極体１１
と、コンデンサ本体１０の中央部から内側に延出した複
数の電極層が相互に接続された外側電極体１３とからな
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は薄膜コンデンサに関
し、例えば、高速動作する電気回路に配設され、高周波
ノイズのバイパス用として、もしくは電源電圧の変動防
止用に供される、大容量、低インダクタンスの薄膜コン
デンサ、および電極層と誘電体層とを交互に多層に積層
して成る積層型の薄膜コンデンサに関するものである。

【０００２】

【従来の技術】近年、電子機器の小型化、高機能化に伴
い、電子機器内に設置される電子部品にも小型化、薄型
化、高周波対応などの要求が強くなってきている。

【０００３】特に、大量の情報を高速に処理する必要の
あるコンピュータの高速デジタル回路では、パーソナル
コンピュータレベルにおいても、ＣＰＵチップ内のクロ
ック周波数は１００ＭHzから数百ＭHz、チップ間バスの
クロック周波数も３０ＭHzから７５ＭHzという具合に高
速化が顕著である。

【０００４】また、ＬＳＩの集積度が高まりチップ内の
素子数の増大につれ、消費電力を抑えるために電源電圧
は低下の傾向にある。これらＩＣ回路の高速化、高密度
化、低電圧化に伴い、コンデンサ等の受動部品も小型大
容量化と併せて、高周波もしくは高速パルスに対して優
れた特性を示すことが必須になってきている。

【０００５】コンデンサを小型高容量にするためには、
一対の電極に挟持された誘電体を薄くし、薄膜化するこ
とが最も有効である。薄膜化は上述した電圧の低下の傾
向にも適合している。

【０００６】一方、ＩＣ回路の高速動作に伴う諸問題は
各素子の小型化よりも一層深刻な問題である。このう
ち、コンデンサの役割である高周波ノイズの除去機能に
おいて、特に重要となるのは、論理回路の同時切り替え
が同時に発生したときに生ずる電源電圧の瞬間的な低下
を、コンデンサに蓄積されたエネルギーを瞬時に供給す
ることにより低減する機能であり、いわゆるデカップリ
ングコンデンサと称されるものである。

【０００７】このデカップリングコンデンサに要求され
る性能は、クロック周波数よりも速い負荷部の電流変動
に対して、いかにすばやく電流を供給できるかにある。
従って、１００ＭHzから１ＧHzにおける周波数領域に対
してコンデンサとして確実に機能しなければならない。

【０００８】しかし、実際のコンデンサ素子は静電容量
成分の他に、抵抗成分、インダクタンス成分を持つ。容
量成分のインピーダンスは周波数増加とともに減少し、
インダクタンス成分は周波数の増加とともに増大する。

【０００９】このため、動作周波数が高くなるにつれ、
素子の持つインダクタンスが供給すべき過渡電流を制限
してしまい、ロジック回路側の電源電圧の瞬時低下、ま
たは新たな電圧ノイズを発生させてしまう。結果とし
て、ロジック回路上のエラーを引き起こしてしまう。特
に最近のＬＳＩは総素子数の増大による消費電力増大を
抑えるために電源電圧は低下しており、電源電圧の許容
変動幅も小さくなっている。従って、高速動作時の電圧
変動幅を最小に抑えるため、デカップリングコンデンサ
素子自身の持つインダクタンスを減少させることが非常
に重要である。

【００１０】インダクタンスを減少させる方法として以
下に示す３つの方法がある。第１の方法は電流経路の長
さを最小にする方法、第２は電流経路をループ構造とし
ループ断面積を最小にする方法、第３は電流経路をｎ個
に分配して実効的なインダクタンスを１／ｎにする方法
である。

【００１１】上記第１の方法は、単位面積あたりの容量
を増加させて小型化を図ればよく、コンデンサ素子を薄
膜化することにより達成できる。特に、大容量で高周波
特性の良好なコンデンサを得る目的で、誘電体厚さを１
μm 以下に薄膜化した例が特開昭６０−９４７１６号公
報等に開示されている。

【００１２】また、上記第２の方法は、一本の電流経路
が形成する磁場を、近接する別の電流経路が形成する磁
場により相殺低減する効果を利用する方法であるから、
コンデンサを形成する一対の電極板、または電極層に流
れる電流の向きをできるだけ同一方向にしないようにす
ればよい。

【００１３】また、上記第３の方法は、分割したコンデ
ンサを並列接続することによって低インダクタンス化を
図るものであり、薄膜誘電体層を利用した例として、例
えば特開平４−２１１１９１号公報に開示されている。

【００１４】

【発明が解決しようとする課題】しかしながら、所望の
場所に実装できるデカップリングコンデンサを考えた場
合、ハンドリング可能な寸法として０．５ｍｍ×０．５
ｍｍ程度以上が必要であり、上記第１の方法、すなわち
薄膜、小型化の方法のみでインダクタンスを低減するに
は限界があった。

【００１５】また、上記第２の方法では、正負の電極取
り出し部を同一端面か、直交方向にする必要があり、実
装上不利となる。

【００１６】また、上記第３の分割並列接続の方法で
は、基板内蔵型では有利な手段となるが、実装の自由度
はない。また、通常の積層型コンデンサも並列接続であ
るが、電流の向きが同一方向であるため、各電極電流が
形成する磁場が重畳される。つまり相互インダクタンス
が大きくなるため、実効的な全インダクタンスを十分に
低減することはできなかった。従って、上記第２の方法
を併せて採用する必要があったが、上述したとおり、電
極取り出し方向の問題により実装上の問題があった。

【００１７】そこで本発明は、上述の従来の諸問題を解
消し、実装が容易でかつ大容量の低インダクタンス構造
を有する薄膜コンデンサを提供することを目的とする。

【００１８】

【課題を解決するための手段】本発明の薄膜コンデンサ
および積層型薄膜コンデンサは、上記課題の解決方法を
鋭意検討した結果、基本的な薄膜コンデンサとしては、
基板上に形成した下部電極層の中央部に端子部材を被着
させるとともに、該端子部材の周囲に、枠状の誘電体層
と上部電極層とを順次積層させることにより、上部電極
層と端子部材とを端子にする構造とすれば、上記目的を
果たすことがわかった。

【００１９】また、積層型の薄膜コンデンサとしては、
基板上に形成した下部電極層の中央部に第１端子部材を
被着させるとともに、該第１端子部材の周囲に複数の枠
状の誘電体層と複数の枠状の電極層とを交互に多層に積
層させ、かつ前記上下に位置する複数の枠状の電極層を
一つおきに一対の電極体とするべく共通に接続させると
ともに、一方の電極体を前記下部電極層に接続させ、他
方の電極体を第２端子部材に接続させた構造とすれば、
上記目的を達成することがわかった。

【００２０】すなわち、上記基本構成の薄膜コンデンサ
および積層型の薄膜コンデンサによれば、実装が容易で
かつ小型で、しかも低インダクタンスの薄膜積層コンデ
ンサを作製できることがわかった。

【００２１】

【作用】上記構成により、各電極面において、電流が中
央部（または外周部）から外周部（または中央部）方向
に流れる為、相互インダクタンスによって自己インダク
タンスを打ち消す効果が生じ、全インダクタンスを大幅
に減少させることができる。さらに、本構造の上部電極
並びに下部電極層の中央部を端子部とすることにより、
実装がきわめて容易となる。

【００２２】

【発明の実施の形態】以下、図面に基づき本発明の実施
の形態について詳細に説明する。図１に示すように、本
発明の薄膜コンデンサＣ１は、基板１上に、下部電極層
２、中央部が開口した枠状の誘電体層３、および中央部
が開口した枠状の上部電極層４を順次積層するととも
に、下部電極層２上で且つ誘電体層３および上部電極層
４の開口部位（挿入孔ともいう）７に第１端子部材であ
る内側導体５を、上部電極層４上に第２端子部材である
外側導体６をそれぞれ形成し、内側導体５と外側導体６
とを接続して構成されている。

【００２３】ここで、各電極層および誘電体層の平面形
状は、図３に示すように、方形状をなすものであり、誘
電体層３および上部電極層４は方形状の開口部３ａ，４
ａを有しているが、形状はこれに限定されるものではな
く、誘電体層３及び上部電極層４において内側導体５の
周囲を取り囲む形状を有していればどのような形状であ
ってもよい。

【００２４】また、図２に示すように、積層型の薄膜コ
ンデンサＣ２は、基板１上に形成した下部電極層２の中
央部に第１端子部材である内側導体１４を被着させると
ともに、内側導体１４の周囲に複数の枠状の誘電体層１
２と複数の枠状の電極層（１１ａ，１３ａ）とを交互に
多層に積層させ、かつ上下に位置する複数の枠状の電極
層を一つおきに一対の電極体１１，１３とするべく共通
に接続させるとともに、一方の電極体１１を下部電極層
２に接続させ、他方の電極体１３を第２端子部材である
外側導体１５に接続させたことを特徴とするものであ
る。

【００２５】すなわち、基板１上に、電極層（１１ａ，
１３ａ）と誘電体層１２とが交互に積層された領域を有
し、かつ中央部（挿入孔ともいう）１７が開口したコン
デンサ本体１０を形成してなるものであって、コンデン
サ本体１０は、基板１上に形成した下部電極層２と、コ
ンデンサ本体１０の中央部１７から外側に延出した複数
の電極層（１１ａ）が相互に接続された内側電極体１１
と、内側電極体１１と誘電体層１２を介して噛み合うと
ともにコンデンサ本体１０の中央部１７から内側に延出
した複数の電極層（１３ａ）が相互に接続された外側電
極体１３とからなり、内側電極体１１と外側電極体１３
とを、中央部１７に形成された内側導体１４と外側電極
体１３上に形成された外側導体１５とでもって電気的に
接続して構成されている。

【００２６】具体的には、例えば内側電極体１１は基板
１側から数えて奇数番目の電極層１１ａと、外側電極体
１３は基板１側から数えて偶数番目の電極層１３ａとに
より構成されている。そして、奇数電極層１１ａ同士は
挿通孔１７の内壁部に形成された電極層１１ｂによって
相互に接続されており、さらにこの内側電極体１１は下
部電極層２と電気的に接続されている。また、外側電極
体１３は偶数電極層１３ａ同士がコンデンサ本体１０の
外周部で電極層１３ｂによって相互に接続されて構成さ
れている。この外側電極体１３は下部電極層２とは非接
触の状態で形成されている。

【００２７】ここで、本発明で用いられる基板１として
は、アルミナ、サファイア、ＭｇＯ単結晶、ＳｒＴｉＯ
₃単結晶、チタン被覆シリコン、または銅（Ｃｕ）、ニ
ッケル（Ｎｉ）、チタン（Ｔｉ）、スズ（Ｓｎ）、ステ
ンレススチール（ＳＵＳ３１６等）などの薄膜もしくは
薄板が望ましい。特に、薄膜との反応性が小さく、安価
で硬度が大きく、かつ金属薄膜の結晶性という点からア
ルミナ、サファイアが望ましく、高周波領域における低
抵抗化の点で銅（Ｃｕ）薄板または銅（Ｃｕ）薄膜が望
ましい。

【００２８】また、本発明の電極層は、白金（Ｐｔ）、
金（Ａｕ）、パラジウム（Ｐｄ）薄膜、低抵抗のＣｕ薄
膜等が好適に使用可能であるが、誘電体層を５００℃以
上の高温で形成する場合、これら金属膜の内でも、白金
（Ｐｔ）と金（Ａｕ）等の貴金属薄膜、あるいはＣｕ表
面にそれら貴金属をコートしたＣｕ薄膜が最適である。
なぜなら、Ｐｔ、Ａｕ等の貴金属は誘電体層との反応性
が小さく、また酸化されにくいので、誘電体層１２との
界面に低誘電率層が形成されにくいからである。

【００２９】さらに、誘電体層は、高周波領域において
高い誘電率を有するものであれば良いが、その膜厚は１
μm 以下が望ましい。また、誘電体層は、例えば、金属
元素としてＰｂ、Ｍｇ、Ｎｂを含むペロブスカイト型複
合酸化物結晶からなる誘電体薄膜であって、測定周波数
３００ＭHz（室温）での比誘電率が１０００以上の誘電
体薄膜が望ましい。尚、本発明においてはＰｂ、Ｍｇ、
Ｎｂを含むペロブスカイト型酸化物結晶からなる誘電体
薄膜以外のＰＺＴ、ＰＬＺＴ、ＢａＴｉＯ₃、ＳｒＴｉ
Ｏ₃、Ｔａ₂Ｏ₅や、これらに他の金属を添加したり、
置換した化合物であってもよく、特に限定されるもので
はない。このような誘電体層は、ＰＶＤ法、ＣＶＤ法、
ゾルゲル法の公知の方法により作製される。

【００３０】以上のように構成された薄膜コンデンサＣ
１においては、上部電極層４並びに誘電体層３に挿通孔
７を設けた構造にすることにより、また、積層型薄膜コ
ンデンサＣ２においては、例えば奇数番目の電極層が電
極層の中央部において別の奇数番目の電極層と接点を持
ち、偶数番目の電極層が電極層の外周部において別の偶
数番目の電極層と接点を持つ構造にすることにより、各
電極面において、電流が中央部（または外周部）から外
周部（または中央部）方向に流れる為、相互インダクタ
ンスによって自己インダクタンスを打ち消す効果が生
じ、全インダクタンスを大幅に減少させることができ
る。

【００３１】さらに、本構造の上部電極並びに挿通孔の
電極に端子電極部を設けることにより、実装が容易とな
る。

【００３２】なお、上記例においては、内側電極体は奇
数番目の電極層同士を接続し、外側電極体は偶数番目の
電極層同士を接続した場合について説明したが、内側電
極体として偶数番目の電極層同士を、外側電極体として
奇数番目の電極層同士を接続するような構成としてもよ
い。また、上記例においては内側電極体を下部電極と接
続する例について説明したが、外側電極体を下部電極と
接続し、内側電極体と下部電極とは非接触となるように
構成してもよく、本発明の要旨を逸脱しない範囲内で適
宜変更し実施が可能である。

【００３３】

【実施例】次に、より具体的な実施例について詳細に説
明する。

【００３４】実施例１各電極層の形成は高周波マグネトロンスパッタ法を用い
た。まず、スパッタ用ガスとしてプロセスチャンバー内
にArガスを導入し、真空排気により圧力は６．７Paに維
持した。スパッタ時には成膜する材料種のターゲット位
置に基板ホルダーを移動させ、基板−ターゲット間距離
は６０mmに固定した。

【００３５】次に、基板ホルダーとターゲット間には外
部の高周波電源により１３．５６ＭHzの高周波電圧を印
加し、ターゲット背面に設置された永久磁石により形成
されたマグネトロン磁界により、ターゲット近傍に高密
度のプラズマを生成させてターゲット表面のスパッタを
行った。

【００３６】本実施例では、基板に最近接のターゲット
にのみ印加してプラズマを生成した。基板ホルダーはヒ
ータによる加熱機構を有しており、スパッタ成膜中の基
板温度は一定となるよう制御した。また、基板ホルダー
に設置された基板のターゲット側には厚さ０．１ｍｍの
金属マスクが設置されており、成膜パターンに応じて必
要なマスクが基板成膜面にセットできる構造とした。

【００３７】誘電体層は全てゾルゲル法にて作製した。
また、酢酸ＭｇとＮｂエトキシドを１：２のモル比で秤
量し、２−メトキシエタノ−ル中で還流操作（約１２４
℃で２４時間）を行い、ＭｇＮｂ複合アルコキシド溶液
（Ｍｇ＝５．０ｍmol 、Ｎｂ１０．０ｍmol ／２−メト
キシエタノ−ル１５０ｍmol ）を合成した。次に酢酸鉛
（無水物）１５ｍmol と１５０ｍmol の２−メトキシエ
タノ−ルを混合し、１２０℃での蒸留操作により、Ｐｂ
前駆体溶液を合成した。

【００３８】ＭｇＮｂ前駆体溶液とＰｂ前駆体溶液をモ
ル比Ｐｂ：（Ｍｇ＋Ｎｂ）＝１：１になるよう混合し、
室温で十分撹拌し、Ｐｂ（Ｍｇ_1/3Ｎｂ_2/3）Ｏ₃（Ｐ
ＭＮ）前駆体溶液を合成した。

【００３９】そして、図４（ａ）に示すマスクパターン
により１ｍｍ□のＰｔ電極を上記スパッタ蒸着された厚
さ０．１５ｍｍのサファイア単結晶の基板上に、前記塗
布溶液をスピンコ−タ−で塗布し、乾燥させた後、約３
００℃で熱処理を１分間行い、ゲル膜を作製した。

【００４０】塗布溶液の塗布−熱処理の操作を繰り返し
た後、約８３０℃で１分間（大気中）の焼成を行い、膜
厚０．７μｍのＰＭＮ薄膜を得た。得られた薄膜のＸ線
回折結果より、ペロブスカイト生成率を計算するとそれ
ぞれ約９５％であった。

【００４１】この焼成されたＰＭＮ薄膜上にフォトリソ
グラフィーを用いて、図４（ｂ）に示すマスクパターン
を用いてパターニング処理を行った。

【００４２】このパターニングされたＰＭＮ膜表面に、
図４（ａ）のマスクパターンによる１ｍｍ□のＰｔ電極
をスパッタ蒸着した後、このＰｔ上部電極をフォトリソ
グラフィーを用いて、図４（ｃ）に示すマクスパターン
によるパターニング処理を行い、図１に示した様な薄膜
コンデンサを得た。尚、誘電体層を挟んだ電極層の面積
は０．８４ｍｍ²であった。この薄膜コンデンサの下
部電極からの取出しをする為、挿通孔部に０．２ｍｍφ
の半田バンプを形成した。また、上部電極にも同様に
０．２ｍｍφの半田パンプを形成した。

【００４３】作製した薄膜コンデンサの１ＭHzから１．
８ＧHzでのインピーダンス特性をインピーダンスアナラ
イザー（ヒューレットパッカード社製ＨＰ４２９１Ａ）
を用いて測定した結果、容量３０．７ｎＦ、インダクタ
ンス１００ｐＨ（半田バンプ込み）の値を得た。

【００４４】実施例２実施例１と同様に電極層の形成は高周波マグネトロンス
パッタ法、誘電体層はゾルゲル法、パターニングはフォ
トリソグラフィーを用いた。

【００４５】図５（ａ）に示したマスクパターンにより
１ｍｍ□のＰｔ電極を上記スパッタ蒸着された、厚さ
０．１５ｍｍのサファイア単結晶基板上に、前記塗布溶
液をスピンコ−タ−で塗布し、乾燥させた後、３００℃
で熱処理を１分間行い、ゲル膜を作製した。塗布溶液の
塗布−熱処理の操作を繰り返した後、８３０℃で１分間
（大気中）の焼成を行い、膜厚０．７μｍのＰＭＮ薄膜
を得た。得られた薄膜のＸ線回折結果より、ペロブスカ
イト生成率を計算するとそれぞれ約９５％であった。

【００４６】この焼成されたＰＭＮ薄膜上にフォトリソ
グラフィーを用いて、図５（ｂ）に示すマスクパターン
によるＰＭＮ膜のパターニング処理を行った。

【００４７】このパターニングされたＰＭＮ膜表面に図
５（ｃ）に示すマスクパターンによる１．１ｍｍ□のＰ
ｔ電極をスパッタ蒸着した後、このＰｔ上部電極をフォ
トリソグラフィーを用いて、図５（ｄ）のマスクパター
ンによるパターニング処理を行った。

【００４８】次に、再度、誘電体層を形成した後、図５
（ｅ）のマスクパターンによるパターニング処理を行っ
た。このパターニングされたＰＭＮ膜表面に、Ｐｔ電極
をスパッタ蒸着した後、図５（ｆ）のマスクパターンに
よるＰｔ電極のパターニング処理を行った。

【００４９】次に、再度、誘電体層を形成し、図５
（ｅ）のパターニング処理を行った。このパターニング
されたＰＭＮ膜表面にＰｔ電極をスパッタ蒸着した後、
図５（ｇ）のマスクパターンによるＰｔ電極のパターニ
ング処理を行った。

【００５０】これら誘電体層形成、および電極形成、並
びにそれぞれ図５（ｅ），図５（ｆ）および図５（ｇ）
のパターニングをくり返した後、最後に図５（ｇ）のパ
ターンのＰｔ電極を形成し、図２に示した様な５層積層
された積層型薄膜コンデンサを得た。尚、誘電体層を挟
んだ各層の電極層の面積は０．７６ｍｍ²であり、単層
当り約２７ｎＦの容量を得た。

【００５１】この薄膜コンデンサの下部電極からの取出
しをする為、挿通孔部に０．２ｍｍφの半田バンプを形
成した。また、上部電極にも同様に０．２ｍｍφの半田
パンプを形成した。

【００５２】作製した薄膜コンデンサの１ＭHzから１．
８ＧHzでのインピーダンス特性をインピーダンスアナラ
イザー（ヒューレットパッカード社製ＨＰ４２９１Ａ）
を用いて測定した結果、容量１３５ｎＦ、インダクタン
ス５０ｐＨ（半田バンプ込み）の値を得た。

【００５３】

【発明の効果】以上の詳述したように、本発明によれ
ば、基本構造を有する薄膜コンデンサにおいて、基板上
に形成した下部電極層の中央部に端子部材を被着させる
とともに、端子部材の周囲に、枠状の誘電体層と上部電
極層とを順次積層させる構造にすることにより、また、
積層型の薄膜コンデンサにおいて、中央部が開口したコ
ンデンサ本体を形成してなり、このコンデンサ本体が、
中央部から外側に延出した複数の電極層が相互に接続さ
れた内側電極体と、この内側電極体と誘電体層を介して
噛み合うとともにコンデンサ本体の中央部から内側に延
出した複数の電極層が相互に接続された外側電極体とか
ら構成されることにより、電極層において電流が中央部
（または外周部）から外周部（または中央部）方向に流
れる為、相互インダクタンスによって自己インダクタン
スを打ち消す効果が生じ、全インダクタンスを大幅に減
少させることができる。

【００５４】さらに、本構造の内側導電体及び外側導電
体を端子電極とすることにより、実装がきわめて容易な
薄膜コンデンサを提供することができる。

【図面の簡単な説明】

【図１】本発明の薄膜コンデンサの実施例の構成を示す
断面図である

【図２】本発明の積層型薄膜コンデンサの実施例の構成
を示す断面図である

【図３】本発明の薄膜コンデンサの層構成を模式的に説
明する分解斜視図である。

【図４】（ａ）〜（ｃ）はそれぞれ本発明の薄膜コンデ
ンサを製造する時に用いる電極および誘電体のマスクパ
ターンである。

【図５】（ａ）〜（ｇ）はそれぞれ本発明の積層型薄膜
コンデンサを製造する時に用いる電極および誘電体のマ
スクパターンである。

【符号の説明】

１・・・基板２・・・下部電極層３・・・誘電体層４・・・上部電極層５，１４・・・内側導体（第１端子部材）６，１５・・・外側導体（第２端子部材）７・・・開口（挿入孔）１０・・・コンデンサ本体１１・・・内側電極体１３・・・外側電極体Ｃ１・・・薄膜コンデンサＣ２・・・積層型薄膜コンデンサ

Claims

【特許請求の範囲】

【請求項１】基板上に形成した下部電極層の中央部に
端子部材を被着させるとともに、該端子部材の周囲に、
枠状の誘電体層と上部電極層とを順次積層させてなる薄
膜コンデンサ。
【請求項２】基板上に形成した下部電極層の中央部に
第１端子部材を被着させるとともに、該第１端子部材の
周囲に複数の枠状の誘電体層と複数の枠状の電極層とを
交互に多層に積層させ、かつ前記上下に位置する複数の
枠状の電極層を一つおきに一対の電極体とするべく共通
に接続させるとともに、一方の電極体を前記下部電極層
に接続させ、他方の電極体を第２端子部材に接続させた
ことを特徴とする薄膜コンデンサ。