JP2002164258A

JP2002164258A - 薄膜コンデンサおよびコンデンサ基板

Info

Publication number: JP2002164258A
Application number: JP2000358426A
Authority: JP
Inventors: Shigeo Atsunushi; 成生厚主
Original assignee: Kyocera Corp
Current assignee: Kyocera Corp
Priority date: 2000-11-24
Filing date: 2000-11-24
Publication date: 2002-06-07

Abstract

(57)【要約】【課題】実装が容易でかつ積層化が容易な低インダクタ
ンス構造を有する薄膜コンデンサを提供する。【解決手段】誘電体層１の下面に第１電極層２を上面に
第２電極層３を形成してなる容量発生領域Ａ、Ｂ、Ｃを
所定間隔を置いて並置し、該容量発生領域Ａ、Ｂ、Ｃの
それぞれの間に、第１電極層２どうしを接続する複数の
第１端子電極層４と、第２電極層３どうしを接続する複
数の第２端子電極層５とを交互に所定間隔を置いて設け
るとともに、容量発生領域Ａ、Ｂ、Ｃの一側に設けられ
た第１端子電極層４と、他側に設けられた第２端子電極
層５とを対向して設け、さらに第１端子電極層４および
第２端子電極層５に外部端子７を設けてなるものであ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は薄膜コンデンサに
関し、例えば、高速動作する電気回路に配設され、高周
波ノイズのバイパス用、もしくは電源電圧の変動防止用
に供される低インピーダンスの薄膜コンデンサおよびコ
ンデンサ基板に関するものである。

【０００２】

【従来技術】近年においては、電子機器の小型化、高
機能化に伴い、電子機器内に設置される電子部品にも小
型化、薄型化、高周波対応などの要求が強くなってきて
いる。特に大量の情報を高速に処理する必要のあるコン
ピュータの高速デジタル回路では、パーソナルコンピュ
ータレベルにおいても、ＣＰＵチップ内のクロック周波
数は１００ＭＨｚ〜数百ＭＨｚ、チップ間バスのクロッ
ク周波数も３０ＭＨｚ〜１００ＭＨｚと高速化が顕著で
ある。

【０００３】また、ＬＳＩの集積度が高まりチップ内の
素子数の増大につれ、消費電力を抑えるために電源電圧
は低下の傾向にある。これらＩＣ回路の高速化、高密度
化、低電圧化に伴い、コンデンサ等の受動部品も小型大
容量化と併せて、高周波もしくは高速パルスに対して優
れた特性を示すことが必須になってきている。

【０００４】コンデンサを小型高容量にするためには一
対の電極に挟持された誘電体を薄くし、薄膜化すること
が最も有効である。薄膜化は上述した電圧の低下の傾向
にも適合している。

【０００５】一方、ＩＣ回路の高速動作に伴う諸問題は
各素子の小型化よりも一層深刻な問題である。このう
ち、コンデンサの役割である高周波ノイズの除去機能に
おいて特に重要となるのは、論理回路の切り替えが同時
に発生したときに生ずる電源電圧の瞬間的な低下をコン
デンサに蓄積されたエネルギーを瞬時に供給することに
より低減する機能である。このような機能を有するコン
デンサがいわゆるデカップリングコンデンサである。

【０００６】デカップリングコンデンサに要求される性
能は、クロック周波数よりも速い負荷部の電流変動に応
じて、いかにすばやく電流を供給できるかにある。従っ
て、１００ＭＨｚ〜１ＧＨｚにおける周波数領域に対し
てコンデンサとして確実に機能しなければならない。す
なわち、この周波数領域においてはコンデンサのインピ
ーダンスが小さくなければならない。

【０００７】しかし、実際のコンデンサ素子は静電容量
成分の他に、容量発生領域を構成する電極などの形状、
構造により抵抗成分、インダクタンス成分を持つことに
なる。また、容量成分のインピーダンスは周波数増加と
ともに減少するが、インダクタンス成分のインピーダン
スは周波数の増加とともに増大する。したがって、動作
周波数が高くなるにつれ、コンデンサ素子の容量発生領
域の電極などに起因するインダクタンスが供給すべき過
渡電流を制限し、論理回路側の電源電圧の瞬時低下、ま
たは新たな電圧ノイズを発生させる。結果として、論理
回路上のエラーを引き起こす。

【０００８】特に最近のＬＳＩは総素子数の増大による
消費電力増大を抑えるために電源電圧は低下しており、
電源電圧の許容変動幅も小さくなっている。従って、高
速動作時の電圧変動幅を最小に抑えるため、デカップリ
ングコンデンサ素子自身の持つインダクタンスを減少さ
せることが非常に重要である。

【０００９】インダクタンスを減少させる方法は３つあ
る。第１の方法は、電流経路の長さを最小にする方法で
あり、第２の方法はある電流経路が形成する磁場を近接
する別の電流経路が形成する磁場により相殺低減する方
法であり、第３の方法は電流経路をｎ個に分配して実効
的なインダクタンスを１／ｎにする方法である。

【００１０】上述の第１の方法は、単位面積あたりの容
量を増加させて小型化を図る方法であり、コンデンサ素
子を薄膜化することにより達成できる。例えば、大容量
で高周波特性の良好なコンデンサを得る目的で、特開昭
６０−９４７１６号公報には誘電体厚さを１μｍ以下に
薄膜化したものが開示されている。

【００１１】

【発明が解決しようとする課題】しかしながら、所望の
場所に実装できるデカップリングコンデンサを考えた場
合、ハンドリング可能な寸法として０．５ｍｍ×０．５
ｍｍ程度以上が必要であり、第１の方法である薄膜、小
型化の方法のみでインダクタンスを低減するには限界が
あった。

【００１２】また、上記第１〜第３の方法を組み合わせ
て用いる方法も考えられるが、未だ小型化、薄型化、大
容量化、高周波対応等の特性の点で充分な特性を有する
薄膜コンデンサを得ることができなかった。

【００１３】本発明は、上述の状況に鑑みて案出された
ものであり、その目的は、実装が容易で且つ積層化が容
易な低インピーダンスの薄膜コンデンサおよびコンデン
サ基板を提供することである。

【００１４】

【課題を解決するための手段】本発明の単板型の薄膜コ
ンデンサは、誘電体層の下面に第１電極層を上面に第２
電極層を形成してなる容量発生領域を所定間隔をおいて
３領域並置し、該容量発生領域のそれぞれの間に、前記
第１電極層どうしを接続する複数の第１端子電極層と、
前記第２電極層どうしを接続する複数の第２端子電極層
とを交互に所定間隔を置いて設けるとともに、前記中央
に位置する容量発生領域の一側間隔に設けられた前記第
１端子電極層と、他側間隔に設けられた前記第２端子電
極層とを実質的に対向して設け、前記一側間隔に設けら
れた第１端子電極層と、前記他側間隔に設けられた第２
端子電極層との距離Ｘが、０．２ｍｍ≦Ｘとなるもので
ある。

【００１５】本発明の積層型の薄膜コンデンサは、複数
の誘電体層と複数の電極層を交互に積層してなり、電極
層が下側から交互に第１電極層、第２電極層が配置され
た容量発生領域を、所定間隔を置いて３個並置し、該容
量発生領域のそれぞれの間に、同一平面上の前記第１電
極層どうしを接続する複数の第１端子電極層と、同一平
面上の前記第２電極層どうしを接続する複数の第２端子
電極層とを交互に所定間隔を置いて設けるとともに、前
記中央に位置する容量発生領域の一側間隔に設けられた
前記第１端子電極層と、他側間隔に設けられた前記第２
端子電極層とを対向して設け、前記一側間隔に設けられ
た第１端子電極層と、前記他側間隔に設けられた第２端
子電極層との距離Ｘが、０．２ｍｍ≦Ｘとなるものであ
る。

【００１６】さらに、第１端子電極層および第２端子電
極層の上に外部端子を設けてなるものであり、前記外部
端子の形状はバンプ形状であることが望ましい。

【００１７】また、本発明のコンデンサ基板は、上記薄
膜コンデンサを基体の表面および／または内部に設けて
なるものである。

【００１８】

【作用】本発明の薄膜コンデンサの基本構造は、３個
（領域）の容量発生領域を所定の間隔で並置し、容量発
生領域間に設けられた複数の第１端子電極層および第２
端子電極層で、各容量発生領域の第１電極層どうしおよ
び第２電極層どうしをそれぞれ接続し、かつ第１端子電
極層と第２端子電極層とを交互に所定間隔を置いて設け
るとともに、容量発生領域の両側の第１端子電極層と第
２端子電極層とが対向するように設けられているので、
第１端子電極層と第２端子電極層は隣設しており、実効
的な電流経路が短くなり、かつ電極層に流れる電流の向
きが多岐に広がるため、電流経路が形成する磁場が互い
に相殺しあい、インダクタンスを極めて小さくすること
ができる。

【００１９】しかしながら、１００ＭＨｚ〜１ＧＨｚの
周波数領域で低インピーダンスとなる薄膜コンデンサを
得るためには、中央に位置する容量発生領域の一間隔側
に設けられた第１端子電極層と、前記他側間隔に設けら
れ、この第１端子電極層と対向する第２端子電極層との
距離Ｘが０．２ｍｍより大きくなくてはならない。すな
わち、Ｘが０．２ｍｍより小さい場合は、３個（領域）
の容量発生領域の内、中央の容量発生領域が狭くなり、
充分な容量を得ることが困難となるので、より高周波側
のインピーダンスが小さくなる。したがって、所望の周
波数領域で低インピーダンスが得られなくなる。

【００２０】さらに、各第１、第２電極層を容量発生領
域間に形成されている第１、第２端子電極層を介して接
続することにより製造できるため、図８に示すような従
来のコンデンサの電極形状を変更するだけで同じような
製法によって作製でき、積層化が容易となる。

【００２１】また、外部との接点に用いる外部端子を誘
電体層が直下に存在しない、容量発生領域間の第１、第
２端子電極層上に形成することができるので、外部端子
形成時または実装時の熱応力による容量発生領域へのダ
メージ等を防止でき、また、その弊害を考慮する必要が
ないので、作製および実装が容易となる。

【００２２】

【発明の実施の形態】本発明の単板型の薄膜コンデンサ
は、図１および図２に示すように、誘電体層１の下面に
例えば正極である第１電極層２、上面に例えば負極であ
る第２電極層３を形成してなる３領域の容量発生領域
Ａ、Ｂ、Ｃが所定の間隔で並置されている。尚、図２で
は、誘電体層１は破線で示した。

【００２３】容量発生領域Ａ、Ｂ、Ｃの各間隔には複数
の第１端子電極層４、第２端子電極層５がそれぞれ形成
され、各容量発生領域Ａ、Ｂ、Ｃの第１電極層２どうし
はそれぞれ複数の第１端子電極層４を介して接続され、
各容量発生領域Ａ、Ｂ、Ｃの第２電極層３どうしはそれ
ぞれ複数の第２端子電極層５を介して接続されている。

【００２４】これらの第１端子電極層４、第２端子電極
層５は、中央に位置された容量発生領域Ｂの両側間隔に
夫々形成されるものの、中央に位置する容量発生領域の
一側間隔に設けられた前記第１端子電極層と、他側間隔
に設けられた前記第２端子電極層とを実質的に対向して
設けている。即ち、中央に位置する容量発生領域Ｂの一
方側の間隔、即ち、図では左側であり、容量発生領域Ａ
と容量発生領域Ｂとの間隔には、図２の上側から第２端
子電極層５、第１端子電極層４が交互に形成されてい
る。また、中央に位置する容量発生領域Ｂの他方側の間
隔、例えば、中央に位置する容量発生領域Ｂと容量発生
領域Ｃとの間隔には、図２の上側から第１端子電極層
４、第２端子電極層５が交互に形成されている。尚、同
一間隔に形成された第１端子電極層４と第２端子電極層
５との間には所定間隔（距離）Ｙが設けられている。

【００２５】また、第1端子電極層4は、その第１端子電
極層４が最近接する端子電極層が第２端子電極層５とな
るように、また、第２端子電極層５は、その第２端子電
極層５が最近接する端子電極層が第１端子電極層４とな
るように配置されている。即ち、中央に位置する容量発
生領域Ｂの一方側間隔に設けられた第１端子電極層４
と、他方側間隔に設けられた第２端子電極層５及び一方
側間隔に設けられた第２端子電極層５と、他方側間隔に
設けられた第１端子電極層４とは、距離Ｘをおいて対向
して設けられている。

【００２６】つまり、中央に位置する容量発生領域Ｂの
両側間隔には、極性の異なる端子電極層４、５が対向し
て形成されている。

【００２７】保護膜８は、各端子電極層４、５を露出し
て、容量発生領域Ａ、Ｂ、Ｃを完全に覆うように形成さ
れている。尚、各端子電極層４、５の露出された一部
(貫通部)８ａ〜８ｄには外部端子７が形成されたり、ま
たは、直接、外部回路から信号供給されることになる。
例えば、貫通部８ａは、容量発生領域Ａと中央に位置し
た容量発生領域Ｂとの間隔に形成した第１端子電極層４
を露出するものであり、貫通部８ｂは、容量発生領域Ａ
と中央に位置した容量発生領域Ｂとの間隔に形成した第
２端子電極層５を露出するものであり、貫通部８ｃは、
中央に位置した容量発生領域Ｂと容量発生領域Ｃとの間
隔に形成した第２端子電極層５を露出するものであり、
貫通部８ｄは、中央に位置した容量発生領域Ｂと容量発
生領域Ｃとの間隔に形成した第１端子電極層４を露出す
るものである。

【００２８】上述の３つの容量発生領域Ａ、Ｂ、Ｃおよ
び複数の第１及び第２端子電極層４、５からなる薄膜コ
ンデンサは、基板６の上面に形成されている。

【００２９】次に、第１、第２端子電極層４、５の配置
におけるインダクタンスの低減効果について図３により
説明する。図３は電極層および端子電極層を平面的にみ
た模式図である。図３（ａ）は本発明の模式図であり、
図３（ｂ）は比較例(中央に位置する容量発生領域の両
側間隔において、一方側間隔の第1端子電極と他方側間
隔の第1端子電極、一方側間隔の第２端子電極と他方側
間隔の第2端子電極が実質的に対向する構造)の模式図で
ある。便宜上、第1端子電極層４を黒色部で、電流経路
を矢印で示した。また、図３（ａ）の端子配置を交互配
置、図３（ｂ）の直線配置と呼ぶこととする。図３
（ｂ）で示す端子構造が直線配置の薄膜コンデンサ（比
較例）では、矢印でしめされる電流経路は分割され、イ
ンダクタンスは低減する構造であるものの、中央部に位
置する容量発生領域Ｂの電流経路に着目すると、電流経
路は実質的に容量発生領域Ｂの端辺に沿って流れ、その
結果、同じ方向に流れることになる。このため、電流の
流れによって形成される磁場は相乗される。

【００３０】これに対して、図３（ａ）に示す端子構造
が交互配置の薄膜コンデンサでは、中央に位置する容量
発生領域Ｂの両側間隔に設けられた第１端子電極層４と
第２端子電極層５とが対向するように配置することによ
り、電流経路はさらに多岐に分割される。特に、中央部
の容量発生領域Ｂの電流経路に着目すると、電流経路が
逆向きとなるため、電流経路が形成する磁場が互いに相
殺しあい、インダクタンスを小さくすることができる。

【００３１】特に、本発明の薄膜コンデンサでは、図２
に示したように、交互配置において、互いに対向しあう
第１端子電極層４と第２端子電極層との距離（間隔）Ｘ
を、０．２ｍｍ≦Ｘの範囲としている。尚、間隔Ｘの測
定にあたり、保護膜８から露出する第１及び第２端子電
極の中心間の距離を示す。異なる極性を有する端子電極
層４、５の間隔Ｘは短いほどインダクタンスは小さくな
る傾向にある。

【００３２】しかしながら、１００ＭＨｚ〜１ＧＨｚの
周波数領域で低インピーダンスとなる薄膜コンデンサを
得るためには、前記間隔Ｘが０．２ｍｍより大きくなく
てはならない。すなわち、Ｘが０．２ｍｍより小さい場
合は、３個（領域）の容量発生領域の内、中央の容量発
生領域が狭くなり、充分な容量を得ることが困難となる
ので、より高周波側のインピーダンスが小さくなる。し
たがって、所望の周波数領域で低インピーダンスが得ら
れなくなる。

【００３３】また、間隔Ｘの上限は特に設けないが、Ｘ
が長くなるほど性能が劣化するばかりかコンデンサ自体
の形状が大きくなるので、実装上、不利となり、実質的
には、２．０ｍｍ程度が上限となる。

【００３４】上述した端子電極層４、５により接続され
た第１及び第２電極層２、３、誘電体層１の平面形状を
図４に示した。図４（ａ）および（ｃ）に示したように
３つの第１電極層２は第１端子電極層４で接続され、同
じく３つの第２電極層３は第２端子電極層５でそれぞれ
接続されている。

【００３５】第１及び第２端子電極層４、５は、第１及
び第２電極層２、３または誘電体層１を積層した時に、
その表面がそれぞれ外部に露出する位置に形成されてい
る。

【００３６】さらに、誘電体層１は、図４（ｂ）に示し
たように、第１電極層２または第２電極層３を被覆する
ような大きさの長方形状とされている。

【００３７】誘電体層１どうしは、図４（ｂ）に示した
ように、所定の間隔で離間されていても良いし、また、
図４（ｄ）に示したように、誘電体層１は各端子電極層
４、５を露出するように、誘電体層１と同一材料からな
る接続部９で連結して形成してもよい。このような接続
部９を形成することにより、異なる極性の第１、第２端
子電極層４、５間の絶縁性を向上できる。このように誘
電体層１と同一材料からなる接続部９を形成したところ
で、第１電極層２、誘電体層１、第２電極層３とからな
る容量形成領域はなんらの変化はない。

【００３８】また、容量発生領域Ａと中央に位置する容
量発生領域Ｂとの一方側間隔及び中央に位置する容量発
生領域Ｂと容量発生領域Ｃとの他方側間隔に、第１、第
２端子電極層４、５を合計４つ端子形成した場合で説明
したが、容量発生領域Ａ、Ｂ、Ｃ間の複数の端子電極層
４、５は合計２端子以上あれば良い。端子電極層４、５
の数が増えるほど、電流経路の分割数が増し、インダク
タンスを小さくすることができる。

【００３９】次に、本発明の薄膜コンデンサの第１端子
電極４、第２端子電極５と外部回路との接続を容易にす
る外部端子の構造を図５に示す。

【００４０】第１電極層２どうしを接続する例えは４個
の第１端子電極層４の上面、および第２電極層３どうし
を接続する４個の第２端子電極層５の上面で、保護膜８
から露出する部分には外部端子７がそれぞれ形成されて
いる。尚、図５では、便宜上、第２電極層３および第２
端子電極層５に斜線で示し、第１端子電極層４上に形成
される外部端子７を黒色で、第２端子電極層５上に形成
される外部端子７を白抜きで記載した。また、図５
（ｂ）は、図５（ａ）中Ｂ−Ｂ線に沿う断面図であり、
図５（ｃ）は、図５（ａ）中Ｃ−Ｃ線に沿う断面図であ
る。

【００４１】このような外部端子７を形成した場合は、
実際を反映するので、第１及び第２端子電極層４、５間
の距離ＸおよびＹは、外部端子７の中心間の距離を適用
した方がよい。

【００４２】外部端子７の形状は、図５に示したバンプ
状が望ましく、その他に、箔状、板状、線状、ペースト
状等があり、特に限定されるものではなく、複数を組み
合わせても良い。しかしながら、低インダクタンスの薄
膜コンデンサの特性を充分引き出すためには、実装基板
の外部回路に接続する外部端子７自身のインダクタンス
も小さくする必要があり、また、実装基板への接続強度
などを考慮すると、バンプ形状が望ましい。

【００４３】また、外部端子７の材質は、はんだ、Ｐ
ｂ、Ｓｎ、Ａｇ、Ａｕ、Ｃｕ、Ｐｔ、Ａｌ、Ｎｉ及び導
電性樹脂等があり、特に限定されるものではなく、複数
を組み合わせても良い。

【００４４】誘電体層１および電極層２、３の厚みは
０．０５〜１μｍ、大きさは一辺が０．１〜３ｍｍとさ
れている。各層の厚み、大きさは材質や用途により適宜
変更することができる。

【００４５】本発明で用いられる基板６としては、アル
ミナ、サファイア、ＭｇＯ単結晶、ＳｒＴｉＯ₃単結晶
及びＳｉＯ₂被覆シリコン、ガラスなどが望ましい。特
に、薄膜との反応性が小さく、強度が大きく、かつ誘電
体膜または電極膜の結晶性という点を考慮すると、アル
ミナ、サファイアなどが望ましい。

【００４６】また、本発明の第１、第２電極層２、３、
第１、第２端子電極層４、５、としては、金（Ａｕ）、
白金（Ｐｔ）、パラジウム（Ｐｄ）、銅（Ｃｕ）、銀
（Ａｇ）、チタン（Ｔｉ）、クロム（Ｃｒ）及びニッケ
ル（Ｎｉ）薄膜等があり、これらのうちでも誘電体との
反応性が小さく、酸化されにくい金（Ａｕ）や抵抗の低
い銅（Ｃｕ）薄膜が最適である。またこれらは単独で用
いても良いし、複数を組み合わせて用いても良い。

【００４７】さらに、誘電体層１は、高周波領域におい
て高誘電率を有するものであれば良いが、その膜厚は１
μｍ以下が望ましい。例えば、金属元素としてＰｂ、Ｍ
ｇ、Ｎｂを含むペロブスカイト型複合酸化物結晶からな
る誘電体薄膜であって、測定周波数３００ＭＨｚ（室
温）での比誘電率が１０００以上の誘電体薄膜が望まし
い。また、例えば、Ｂａ、Ｔｉを含むペロブスカイト型
複合酸化物結晶、ＰＺＴ、ＰＬＺＴ、ＳｒＴｉＯ₃及び
Ｔａ₂Ｏ₅等でも良く、特に限定されるものではない。こ
のような誘電体層１は、ＰＶＤ法、ＣＶＤ法、ゾルゲル
法等の公知の方法により作製される。

【００４８】以上のように構成された薄膜コンデンサ
は、容量発生領域Ａ、Ｂ、Ｃの第１及び第２電極層２、
３を複数の第１及び第２端子電極層４、５によりそれぞ
れ接続し、容量発生領域Ａと中央に位置する容量発生領
域Ｂとの間隔、中央に位置する容量発生領域Ｂと容量発
生領域Ｃとの間隔の第１端子電極層４と第２端子電極層
５とを交互に所定間隔を置いて設けるとともに、容量発
生領域Ｂの両側間隔に設けられた第１端子電極層４と第
２端子電極層５とが対向して設けられているため、電流
経路を短縮し、多岐に分割することができ、かつ相反す
る向きの電流経路により形成される磁場どうしが相殺さ
れるので、インダクタンスを極めて小さくすることがで
きる。

【００４９】即ち、従来の図８に示したような薄膜コン
デンサは、基板２０の上面に第１電極層２１、誘電体層
２２、第２電極層２３を順次積層し、第１電極層２１、
第２電極層２３の端部に容量取出部２４を形成して構成
されており、複数の薄膜コンデンサの容量取出部２４を
接続することにより並列接続することが考えられるが、
この場合には電流経路を複数に分割することができるも
のの、容量取出部２４間の距離が長くなるため、インダ
クタンス低減効果が小さく、限界がある。

【００５０】また、本発明の薄膜コンデンサでは、外部
回路との接点となる外部端子７が端子電極層４、５上に
それぞれ形成することができるため、正負極の外部端子
７が上方に露出していることになり、例えば、電極や配
線導体が形成された実装基板の前記電極や配線導体に外
部端子７を接合することにより実装でき、基板等への実
装が容易となる。

【００５１】次に、本発明の積層型の薄膜コンデンサを
図６を用いて説明する。この図６によれば、積層型の薄
膜コンデンサは、図１に示した単板型の薄膜コンデンサ
に対して、さらに誘電体層と電極層を積層したものであ
る。

【００５２】即ち、図6において、基板6の上面に、下か
ら３領域分の下層側の第１電極層２ａ、３領域分の第1
の誘電体層１ａ、３領域分の下層側の第２電極層３ａ、
３領域分の第２の誘電体層１ｂ、３領域分の上層側の第
１電極層２ｂ、３領域分の第３の誘電体層１ｃ、３領域
分の上層側の第２電極層３ｂが順次被着形成されてい
る。即ち、容量発生領域Ａ、Ｂ、Ｃは、それぞれ厚み方
向に３つの容量成分が直列的に接続されている構造であ
る。

【００５３】また、容量発生領域Ａ、Ｂ、Ｃの各間隔に
は、図１と同様のように、同一平面に配置された第１、
第２端子電極層４a、４ｂ、５ａ、５ｂがそれぞれ形成
されている。

【００５４】例えば、各容量発生領域Ａ、Ｂ、Ｃに相当
する下層側の第１電極層２aは、各容量発生領域Ａ、
Ｂ、Ｃの間隔で、下層側の第１端子電極層４ａより接続
されている。また、各容量発生領域Ａ、Ｂ、Ｃに相当す
る下層側の第２電極層３aは、各容量発生領域Ａ、Ｂ、
Ｃの間隔で、下層側の第２端子電極層５ａにより接続さ
れている。また、各容量発生領域Ａ、Ｂ、Ｃに相当する
上層側の第１電極層２ｂは、各容量発生領域Ａ、Ｂ、Ｃ
の間隔で、上層側の第１端子電極層４ｂより接続されて
いる。また、各容量発生領域Ａ、Ｂ、Ｃに相当する上層
側の第２電極層３ｂは、各容量発生領域Ａ、Ｂ、Ｃの間
隔で、上層側の第２端子電極層５ｂにより接続されてい
る。

【００５５】しかも、各容量発生領域Ａ、Ｂ、Ｃの間隔
において、下層側の第１端子電極層４ａと上層側の第１
端子電極層４ｂとが積層し、積層構造の第１端子電極を
構成している。また、各容量発生領域Ａ、Ｂ、Ｃの間隔
において、下層側の第２端子電極層５ａと上層側の第２
端子電極層５ｂとが積層し、積層構造の第２第１端子電
極を構成している。

【００５６】そして、この積層型の薄膜コンデンサにお
いても、単板型の薄膜コンデンサと同様に、第１端子電
極層４ａ、４ｂとが積層してなる第１端子電極（第１端
子電極層４aと４ｂを合わせて便宜上符号４と記す）
と、第２端子電極層５ａ、５ｂとが積層してなる第２端
子電極（第２端子電極層５aと５ｂを合わせて便宜上符
号５と記す）は、容量発生領域Ａ、Ｂ、Ｃの間隔で、交
互に所定間隔Ｙをおいて設けられ、しかも、中央の容量
発生領域Ｂの両側間隔に設けられた積層構造の第１端子
電極層４と積層構造の第２端子電極層５とが対向して設
けられている。

【００５７】保護膜８は、各積層構造の端子電極層４、
５を露出して、容量発生領域Ａ、Ｂ、Ｃを完全に覆うよ
うに形成されている。尚、各積層構造の端子電極４、５
の露出された一部は、外部端子７が形成されたり、また
は、外部回路から信号供給されることになる。図６にお
いて、８a〜８ｄは、積層構造の端子電極４、５の一部
を露出する貫通部であり、例えば、貫通部８ａは、容量
発生領域Ａと中央に位置した容量発生領域Ｂとの間隔に
形成した積層構造の第１端子電極層４を露出するもので
あり、貫通部８ｂは、容量発生領域Ａと中央に位置した
容量発生領域Ｂとの間隔に形成した積層構造の第2端子
電極層５を露出するものであり、貫通部８ｃは、中央に
位置した容量発生領域Ｂと容量発生領域Ｃとの間隔に形
成した積層構造の第２端子電極層５を露出するものであ
り、貫通部８ｄは、中央に位置した容量発生領域Ｂと容
量発生領域Ｃとの間隔に形成した積層構造の第１端子電
極層４を露出するものである。

【００５８】このような積層構造の薄膜コンデンサは、
基板６の上面に形成されている。

【００５９】この積層型の薄膜コンデンサにおいても、
単板型の薄膜コンデンサと同様に、積層構造の第１端子
電極層４と、積層構造の第２端子電極層５とが交互に所
定間隔を置いて設けられ、中央の容量発生領域Ｂの両間
隔に設けられた第１端子電極層４と第２端子電極層５と
が対向して設けられている。

【００６０】このような積層型の薄膜コンデンサも図１
乃至図５に示された単板型の薄膜コンデンサと全く同
様、複数の端子電極層による電流経路の分割効果および
第１、第２端子電極層４、５の近接形成による電流経路
の短縮効果および相反する向きの電流経路が形成する磁
場どうしの相殺効果によって、インダクタンスを極めて
小さくすることができる。また、保護膜８の貫通部８ａ
〜８ｄから外部端子7を形成することができるので実装
が容易となる。尚、外部端子7は、実質的に積層構造の
第1端子電極層４の上層側の第１端子電極層４ｂ、積層
構造の第２端子電極層５の上層側の第１端子電極層５ｂ
上に形成されることになる。

【００６１】さらに、第１、第２電極層２、３と誘電体
層１を交互に積層しているため、高容量となる。

【００６２】また、積層構造の第１、第２端子電極層
４、５の直下には誘電体層１が存在しないため、外部端
子形成時や実装時の熱応力による誘電体層１a〜１ｃへ
のダメージ等を防止できる。

【００６３】また、本発明の薄膜コンデンサは、一般に
は、上記のように基板6表面に形成されて用いられる
が、多層構造の基板内に内蔵して用いることもできる。

【００６４】積層型の薄膜コンデンサを基板内に内蔵す
る場合には、端子電極層どうしは、例えば、基板内に形
成されたスルーホール導体で接続され、さらに外部端子
もスルーホール導体で形成することができ、これにより
各電極層の導通を確保でき、容量が取り出される。

【００６５】また、電極層２、３の形状を長方形状とし
た例について説明したが、正方形状、円形状等どのよう
な形状であっても良い。

【００６６】

【実施例】（実施例１）電極層、端子電極層および誘
電体層の形成は全て高周波マグネトロンスパッタ法を用
いた。スパッタ用ガスとしてプロセスチャンバー内にＡ
ｒガスを導入し、真空排気により圧力は６．７Ｐａに維
持した。

【００６７】先ず、厚さ０．２５ｍｍのアルミナ焼結体
基板上に、Ｔｉターゲットのスパッタを行い、引き続き
Ａｕターゲットのスパッタを行った。次に、フォトリソ
グラフィ技術を用いて、図４（ａ）に示すような第１電
極層２どうしを第１端子電極層４で接続した電極層にパ
ターン加工した。ただし、端子電極層４の数において
は、図７に示すように８端子形成した。

【００６８】次にターゲットに（Ｂａ_0.5 Ｓｒ_0.5）Ｔ
ｉＯ₃焼結体を用い、基板６温度５００℃、高周波電力
４００Ｗの条件で、０．２μｍ厚みの誘電体層を形成し
た。そして、この誘電体層をフォトリソグラフィ技術を
用いて、図４（ｂ）に示すような誘電体層１にパターン
加工した。

【００６９】次にＡｕターゲットのスパッタを行い、続
いて、フォトリソグラフィ技術を用いて、図４（ｃ）に
示すような第２電極層３どうしを第２端子電極層５で接
続した電極層にパターン加工した。ただし、端子電極層
５はの数においては、図７に示すように８端子形成し
た。次に、はんだバンプの接続状態をよくするため、Ｎ
ｉターゲットのスパッタを行い、引き続いてＡｕターゲ
ットのスパッタにより新たに端子電極層を形成した。パ
ターン加工はフォトリソグラフィ技術を用いた。この
後、光感光性ＢＣＢを塗布し、露光、現像を行い、端子
電極その一部が露出するように直径８０μｍの貫通孔を
有する保護膜を形成した。

【００７０】作製した単板型の薄膜コンデンサの端子電
極層４、５上にはんだバンプを形成して、図７に示すよ
うな薄膜コンデンサを作製し、評価用ボードに実装し
た。

【００７１】評価は１ＭＨｚ〜１．８ＧＨｚでのインピ
ーダンス特性をインピーダンスアナライザー（アドバン
スド・テクノロジー社製ＨＰ４２９１Ａ）を用いた。各
はんだバンプの間隔Ｘの変化が、１ＧＨｚのインピーダ
ンスに与える影響を調査した。結果を表１に示す。

【００７２】

【表１】

【００７３】試料１および２との比較から、端子電極の
配置の違いが１ＧＨｚのインピーダンスに与える影響が
わかる。

【００７４】本発明の端子配置である交互配置（例：図
３（ａ））のように、隣設した端子電極が異なる極性と
し、しかも、中央に位置する容量発生領域Ｂの両側間隔
において、第１端子電極層４と第２端子電極層５とを対
向して配置することで、１ＧＨｚのインピーダンスを小
さくできることがわかる。端子電極層の配置を直線配置
（例：図３（ｂ））にすると１ＧＨｚのインピーダンス
が大きくなることがわかる。

【００７５】試料３〜４の比較から、はんだバンプ間の
距離Ｘが小さくなるにつれ、１ＧＨｚのインピーダンス
は小さくなることがわかる。試料５は、Ｘが０．１ｍｍ
の場合の例であるが、試料３〜４に比較して、１ＧＨｚ
のインピーダンスが大きくなることがわかる。この理由
は、３個（領域）の容量発生領域の内、中央の容量発生
領域が狭くなり、充分な容量を得ることが困難となるの
で、より高周波側のインピーダンスが小さくなったため
と考える。

【００７６】（実施例２）実施例１と全く同様にして実
施例の試料1と同タイプの端子配置を有する誘電体層３
層の積層型の薄膜コンデンサを作製し、実施例１と同様
の方法で評価したところ、容量成分は１００ｎＦ、１Ｇ
Ｈｚのインピーダンスは、０．０６０Ωの値を得た。ま
た上記測定後、積層型の薄膜コンデンサの断面をＳＥＭ
観察したところ、各誘電体層の厚さは０．２μｍであっ
た。

【００７７】（実施例３）基板材、電極材、電極形成方
法、形状、および寸法は実施例１の試料１と全く同様に
して、誘電体層のみをゾルゲル法により、以下の手順で
形成した。

【００７８】ゾルゲル法にて合成したＰｂ（Ｍｇ_1/3Ｎ
ｂ_2/3）Ｏ₃―ＰｂＴｉＯ₃−ＰｂＺｒＯ₃塗布溶液をスピ
ンコート法を用いて塗布し、乾燥させた後、３８０℃で
熱処理、８１５℃で焼成を行い、Ｐｂ（Ｍｇ_1/3Ｎ
ｂ_2/3）Ｏ₃―ＰｂＴｉＯ₃−ＰｂＺｒＯ₃誘電体層を形成
した。パターン加工は、実施例１同様フォトリソグラフ
ィ技術を用いた。

【００７９】作製した薄膜コンデンサを実施例１同様評
価した結果、容量成分は２８ｎＦ、１ＧＨｚのインピー
ダンスは、０．０６０Ωの値を得た。また測定後、薄膜
コンデンサの断面をＳＥＭ観察したところ、各誘電体層
の厚さは０．８μｍであった。

【００８０】

【発明の効果】本発明の薄膜コンデンサでは、電流経路
を複数に分岐することができ、相反する向きの電流経路
が形成する磁場どうしの相殺効果によって、インダクタ
ンスを極めて小さくすることができる。

【００８１】さらに本発明の薄膜コンデンサでは、誘電
体層と電極層との積層化が容易であり、外部との接点に
用いる外部端子を誘電体層が形成されていない端子電極
層上に形成できる構造としたので、外部端子形成時に発
生する熱応力による容量発生領域へのダメージを考慮す
る必要がなく、また実装も容易となる。

【００８２】また、中央に位置する容量発生領域の両間
隔に第1端子電極と第２端子電極と対向しており、その
対向しあう間隔が０．２ｍｍより大きくなっている。こ
のため、所望の周波数領域で低インピーダンスの薄膜コ
ンデンサを得ることができる。

【図面の簡単な説明】

【図１】本発明の単板型の薄膜コンデンサを示す分解斜
視図である。

【図２】（ａ）は図１の平面図、（ｂ）は（ａ）のＢ−
Ｂ線に沿う断面図、（ｃ）は（ａ）のＣ−Ｃ線に沿う断
面図である。

【図３】（ａ）は図２の薄膜コンデンサの電流経路を示
し、（ｂ）は対向する端子電極層が同一極性の場合の電
流経路を示す模式図である。

【図４】（ａ）は第１電極層を第１端子電極層により接
続したもの、（ｂ）は誘電体層、（ｃ）は第２電極層を
第２端子電極層により接続したもの、（ｄ）は誘電体層
どうしを接続部で接続したものを示す平面図である。

【図５】（ａ）は本発明の外部端子を有する単板型の薄
膜コンデンサを示す平面図、（ｂ）は（ａ）のＢ−Ｂ線
に沿う断面図、（ｃ）は（ａ）のＣ−Ｃ線に沿う断面図
である。

【図６】本発明の積層型の薄膜コンデンサを示す分解斜
視図である。

【図７】本発明の実施例の薄膜コンデンサを示す平面図
である。

【図８】従来の薄膜コンデンサを示す分解斜視図であ
る。

【符号の説明】

１・・・誘電体層２、２ａ、２ｂ・・・第１電極層３、３ａ、３ｂ・・・第２電極層４、４ａ、４ｂ・・・第１端子電極層５、５ａ、５ｂ・・・第２端子電極層６・・・基板７・・・外部端子８・・・保護膜Ａ、Ｂ、Ｃ・・・容量発生領域

Claims

【特許請求の範囲】

【請求項１】誘電体層の下面に第１電極層を上面に第２
電極層を形成してなる容量発生領域を所定間隔をおいて
３領域並置し、該容量発生領域のそれぞれの間に、前記
第１電極層どうしを接続する複数の第１端子電極層と、
前記第２電極層どうしを接続する複数の第２端子電極層
とを交互に所定間隔を置いて設けるとともに、前記中央
に位置する容量発生領域の一側間隔に設けられた前記第
１端子電極層と、他側間隔に設けられた前記第２端子電
極層とを実質的に対向して設け、前記一側間隔に設けら
れた第１端子電極層と、前記他側間隔に設けられた第２
端子電極層との距離Ｘが、０．２ｍｍ≦Ｘであることを
特徴とする薄膜コンデンサ。
【請求項２】複数の誘電体層と複数の電極層を交互に積
層してなり、前記電極層が下側から交互に第１電極層、
第２電極層が配置された容量発生領域を、所定間隔をお
いて３領域並置し、該容量発生領域のそれぞれの間に、
同一平面上の前記第１電極層どうしを接続する複数の第
１端子電極層と、同一平面上の前記第２電極層どうしを
接続する複数の第２端子電極層とを交互に所定間隔Ｙを
置いて設けるとともに、前記容量発生領域の一側間隔に
設けられた前記第１端子電極層と、他側間隔に設けられ
た前記第２端子電極層とを対向して設け、前記一側間隔
に設けられた第１端子電極層と、前記他側間隔に設けら
れた第２端子電極層との距離Ｘが、０．２ｍｍ≦Ｘであ
ることを特徴とする薄膜コンデンサ。
【請求項３】第１端子電極層および第２端子電極層の上
に外部端子を設けてなることを特徴とする請求項１また
は２記載の薄膜コンデンサ。
【請求項４】外部端子の形状がバンプ形状であることを
特徴とする請求項３記載の薄膜コンデンサ。
【請求項５】請求項１乃至４のうち何れかに記載の薄膜
コンデンサを基体の表面および／または内部に設けてな
ることを特徴とするコンデンサ基板。