JP2006303389A - 薄膜コンデンサ素子および薄膜コンデンサアレイ - Google Patents

Abstract

【課題】 直流バイアス電圧の印加により容量を大きく変化できるが、高周波信号による非線形歪み等は小さく抑えることができる薄膜コンデンサアレイを提供する。
【解決手段】 Ｍ個の薄膜コンデンサが積層されて並列に接続された薄膜コンデンサ素子をＮ個直列接続して第１〜第Ｎの可変容量形成部Ｃ１〜Ｃ３を形成し、第１の可変容量形成部Ｃ１の入力端子側端子部と第２ｉの可変容量形成部Ｃ２および第２ｉ＋１の可変容量形成部Ｃ３間の接続点との間に第ｉの入力端子側バイアスラインＶ11を設け、かつ第Ｎの可変容量形成部Ｃ３の出力端子側端子部と第２ｉ−１の可変容量形成部Ｃ１および第２ｉの可変容量形成部Ｃ２間の接続点との間に第ｉの出力端子側バイアスラインＶ21を設けた薄膜コンデンサアレイである。高周波信号による非線形歪みが抑えられ、耐電力に優れるとともに、直流バイアス電圧による容量の変化は大きくできる。
【選択図】 図２

Description

本発明は、薄膜誘電体層を用いて形成した薄膜コンデンサに関するものであり、特に直流バイアス電圧の印加により容量を大きく変化させることができるが、高周波信号による容量の変化，ノイズ，非線形歪みは小さく抑えることができる容量可変薄膜コンデンサおよびそれを用いた薄膜コンデンサアレイに関するものである。

従来、薄膜コンデンサとして、上下電極層および誘電体層が薄膜で形成された薄膜コンデンサがある。これは通常、電気絶縁性の支持基板上に薄膜状の下部電極層，誘電体層，上部電極層をこの順に積層して構成されている。このような薄膜コンデンサでは、下部電極層および上部電極層がそれぞれスパッタリング法や真空蒸着法等で形成されており、誘電体層もスパッタリング法やゾルゲル法等で形成されている。このような薄膜コンデンサの製造では、通常、以下のようにフォトリソグラフィの手法が用いられる。

先ず、絶縁性支持基板上の全面に下部電極層となる導体層を形成した後、必要部のみをレジストで覆い、その後、ウエットエッチングまたはドライエッチングで不要部を除去して、所定形状の下部電極層を形成する。次に、下部電極層が形成された支持基板上に薄膜誘電体層となる誘電体層を全面に形成し、下部電極層と同様に、不要部を除去して所定形状の薄膜誘電体層を形成する。最後に、この支持基板上に上部電極層となる導体層を全面に形成し、不要部を除去して所定形状の上部電極層を形成する。また、さらに保護層やハンダ端子部等を形成することにより、表面実装が可能な薄膜コンデンサになる。

また、薄膜誘電体層の材料としては、（Ｂａ_ｘＳｒ_１−ｘ）Ｔｉ_１−ｙＯ_３―ｚから成る誘電体材料を用いて、上部電極層と下部電極層との間に所定電位を与えて薄膜誘電体層の比誘電率を変化させ、これによって容量を変化させる容量可変薄膜コンデンサも同様な構造である。このような直流バイアス電圧の印加により容量を変化させる容量可変薄膜コンデンサとしては、例えば特許文献１に開示されている。

容量可変薄膜コンデンサでは直流バイアス電圧を印加することで薄膜誘電体層の比誘電率が変化し、その結果として容量が変化する。容量の変化は高周波領域にも及び、高周波でも容量可変薄膜コンデンサとして利用可能となる。このような高周波での容量可変薄膜コンデンサの容量変化を利用して、直流バイアス電圧の印加により周波数特性を変化させることができる電子部品が得られる。例えば、上述の容量可変薄膜コンデンサと薄膜インダクタとを組み合わせた電圧制御型薄膜共振器では、直流バイアス電圧の印加により共振周波数を変化させることができる。また、容量可変薄膜コンデンサまたは電圧制御型薄膜共振器と薄膜インダクタ，薄膜キャパシタとを組み合わせた電圧制御型薄膜帯域通過フィルタでは、直流バイアス電圧の印加により通過帯域を変化させることができる。マイクロ波用の電圧制御型電子部品に関しては、例えば特許文献２に開示されている。
特開平11−260667号公報 特表平８−509103号公報

上述のような容量可変薄膜コンデンサを高周波用電子部品で用いる場合は、容量可変薄膜コンデンサには容量可変用の直流バイアス電圧と高周波信号の電圧（高周波電圧）とが同時に印加されることになる。このとき、高周波電圧が高い場合は高周波電圧によっても容量可変薄膜コンデンサの容量が変化するようになる。このような容量可変薄膜コンデンサを高周波用電子部品に用いると、高周波電圧によるコンデンサの容量変化のため波形歪みノイズや相互変調歪みノイズが生じるようになる。波形歪みノイズや相互変調歪みノイズを小さくするためには高周波電界強度を下げて高周波電圧による容量変化を小さくする必要があり、そのためには誘電体層の厚みを厚くすることが有効であるが、誘電体層の厚みを厚くすると、直流電界強度も小さくなるため容量変化率も下がってしまうという問題がある。

また、高周波ではコンデンサには電流が流れやすくなるため、コンデンサを高周波で使用中にはコンデンサの損失抵抗によりコンデンサが発熱し破壊してしまうことがある。このような耐電力の問題に対しても、誘電体の厚みを厚くして単位体積当たりの発熱量を小さくすることが有効であるが、前述のように、誘電体層の厚みを厚くすると、直流電界強度も小さくなるため直流バイアスによる容量変化率も下がってしまうという問題がある。

本発明は上述の問題点を解決するためになされたものであり、その目的は、高周波信号による容量変化が小さく、かつ直流バイアスによる容量変化が大きく、さらに相互変調歪みが小さく、耐電力に優れたコンデンサを実現することができる薄膜コンデンサ素子およびそれを用いた薄膜コンデンサアレイを提供することにある。

本発明の薄膜コンデンサは、支持基板上に下部電極層と、Ｍ（Ｍは２以上の自然数）層の薄膜誘電体層と、各薄膜誘電体層間にそれぞれ配置された中間電極層と、前記薄膜誘電体層の最上層の上に配置された上部電極層とを有し、前記Ｍ層の薄膜誘電体層の面積を上部電極層に近いほど小さくして、前記Ｍ層の薄膜誘電体層によるＭ個の薄膜コンデンサを積層したことを特徴とする薄膜コンデンサ素子である。

また、本発明の第１の薄膜コンデンサアレイは、前記薄膜誘電体層が印加電圧により比誘電率が変化する誘電体材料からなり、前記Ｍ個の薄膜コンデンサが並列に接続された上記構成の本発明の薄膜コンデンサ素子をＮ個（Ｎ＝２ｎ＋１、ｎは１以上の自然数）直列接続してそれぞれの薄膜コンデンサ素子を第１乃至第Ｎの可変容量形成部とし、前記第１の可変容量形成部の入力端子側端子部と第２ｉ（ｉは１以上ｎ以下の自然数）の可変容量形成部および第２ｉ＋１の可変容量形成部間の接続点との間に第ｉの入力端子側バイアスラインを設け、かつ前記第Ｎの可変容量形成部の出力端子側端子部と第２ｉ−１の可変容量形成部および第２ｉの可変容量形成部間の接続点との間に第ｉの出力端子側バイアスラインを設けたことを特徴とするものである。

また、本発明の第２の薄膜コンデンサアレイは、前記薄膜誘電体層が印加電圧により比誘電率が変化する誘電体材料からなり、前記Ｍ個（ただし、Ｍ＝２ｍ＋１、ｍは１以上の自然数）の薄膜コンデンサが直列に接続された上記構成の本発明の薄膜コンデンサ素子をＮ個（Ｎ＝２ｎ＋１、ｎは１以上の自然数）直列接続してそれぞれの薄膜コンデンサ素子を第１乃至第Ｎの可変容量形成部とするとともに全体として直列接続された第１乃至第Ｍ×Ｎの薄膜コンデンサからなり、前記第１の薄膜コンデンサの入力端子側端子部と第２ｊ（ｊは１以上２×ｍ×ｎ＋ｍ＋ｎ以下の自然数）の薄膜コンデンサおよび第２ｊ＋１の薄膜コンデンサ間の接続点との間に第ｊの入力端子側バイアスラインを設け、かつ前記第Ｍ×Ｎの薄膜コンデンサの出力端子側端子部と第２ｊ−１の薄膜コンデンサおよび第２ｊの薄膜コンデンサ間の接続点との間に第ｊの出力端子側バイアスラインを設けたことを特徴とするものである。

本発明の薄膜コンデンサによれば、支持基板上に下部電極層と、Ｍ（Ｍは２以上の自然数）層の薄膜誘電体層と、各薄膜誘電体層間にそれぞれ配置された中間電極層と、前記薄膜誘電体層の最上層の上に配置された上部電極層とを有し、前記Ｍ層の薄膜誘電体層の面積を上部電極に近いほど小さくして、前記Ｍ層の薄膜誘電体層によるＭ個の薄膜コンデンサを積層したことから、Ｍ個の薄膜コンデンサの支持基板上の占有面積はそれらが積層されない場合のほぼ１／Ｍになる。また、各薄膜誘電体層の面積が上部電極層に近いほど小さくなっていることから、この薄膜コンデンサを作製するのに複数のターゲットが同時に取り付け可能なスパッタリング装置を用いれば、同一バッチで下部電極層から各薄膜誘電体層，各中間電極層，上部電極層までのスパッタリングが行なえる製造方法が利用可能になる。

また、本発明の第１の薄膜コンデンサアレイによれば、前記薄膜誘電体層が印加電圧により比誘電率が変化する誘電体材料からなり、前記Ｍ個の薄膜コンデンサが並列に接続された上記構成の本発明の薄膜コンデンサ素子をＮ個（Ｎ＝２ｎ＋１、ｎは１以上の自然数）直列接続してそれぞれの薄膜コンデンサ素子を第１乃至第Ｎの可変容量形成部とし、前記第１の可変容量形成部の入力端子側端子部と第２ｉ（ｉは１以上ｎ以下の自然数）の可変容量形成部および第２ｉ＋１の可変容量形成部間の接続点との間に第ｉの入力端子側バイアスラインを設け、かつ前記第Ｎの可変容量形成部の出力端子側端子部と第２ｉ−１の可変容量形成部および第２ｉの可変容量形成部間の接続点との間に第ｉの出力端子側バイアスラインを設けたことから、Ｎ個の可変容量形成部は高周波信号に対しては直列に接続されたことになり、誘電体層の厚みを厚くしたことと同等の効果が得られるので、高周波信号による非線形歪みの発生を小さく抑えて容量変化を小さくすることができ、耐電力に優れた薄膜コンデンサとなる。また、第１の可変容量形成部の入力端子側端子部と第２ｉの可変容量形成部および第２ｉ＋１の可変容量形成部間の接続点との間に第ｉの入力端子側バイアスラインを設け、かつ第Ｎの可変容量形成部の出力端子側端子部と第２ｉ−１の可変容量形成部および第２ｉの可変容量形成部間の接続点との間に第ｉの出力端子側バイアスラインを設けたことによって、Ｎ個の薄膜コンデンサ素子にはそれぞれ直流バイアス電圧が並列に印加されるので、直流バイアス電圧による容量の変化は大きくすることができる。このとき、薄膜コンデンサ素子により形成される可変容量形成部はＮ個になり、また高周波信号に対してＮ個の可変容量形成部が直列に接続されており、容量の等しいコンデンサをＮ個直列に接続した場合には合成容量は元のコンデンサの１／Ｎになるので、各可変容量形成部の容量は実際に必要な容量のＮ倍にしておく必要がある。可変容量形成部の数が増えるとそれぞれの可変容量形成部の面積も増えるため、全可変容量形成部の面積は可変容量形成部の数が増えるとＮの２乗で増加していくことになる。これに対し、本発明の第１の薄膜コンデンサアレイではＮ個の可変容量形成部はそれぞれＭ層の薄膜誘電体層を有する積層コンデンサであり、それぞれの積層コンデンサにおいて各薄膜誘電体層で形成されるＭ個の薄膜コンデンサは並列に接続されているため、各可変容量形成部の面積は薄膜誘電体層を積層していない場合に対してほぼ１／Ｍとすることができるので、可変容量形成部の数を増やすことにより大きくなる可変容量形成部の面積を、薄膜誘電体層を積層することによって増加の割合を小さくできることから、Ｎ個全ての可変容量形成部による面積の増加をＮ^２／Ｍに抑えることができ、薄膜コンデンサアレイの小型化が可能となる。

また、本発明の第２の薄膜コンデンサアレイによれば、前記薄膜誘電体層が印加電圧により比誘電率が変化する誘電体材料からなり、前記Ｍ個（ただし、Ｍ＝２ｍ＋１、ｍは１以上の自然数）の薄膜コンデンサが直列に接続された上記構成の本発明の薄膜コンデンサ素子をＮ個（Ｎ＝２ｎ＋１、ｎは１以上の自然数）直列接続してそれぞれの薄膜コンデンサ素子を第１乃至第Ｎの可変容量形成部とするとともに全体として直列接続された第１乃至第Ｍ×Ｎの薄膜コンデンサからなり、前記第１の薄膜コンデンサの入力端子側端子部と第２ｊ（ｊは１以上２×ｍ×ｎ＋ｍ＋ｎ以下の自然数）の薄膜コンデンサおよび第２ｊ＋１の薄膜コンデンサ間の接続点との間に第ｊの入力端子側バイアスラインを設け、かつ前記第Ｍ×Ｎの薄膜コンデンサの出力端子側端子部と第２ｊ−１の薄膜コンデンサおよび第２ｊの薄膜コンデンサ間の接続点との間に第ｊの出力端子側バイアスラインを設けたことから、Ｎ個の可変容量形成部が直列に接続されるとともに各可変容量形成部を形成するＭ層の薄膜コンデンサも直列に接続されて全体として薄膜コンデンサがＭ×Ｎ個直列接続されており、Ｍ×Ｎ個の可変容量形成部は高周波信号に対しては直列に接続されたことになり、誘電体層の厚みを厚くしたことと同等の効果が得られるので、高周波信号による非線形歪みの発生を小さく抑えて容量変化を小さくすることができ、耐電力に優れた薄膜コンデンサ素子となる。また、第１の薄膜コンデンサの入力端子側端子部と第２ｊの薄膜コンデンサおよび第２ｊ＋１の薄膜コンデンサ間の接続点との間に第ｊの入力端子側バイアスラインを設け、かつ第Ｍ×Ｎの薄膜コンデンサの出力端子側端子部と第２ｊ−１の薄膜コンデンサおよび第２ｊの薄膜コンデンサ間の接続点との間に第ｊの出力端子側バイアスラインを設けたことによって、Ｎ個の薄膜コンデンサ素子にはそれぞれ直流バイアス電圧が並列に印加されるので、直流バイアス電圧による容量の変化は大きくすることができる。このとき、薄膜コンデンサ素子により形成される可変容量形成部はＮ個になり、それぞれの可変容量形成部ではＭ個の薄膜コンデンサが直列に接続されているので、高周波信号に対してＭ×Ｎ個の薄膜コンデンサが直列に接続されており、容量の等しいコンデンサをＭ×Ｎ個直列に接続した場合には合成容量は元のコンデンサの１／（Ｍ×Ｎ）になるので、各薄膜コンデンサの容量は実際に必要な容量の（Ｍ×Ｎ）倍にしておく必要がある。このように薄膜コンデンサの数が増えると薄膜コンデンサの面積も増えることとなるため、全可変容量形成部の面積は薄膜コンデンサの数が増えると（Ｍ×Ｎ）の２乗で増加していくことになる。これに対し、本発明の第２の薄膜コンデンサアレイではＮ個の可変容量形成部はそれぞれＭ層の薄膜誘電体層を有する積層コンデンサであり、それぞれの積層コンデンサにおいて各薄膜誘電体層で形成されるＭ個の薄膜コンデンサは直列に接続されているため、薄膜誘電体層を積層していない場合に対して実際に必要な可変容量形成部の数を１／ＭとしてＮ個とすることができるので、薄膜コンデンサの数を増やすことにより大きくなる薄膜コンデンサの面積を、薄膜誘電体層を積層することによって増加の割合を小さくできるので、Ｎ個全ての可変容量形成部による面積の増加を（Ｍ×Ｎ）^２／Ｍに抑えることができ、薄膜コンデンサアレイの小型化が可能となる。

以上のように、本発明によれば、高周波信号による容量変化が小さく、かつ直流バイアスによる容量変化が大きく、さらに相互変調歪みが小さく、耐電力に優れたコンデンサを実現することができる薄膜コンデンサ素子およびそれを用いた薄膜コンデンサアレイを提供することができる。

以下、本発明の薄膜コンデンサ素子につき、図１を用いて、３個（Ｍ＝３）の薄膜コンデンサが積層された場合について説明する。図１は本発明の薄膜コンデンサ素子の実施の形態の一例を示す断面図である。図１において１は支持基板であり、２は下部電極層であり、31，32，33は第１，第２，第３の薄膜誘電体層であり、21，22は第１，第２の中間電極層であり、４は上部電極層である。

支持基板１は、アルミナ等のセラミック基板やサファイア等の単結晶基板等である。そして、支持基板１の表面には、下部電極層２が形成されている。下部電極層２、第１〜第３の薄膜誘電体層31〜33、第１，第２の中間電極層21，22、上部電極層４は、支持基板１上の全面に例えば同一バッチのスパッタリング法で形成され、全層のスパッタリング終了後に、上部電極層４、第３の誘電体層33、第２の中間電極層22、第２の薄膜誘電体層32、第１の中間電極層21、第１の誘電体層31および下部電極層２が順次、所定形状のレジスト層（図示せず）を用いて物理的または化学的にエッチングされて所定形状に形成される。

下部電極層２、第１，第２の中間電極層21，22は、第１〜第３の薄膜誘電体層31〜33の形成に高温スパッタリングが必要となるため、高融点でしかも貴金属である白金（Ｐｔ）等が好適に用いられる。この下部電極層２、第１，第２の中間電極層21，22は、例えば、基板温度が150〜600℃で形成されている。その後、第１〜第３の薄膜誘電体層31〜33のスパッタリング温度である700〜900℃へ加熱され、スパッタリング開始まで一定時間保持されることにより平坦な薄膜となる。

下部電極層２、第１，第２の中間電極層21，22の厚みは、後述する半田端子部12ｂから例えば第３の可変容量形成部までの抵抗成分、下部電極層２、第１，第２の中間電極層21，22の連続性（いずれも厚みが厚い方が望ましい。）および支持基板１との密着性（厚みが相対的に薄い方が望ましい。）を考慮して設定され、例えば、0.1〜10μｍとなっている。これら下部電極層２、第１，第２の中間電極層21，22の厚みが例えば0.1μｍよりも小さくなると、これら電極自身の抵抗が大きくなると同時に、電極の連続性が得られなくなり、信頼性が劣るようになる。一方、これらの厚みを10μｍ以上にすると、支持基板１との密着信頼性が低下したり、支持基板１に反りを生じたりするようになる。

なお、下部電極層２を構成する金属材料は、高融点の貴金属Ｐｔ、パラジウム（Ｐｄ）の他にも、これらを金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）等と積層化・合金化し、抵抗値を下げることも可能である。

第１〜第３の薄膜誘電体層31〜33は、少なくともバリウム（Ｂａ）、ストロンチウム（Ｓｒ）、チタン（Ｔｉ）を含有するペロブスカイト型酸化物結晶粒子から成る高誘電率の誘電体層である。この第１〜第３の薄膜誘電体層31〜33は、上述の下部電極層２または第１，第２の中間電極層21，22の表面に形成されている。これら第１〜第３の薄膜誘電体層31〜33は、例えば、ペロブスカイト型酸化物結晶粒子が得られる誘電体をターゲットとしてスパッタリング法によって、例えば支持基板１の基板温度を800℃として、厚みを考慮した時間だけ成膜を行なう。高温でスパッタリングを行なうことにより、スパッタリング後の熱処理を行なうこと無く、高誘電率で変化率が大きく損失の低い薄膜誘電体層31〜33が得られる。

上部電極層４の材料としては、電極の抵抗を下げるためには、抵抗率の小さなＡｕが望ましい。その他にＡｇ、Ｃｕ等も使用できるが、第１〜第３の薄膜誘電体層31〜33との密着性向上のためにはＰｔ、Ｐｄ等の高融点貴金属が望ましい。この上部電極層４の厚みは例えば0.1〜10μｍとなっている。この厚みの下限については、下部電極層２または第１，第２の中間電極層21，22と同様に、電極自身の抵抗を考慮して設定される。また、厚みの上限については密着性の低下を考慮して設定される。

本発明の薄膜コンデンサ素子においては、上述のように、下部電極層２、第１〜第３の薄膜誘電体層31〜33、第１，第２の中間電極層21，22、上部電極層４を同一バッチでスパッタリング法によって成膜でき、途中で大気に曝すこと無く上部電極層４まで成膜できるので、下部電極層２〜第１の薄膜誘電体層31間、第１の薄膜誘電体層31〜第１の中間電極層21間、第１の中間電極層21〜第２の薄膜誘電体層32間、第２の薄膜誘電体層32〜第２の中間電極層22間、第２の中間電極層22〜第３の薄膜誘電体層33間、第３の薄膜誘電体層33〜上部電極層４間に油脂等の余分な付着が起こらないので、各層間の密着性が大幅に改善される。その結果、下部電極層２〜第１の薄膜誘電体層31間、第１の薄膜誘電体層31〜第１の中間電極層21間、第１の中間電極層21〜第２の薄膜誘電体層32間、第２の薄膜誘電体層32〜第２の中間電極層22間、第２の中間電極層22〜第３の薄膜誘電体層33間、第３の薄膜誘電体層33〜上部電極層４間への水分等の浸入を防止することができ、耐湿性を大幅に改善することができ、非常に安定した特性を維持できる可変容量形成部が形成できる。

次に、本発明の第１の薄膜コンデンサアレイにつき、図２、図３、図４を用いて、３層（Ｍ＝３）の薄膜誘電体層による薄膜コンデンサが並列接続された可変容量形成部を用い、互いに直列接続された３個（Ｎ＝３）の可変容量形成部を具備する場合について説明する。なお、図２は本発明の第１の薄膜コンデンサアレイの実施の形態の一例の等価回路であり、図３は、各層の構造が明確にわかるように透視状態で示した、本発明の第１の薄膜コンデンサアレイの実施の形態の一例を示す平面図であり、図４は、本発明の第１の薄膜コンデンサアレイの実施の形態の一例におけるバイアスライン部分の断面図である。

図２に示す例では、３個（Ｍ＝３）の並列に接続された薄膜誘電体層による薄膜コンデンサがそれぞれ可変容量形成部Ｃ１〜Ｃ３を形成しており、それら３個（Ｎ＝３）の可変容量形成部Ｃ１〜Ｃ３が直列に接続されている。さらに、この薄膜コンデンサアレイは、抵抗成分Ｒ11、Ｒ21を有する第１の入力端子側バイアスラインＶ11、第１の出力端子側バイアスラインＶ21を有している。なお、図２に示す例では、高周波信号および直流バイアスの入出力は共通端子を用いて行なわれており、それらは入出力端子Ｉ、Ｏとなっている。

本発明の第１の薄膜コンデンサアレイによれば、このように複数の薄膜コンデンサが並列に接続された本発明の薄膜コンデンサ素子の複数（Ｎ個であり、Ｎ＝２ｎ＋１、ｎは１以上の自然数）を直列接続することにより、Ｎ個の薄膜コンデンサ素子は高周波信号に対しては直列に接続されたことになり、誘電体層の厚みを厚くしたことと同等の効果が得られるので、高周波信号による非線形歪みの発生を小さく抑えることができ、耐電力に優れた薄膜コンデンサアレイとなる。また、第１の可変容量形成部Ｃ１の入力端子側端子部と第２（第２ｉであり、ｉは１以上ｎ以下の自然数であって、この例ではｉ＝１）の可変容量形成部Ｃ２および第３（第２ｉ＋１であり、この例ではｉ＝１）の可変容量形成部Ｃ３間の接続点との間に第１（第ｉであり、この例ではｉ＝１）の入力端子側バイアスラインＶ11を設け、かつ第３（第Ｎ＝２ｎ＋１であり、この例ではＮ＝３（ｎ＝１））の可変容量形成部Ｃ３の出力端子側端子部と第１（第２ｉ−１であり、この例ではｉ＝１）の可変容量形成部Ｃ１および第２（第２ｉであり、この例ではｉ＝１）の可変容量形成部Ｃ２間の接続点との間に第１（第ｉであり、この例ではｉ＝１）の出力端子側バイアスラインＶ21を設けたことから、これらバイアスラインＶ11、Ｖ21を介して各可変容量形成部Ｃ１〜Ｃ３の各薄膜コンデンサには直流バイアス電圧が並列に印加されるので、直流バイアス電圧による各可変容量形成部Ｃ１〜Ｃ３の容量の変化は大きくすることができる。

この図２〜図４に示す例のように、Ｍ＝３、Ｎ＝３（ｎ＝１）およびｉ＝１の場合には、３個の可変容量形成部が高周波信号に対して直列に接続されるので、直列に接続しないときと比べて膜厚が３倍になったものと同等になり、非線形歪みの発生を小さく抑えることができ、耐電力が向上する。このとき各可変容量形成部が積層されていなければ、全可変容量形成部の面積は直列接続されていない場合に比べて９倍になるが、各可変容量形成部が３層の薄膜コンデンサからなっているので、面積の増加は９／３＝３倍で済むことになる。

また、これら図２〜図４に示す例では、Ｍ＝３、Ｎ＝３（ｎ＝１）およびｉ＝１の場合の例を示しているが、これらはこの他にもＮ＝５，７…と大きくすれば直列に接続しないときと比べて膜厚が５倍，７倍…になったものと同等になり、非線形歪みの発生をさらに小さく抑えることができ、耐電力が向上する。このとき各可変容量形成部が積層されていなければ、全可変容量形成部の面積は直列接続されていない場合に比べて25倍，49倍…になるが、各可変容量形成部が３層の薄膜コンデンサから構成されていれば、面積の増加は25／３倍，49／３倍で済むことになる。そして、積層数を増やせばさらに面積の増加を低く抑えることができる。

図３、４において、１は支持基板であり、２は下部電極層であり、31，32，33は第１，第２，第３の薄膜誘電体層であり、21，22は第１，第２の中間電極層であり、４は上部電極層であり、６は第２の絶縁層であり、７は上部引出し電極であり、８は第３の絶縁層であり、９はバイアスライン（入力端子側バイアスラインを91で、出力端子側バイアスラインを92で示す。）であり、10は第４の絶縁層であり、11は半田拡散防止層であり、12は半田端子部（入力端子Ｉ側を12ａで、出力端子Ｏ側を12ｂで示す。）である。また、第１〜第３の薄膜誘電体層31〜33、第１，第２の中間電極層21，22および上部電極層４の周囲には、第１の絶縁体層５が配置される。

支持基板１はアルミナ等のセラミック基板やサファイア等の単結晶基板等である。そして、支持基板１の表面には、下部電極層２が形成されている。下部電極層２、第１〜第３の薄膜誘電体層31〜33、第１，第２の中間電極層21，22、上部電極層４は、支持基板１上の全面に例えば同一バッチのスパッタリング法で形成され、全層のスパッタリング終了後に、上部電極層４、第３の薄膜誘電体層33、第２の中間電極層22、第２の薄膜誘電体層32、第１の中間電極層21、第１の誘電体層31および下部電極層２が順次、所定形状のレジスト層（図示せず）を用いて物理的または化学的にエッチングされる。

下部電極層２、第１，第２の中間電極層21，22は、第１〜第３の薄膜誘電体層31〜33の形成に高温スパッタリングが必要となるため、高融点でしかも貴金属であるＰｔ等が好適に用いられる。この下部電極層２、第１，第２の中間電極層21，22は、例えば、基板温度が150〜600℃で形成されている。その後、第１〜第３の薄膜誘電体層31〜33のスパッタリング温度である700〜900℃へ加熱され、スパッタリング開始まで一定時間保持されることにより平坦な薄膜となる。

下部電極層２、第１，第２の中間電極層21，22の厚みは、半田端子部12ｂから例えば第３の可変容量形成部Ｃ３までの抵抗成分、下部電極層２、第１，第２の中間電極層21、22の連続性（いずれも厚みが厚い方が望ましい。）および支持基板１との密着性（厚みが相対的に薄い方が望ましい。）を考慮して設定され、例えば、0.1〜10μｍとなっている。これら下部電極層２、第１，第２の中間電極層21，22の厚みが例えば0.1μｍよりも小さくなると、これら電極自身の抵抗が大きくなると同時に、電極の連続性が得られなくなり、信頼性が劣るようになる。一方、これらの厚みを10μｍ以上にすると、支持基板１との密着信頼性が低下したり、支持基板１に反りを生じたりするようになる。

なお、これら下部電極層２を構成する金属材料も、高融点の貴金属Ｐｔ、Ｐｄの他にも、これらをＡｕ、Ａｇ、Ｃｕ等と積層化・合金化し、抵抗値を下げることが可能である。

第１〜第３の薄膜誘電体層31〜33は、少なくともＢａ、Ｓｒ、Ｔｉを含有するペロブスカイト型酸化物結晶粒子から成る高誘電率の誘電体層である。この第１〜第３の薄膜誘電体層31〜33は、上述の下部電極層２または第１，第２の中間電極層21，22の表面に形成されている。これら第１〜第３の薄膜誘電体層31〜33は、例えば、ペロブスカイト型酸化物結晶粒子が得られる誘電体をターゲットとしてスパッタリング法によって、例えば支持基板１の基板温度を800℃として、厚みを考慮した時間だけ成膜を行なう。高温でスパッタリングを行なうことにより、スパッタリング後の熱処理を行なうこと無く、高誘電率で変化率が大きく損失の低い薄膜誘電体層31〜33が得られる。

上部電極層４の材料としては、電極の抵抗を下げるためには、抵抗率の小さなＡｕが望ましい。その他にＡｇ、Ｃｕ等も使用できるが、第１〜第３の薄膜誘電体層31〜33との密着性向上のためにはＰｔ、Ｐｄ等の高融点貴金属が望ましい。この上部電極層４の厚みは例えば0.1〜10μｍとなっている。この厚みの下限については、下部電極層２または第１，第２の中間電極層21，22と同様に、電極自身の抵抗を考慮して設定される。また、厚みの上限については密着性の低下を考慮して設定される。

本発明の第１の薄膜コンデンサアレイにおいては、上述のように、下部電極層２、第１〜第３の薄膜誘電体層31〜33、第１，第２の中間電極層21，22、上部電極層４を同一バッチでスパッタリング法によって成膜でき、途中で大気に曝すこと無く上部電極層４まで成膜できるので、下部電極層２〜第１の薄膜誘電体層31間、第１の薄膜誘電体層31〜第１の中間電極層21間、第１の中間電極層21〜第２の薄膜誘電体層32間、第２の薄膜誘電体層32〜第２の中間電極層22間、第２の中間電極層22〜第３の薄膜誘電体層33間、第３の薄膜誘電体層33〜上部電極層４間に油脂等の余分な付着が起こらないので、各層間の密着性が大幅に改善される。その結果、下部電極層２〜該１の薄膜誘電体層31間、第１の薄膜誘電体層31〜第１の中間電極層21間、第１の中間電極層21〜第２の薄膜誘電体層32間、第２の薄膜誘電体層32〜第２の中間電極層22間、第２の中間電極層22〜第３の薄膜誘電体層33間、第３の薄膜誘電体層33〜上部電極層４間への水分等の浸入を防止することができ、耐湿性を大幅に改善することができ、非常に安定した特性を維持できる可変容量形成部Ｃ１〜Ｃ３が形成できる。

第１の絶縁層５は、第１〜第３の薄膜誘電体層31〜33、第１，第２の中間電極層21，22および上部電極層４の周囲に形成されるものであり、その材料は、例えばＳｉＯ_２、Ｓｉ_３Ｎ_４等のセラミックス等である。このような第１の絶縁層５は、例えば下部電極層２、第１，第２の中間電極層21，22、上部電極層４および支持基板１上に形成され、上部電極層４の上面、第１，第２の中間電極層21，22の上面のうち薄膜誘電体層31〜33で覆われていない部分、およびバイアスライン９の端子部が露出するように、通常のレジストを用いるドライエッチングで不要部分が除去される。

なお、第１の絶縁層５は、少なくとも半田端子部12ａ，12ｂおよびバイアスライン９が形成される端子配置部を露出するように形成されている。また、下部電極層２間の段差を埋めるために、ＳｉＯ_２、Ｓｉ_３Ｎ_４等のセラミックス等またはＢＣＢ（ベンゾシクロブテン）、ポリイミド等の有機材料で第２の絶縁層６を形成する。

上部引出し電極層７は、上部電極層４と端子配置部とを、または上部電極層４同士を連結させて、第１の可変容量形成部Ｃ１を半田端子部12ａに接続するとともに、第２の可変容量形成部Ｃ２と第３の可変容量形成部Ｃ３とを直列接続するものである。さらに、上部引出し電極層７は各可変容量形成部Ｃ１〜Ｃ３において積層された薄膜コンデンサ同士を並列接続するものである。この上部引出し電極７には、Ａｇ、Ｃｕ、等の安価で低抵抗な金属を用いることができる。そのサイズは、浮遊容量および抵抗を考慮して設定される。

また、第３の絶縁層８は、半田端子部12ａ，12ｂ、バイアスライン９の端子部を露出するように形成されている。第３の絶縁層８としては、ＳｉＯ_２、ＳｉＮ、ＢＣＢ、ポリイミド等が好適である。また、これらの材料の多層構造にしてもよい。この第３の絶縁層８はバイアスライン９と上部引き出し電極層７との絶縁のために配置される。

バイアスライン９は、第１の絶縁層５、第２の絶縁層６、第３の絶縁層８に形成されたビアホールを通して、下部電極層２または上部引き出し電極層７に接続される。バイアスライン９は、所定の抵抗成分を具備させるため、その材料には、高抵抗材料のＮｉ−Ｃｒ合金、Ｆｅ−Ｃｒ−Ａｌ合金、Ａｕ、Ｐｔ等の貴金属材料（厚みを制御して抵抗成分を調整する。）、Ｎｉ、Ｆｅ等の強磁性体材料、ＴａＮ等の窒化物材料を用いることができる。第４の絶縁層10は、外部からの機械的な衝撃からの保護の他、湿度による劣化、薬品による汚染、酸化等を防止する役割を持っている。

半田拡散防止層11はリフロー時の半田の電極への拡散を防止するために形成される。

また、半田端子部12ａ，12ｂは、半田ペーストを印刷後、リフローを行なうことにより形成される。また、金属ワイヤのファーストボンディングを行ない、そのワイヤを所定長さで切断することにより、金等のバンプを形成するようにしても構わない。

以上のように、上述の本発明の第１の薄膜コンデンサアレイにおいては、各可変容量形成部Ｃ１〜Ｃ３が高周波的には直列接続され、抵抗成分を有するバイアスライン９で直流的には並列接続されており、しかも入出力端子12ａ，12ｂが共用されている。これによって、高周波信号と容量を制御するための直流バイアスとを同一端子から印加できるので、従来から容量可変素子として知られているバラクタダイオードを用いた場合と同様の回路設計ができるものとなる。

次に、本発明の第２の薄膜コンデンサアレイにつき、図５、図６、図７を用いて、３層（Ｍ＝３）の薄膜誘電体層による薄膜コンデンサが直列接続された可変容量形成部を用い、互いに直列接続された３個の可変容量形成部を具備する場合について説明する。なお、図５は本発明の第２の薄膜コンデンサアレイの実施の形態の一例の等価回路であり、図６は、各層の構造が明確にわかるように透視状態で示した、本発明の第２の薄膜コンデンサアレイの実施の形態の一例を示す平面図であり、図７は、本発明の第２の薄膜コンデンサアレイの実施の形態の一例におけるバイアスライン部分の断面図である。

図５に示す例では、３個（Ｍ＝３、Ｍ≧２ｍ＋１、ｍは１以上の自然数であり、この例ではｍ＝１）の直列に接続された薄膜コンデンサｃ１〜ｃ３，ｃ４〜ｃ６，ｃ７〜ｃ９（それぞれ点線で囲まれている。）の３組（Ｎ個であり、Ｎ＝２ｎ＋１、ｎは１以上の自然数、この例ではｎ＝１）が直列に接続されて、Ｃ１〜Ｃ９の計９個（Ｍ×Ｎ個であり、この例ではＭ＝３，Ｎ＝３）の薄膜コンデンサが直列に接続されている。さらに、それぞれ抵抗成分Ｒ11、Ｒ12、Ｒ13、Ｒ14、Ｒ21、Ｒ22、Ｒ23、Ｒ24を有する第１，第２，第３，第４の入力端子側バイアスラインＶ11，Ｖ12，Ｖ13，Ｖ14、第１，第２，第３，第４の出力端子側バイアスラインＶ21，Ｖ22、Ｖ23，Ｖ24を有している。なお、図５に示す例では、高周波信号および直流バイアスの入出力は共通端子を用いて行なわれており、それらは入出力端子Ｉ、Ｏとなっている。

本発明の第２の薄膜コンデンサアレイによれば、このようにＭ個（Ｍ≧２ｍ＋１、ｍは１以上の自然数であり、この例ではｍ＝１）の薄膜コンデンサｃ１〜ｃ３，ｃ４〜ｃ６，ｃ７〜ｃ９が直列に接続された本発明の薄膜コンデンサ素子を用い、複数（Ｎ個であり、Ｎ＝２ｎ＋１、ｎは１以上の自然数、この例ではｎ＝１）の本発明の薄膜コンデンサ素子（ただし、Ｍ≧２ｍ＋１、ｍは１以上の自然数であり、この例ではｍ＝１）を直列接続することにより、Ｍ×Ｎ個の薄膜コンデンサ素子は高周波信号に対しては直列に接続されたことになり、誘電体層の厚みを厚くしたことと同等の効果が得られるので、高周波信号による非線形歪みの発生を小さく抑えることができ、耐電力に優れた薄膜コンデンサアレイとなる。また、第１の薄膜コンデンサｃ１の入力端子側端子部と第２，第４，第６，第８（第２ｊであり、ｊは１以上２×ｍ×ｎ＋ｍ＋ｎ以下の自然数であって、この例ではｊ＝１，２，３，４）の薄膜コンデンサｃ２，ｃ４，ｃ６，ｃ８および第３，第５，第７，第９（第２ｊ＋１）の薄膜コンデンサ間の接続点との間に第１，第２，第３，第４（第ｊ）の入力端子側バイアスラインＶ11，Ｖ12，Ｖ13，Ｖ14を設け、かつ第９（第Ｍ×Ｎ）の薄膜コンデンサｃ９の出力端子側端子部と第１，第３，第５，第７（第２ｊ−１）の薄膜コンデンサｃ１，ｃ３，ｃ５，ｃ７および第２，第４，第６，第８（第２ｊ）の薄膜コンデンサｃ２，ｃ４，ｃ６，ｃ８間の接続点との間に第１，第２，第３，第４（第ｊ）の出力端子側バイアスラインＶ21，Ｖ22，Ｖ23，Ｖ24を設けたことから、これらバイアスラインＶ11〜Ｖ14、Ｖ21〜Ｖ24を介して各薄膜コンデンサｃ１〜ｃ９には直流バイアス電圧が並列に印加されるので、直流バイアス電圧による各薄膜コンデンサｃ１〜ｃ９の容量の変化は大きくすることができる。

この図５，図６に示す例のように、Ｍ＝３、Ｎ＝３（ｎ＝１）およびｊ＝１，２，３，４の場合には、３×３＝９個の薄膜コンデンサが高周波信号に対して直列に接続されることとなるので、直列に接続しないときと比べて膜厚が９倍になったものと同等になり、非線形歪みの発生を小さく抑えることができ、耐電力が向上する。このとき各可変容量形成部が積層されていなければ、全可変容量形成部の面積は直列接続されていない場合に比べて81倍になるが、各可変容量形成部が３層の薄膜コンデンサから構成されているので、面積の増加は81／３＝27倍で済むことになる。

また、これら図５，図６に示す例では、Ｍ＝３、Ｎ＝３（ｎ＝１）およびｊ＝１，２，３，４の場合の例を示しているが、これらはこの他にもＮ＝５，７…と大きくすれば直列に接続しないときと比べて膜厚が３×５＝15倍，３×７＝21倍…になったものと同等になるので、非線形歪みの発生をさらに小さく抑えることができ、耐電力が向上する。このとき各可変容量形成部が積層されていなければ、全可変容量形成部の面積は直列接続されていない場合に比べて225倍，441倍…になるが、各可変容量形成部が３層の薄膜コンデンサから構成されていれば、面積の増加は225／３倍，441／３倍で済むことになる。そして、積層数を増やせばさらに面積の増加を低く抑えることができる。

本発明の第２の薄膜コンデンサアレイによれば、このように複数の薄膜コンデンサを直列に接続した複数の可変容量形成部を直列接続することにより、（Ｍ×Ｎ）個の薄膜コンデンサ素子は高周波信号に対しては直列に接続されたことになり、誘電体層の厚みを（Ｍ×Ｎ）倍に厚くしたことと同等の効果が得られるので、高周波信号による非線形歪みの発生を小さく抑えることができ、耐電力に優れた薄膜コンデンサアレイとなる。また、以上のようなバイアスラインＶ11〜Ｖ14，Ｖ21〜Ｖ24を設けたことから、これらバイアスラインＶ11〜Ｖ14，Ｖ21〜Ｖ24を介して各薄膜コンデンサｃ１〜ｃ９には直流バイアス電圧が並列に印加されるので、直流バイアス電圧による各薄膜コンデンサｃ１〜ｃ９の容量の変化は大きくすることができる。

図６、７において、１は支持基板であり、２は下部電極層であり、31，32，33は第１，第２，第３の薄膜誘電体層であり、21，22は第１，第２の中間電極層であり、４は上部電極層であり、６は第２の絶縁層であり、７は上部引出し電極であり、８は第３の絶縁層であり、９はバイアスライン（入力端子側バイアスラインを91で、出力端子側バイアスラインを92で示す。）であり、10は第４の絶縁層であり、11は半田拡散防止層であり、12は半田端子部（入力端子Ｉ側を12ａで、出力端子Ｏ側を12ｂで示す。）である。また、第１〜第３の薄膜誘電体層31〜33、第１，第２の中間電極層21，22および上部電極層４の周囲には、第１の絶縁体層５が配置される。

支持基板１はアルミナ等のセラミック基板やサファイア等の単結晶基板等である。そして、支持基板１の表面には、下部電極層２が形成されている。下部電極層２、第１〜第３の薄膜誘電体層31〜33、第１，第２の中間電極層21，22、上部電極層４は支持基板１上の全面に同一バッチのスパッタリング法で形成され、全層のスパッタリング終了後に、上部電極層４、第３の薄膜誘電体層33、第２の中間電極層22、第２の薄膜誘電体層32、第１の中間電極層21、第１の薄膜誘電体層31、下部電極層２が順次、所定形状のレジスト層（図示せず）を用いて物理的または化学的にエッチングされる。

下部電極層２、第１，第２の中間電極層21，22は、第１〜第３の薄膜誘電体層31〜33の形成に高温スパッタリングが必要となるため、高融点でしかも貴金属であるＰｔ等が好適に用いられる。この下部電極層２、第１，第２の中間電極層21，22は、例えば、基板温度150〜600℃で形成されている。その後、第１〜第３の薄膜誘電体層31〜33のスパッタリング温度である700〜900℃へ加熱され、スパッタリング開始まで一定時間保持されることにより平坦な薄膜となる。

下部電極層２、第１，第２の中間電極層21，22の厚みは、半田端子部12ｂから例えば第３の可変容量形成部までの抵抗成分、下部電極層２、第１，第２の中間電極層21，22の連続性（いずれも厚みが厚い方が望ましい。）および支持基板１との密着性（厚みが相対的に薄い方が望ましい。）を考慮して設定され、例えば、0.1〜10μｍとなっている。これら下部電極層２、第１，第２の中間電極層21，22の厚みが例えば0.1μｍよりも小さくなると、これら電極自身の抵抗が大きくなると同時に、電極の連続性が得られなくなり、信頼性が劣るようになる。一方、これらの厚みを10μｍ以上にすると、支持基板１との密着信頼性が低下したり、支持基板１に反りを生じたりするようになる。

なお、これら下部電極層２を構成する金属材料も、高融点の貴金属Ｐｔ、Ｐｄの他にも、これらをＡｕ、Ａｇ、Ｃｕ等と積層化・合金化し、抵抗値を下げることが可能である。

第１〜第３の薄膜誘電体層31〜33は、少なくともＢａ、Ｓｒ、Ｔｉを含有するペロブスカイト型酸化物結晶粒子から成る高誘電率の誘電体層である。この第１〜第３の薄膜誘電体層31〜33は、上述の下部電極層２または第１，第２の中間電極層21，22の表面に形成されている。これら第１〜第３の薄膜誘電体層31〜33は、例えば、ペロブスカイト型酸化物結晶粒子が得られる誘電体をターゲットとしてスパッタリング法によって、例えば支持基板１の基板温度を800℃として、厚みを考慮した時間だけ成膜を行なう。高温でスパッタリングを行なうことにより、スパッタリング後の熱処理を行なうこと無く、高誘電率で変化率が大きく損失の低い薄膜誘電体層31〜33が得られる。

上部電極層４の材料としては、電極の抵抗を下げるためには、抵抗率の小さなＡｕが望ましく、その他にＡｇ、Ｃｕ等も使用できるが、第１〜第３の薄膜誘電体層31〜33との密着性向上のためにはＰｔ、Ｐｄ等の高融点貴金属が望ましい。この上部電極層４の厚みは例えば0.1〜10μｍとなっている。この厚みの下限については、下部電極層２または第１，第２の中間電極層21，22と同様に、電極自身の抵抗を考慮して設定される。また、厚みの上限については密着性の低下を考慮して設定される。

本発明の第２の薄膜コンデンサアレイにおいては、上述のように、下部電極層２、第１〜第３の薄膜誘電体層31〜33、第１，第２の中間電極層21，22、上部電極層４を同一バッチでスパッタリング法により成膜でき、途中で大気に曝すこと無く上部電極層４まで成膜できるので、下部電極層２〜第１の薄膜誘電体層31間、第１の薄膜誘電体層31〜第１の中間電極層21間、第１の中間電極層21〜第２の薄膜誘電体層32間、第２の薄膜誘電体層32〜第２の中間電極層22間、第２の中間電極層22〜第３の薄膜誘電体層33間、第３の薄膜誘電体層33〜上部電極層４間に油脂等の余分な付着が起こらないので、各層間の密着性が大幅に改善される。その結果、下部電極層２〜第１の薄膜誘電体層31間、第１の薄膜誘電体層31〜第１の中間電極層21間、第１の中間電極層21〜第２の薄膜誘電体層32間、第２の薄膜誘電体層32〜第２の中間電極層22間、第２の中間電極層22〜第３の薄膜誘電体層33間、第３の薄膜誘電体層33〜上部電極層４間への水分等の浸入を防止することができ、耐湿性を大幅に改善することができ、非常に安定した特性を導出できる可変容量形成部が形成できる。

第１の絶縁層５は、第１〜第３の薄膜誘電体層31〜33、第１，第２の中間電極層21，22および上部電極層４の周囲に形成されるものであり、その材料は、例えばＳｉＯ_２、Ｓｉ_３Ｎ_４等のセラミックス等である。このような第１の絶縁層５は、例えば下部電極層２、第１，第２の中間電極層21，22、上部電極層４および支持基板１上に形成され、上部電極層４の上面、第１，第２の中間電極層21，22の上面のうち薄膜誘電体層31〜33で覆われていない部分、およびバイアスライン９の端子部が露出するように、通常のレジストを用いるドライエッチングで不要部分が除去される。

なお、第１の絶縁層５は、少なくとも半田端子部12ａ，12ｂおよびバイアスライン９が形成される端子配置部を露出するように形成されている。また、下部電極層２間の段差を埋めるために、ＳｉＯ_２、Ｓｉ_３Ｎ_４等のセラミックス等またはＢＣＢ、ポリイミド等の有機材料で第２の絶縁層６を形成する。

上部引出し電極層７は、上部電極層４と端子配置部とを、または上部電極層４同士を連結させて、第１の可変容量形成部を半田端子部12ａに接続するとともに、第２の可変容量形成部と第３の可変容量形成部を直列接続するものである。さらに上部引出し電極層７は積層された各薄膜コンデンサｃ１〜ｃ９同士を直列接続するものである。この上部引出し電極７には、Ａｇ、Ｃｕ、等の安価で低抵抗な金属を用いることができる。そのサイズは、浮遊容量および抵抗を考慮して設定される。

また、第３の絶縁層８は、半田端子部12ａ，12ｂ、バイアスライン９の端子部を露出するように形成されている。第３の絶縁層８としては、ＳｉＯ_２、ＳｉＮ、ＢＣＢ、ポリイミド等が好適である。また、これらの材料の多層構造にしてもよい。この第３の絶縁層８はバイアスライン９と上部引き出し電極層７との絶縁のために配置される。

バイアスライン９は、第１の絶縁層５、第２の絶縁層６、第３の絶縁層８に形成されたビアホールを通して、下部電極層２、第１，第２の中間電極層21，22または上部引き出し電極層７に接続される。バイアスライン９は、所定の抵抗成分を具備させるため、その材料には、高抵抗材料のＮｉ−Ｃｒ合金、Ｆｅ−Ｃｒ−Ａｌ合金、Ａｕ、Ｐｔ等の貴金属材料（厚みを制御して抵抗成分を調整する。）、Ｎｉ、Ｆｅ等の強磁性体材料、ＴａＮ等の窒化物材料を用いることができる。第４の絶縁層10は、外部からの機械的な衝撃からの保護の他、湿度による劣化、薬品による汚染、酸化等を防止する役割を持っている。

半田拡散防止層11はリフロー時の半田の電極への拡散を防止するために形成される。

また、半田端子部12ａ，12ｂは、半田ペーストを印刷後、リフローを行なうことにより形成される。また、金属ワイヤのファーストボンディングを行ない、そのワイヤを所定長さで切断することにより、金等のバンプを形成するようにしても構わない。

以上のように、上述の本発明の第２の薄膜コンデンサアレイにおいては、可変容量コンデンサである各薄膜コンデンサｃ１〜ｃ９が高周波的には直列接続され、抵抗成分を有するバイアスライン９で直流的には並列接続されており、しかも入出力端子12ａ，12ｂが共用されている。これによって、高周波信号と容量を制御するための直流バイアスとを同一端子から印加できるので、従来から容量可変素子として知られているバラクタダイオードを用いる場合と同様の回路設計ができるものとなる。

なお、本発明は以上の実施の形態の例に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々の変更を加えることは何ら差し支えない。例えば、積層する誘電体層の少なくとも１層の膜厚あるいは組成を変化させてもよい。その場合には、それらの誘電体層の膜厚あるいは組成により薄膜コンデンサアレイ全体の容量変化率を変更できるので、薄膜コンデンサアレイの容量変化率を容易に設計することができるものとなる。

本発明の薄膜コンデンサ素子の実施の形態の一例を示す断面図である。 本発明の第１の薄膜コンデンサアレイの実施の形態の一例の等価回路である。 本発明の第１の薄膜コンデンサアレイの実施の形態の一例を示す平面図である。 本発明の第１の薄膜コンデンサアレイの実施の形態の一例におけるバイアスライン部分の断面図である。 本発明の第２の薄膜コンデンサアレイの実施の形態の一例の等価回路である。 本発明の第２の薄膜コンデンサアレイの実施の形態の一例を示す平面図である。 本発明の第２の薄膜コンデンサアレイの実施の形態の一例におけるバイアスライン部分の断面図である。

符号の説明

１・・・支持基板
２・・・下部電極層
21、22・・・中間電極層
31、32、33・・・薄膜誘電体層
４・・・上部電極層
５・・・第１の絶縁層
６・・・第２の絶縁層
７・・・上部引出し電極層
８・・・第３の絶縁層
９・・・バイアスライン
91・・・第１の入力端子側のバイアスライン
92・・・第１の出力端子側のバイアスライン
10・・・第４の絶縁層
11・・・半田拡散防止層
12ａ、12ｂ・・・半田端子部
Ｃ１〜Ｃ３・・・可変容量形成部
ｃ１〜ｃ９・・・薄膜コンデンサ

Claims (3)

1. 支持基板上に下部電極層と、Ｍ層（Ｍは２以上の自然数）の薄膜誘電体層と、各薄膜誘電体層間にそれぞれ配置された中間電極層と、前記薄膜誘電体層の最上層の上に配置された上部電極層とを積層し、前記Ｍ層の薄膜誘電体層の面積を上部電極層に近いほど小さくして、前記Ｍ層の薄膜誘電体層によるＭ個の薄膜コンデンサを積層したことを特徴とする薄膜コンデンサ素子。
2. 前記薄膜誘電体層が印加電圧により比誘電率が変化する誘電体材料からなり、前記Ｍ個の薄膜コンデンサが並列に接続された請求項１記載の薄膜コンデンサ素子をＮ個（Ｎ＝２ｎ＋１、ｎは１以上の自然数）直列接続してそれぞれの薄膜コンデンサ素子を第１乃至第Ｎの可変容量形成部とし、前記第１の可変容量形成部の入力端子側端子部と第２ｉ（ｉは１以上ｎ以下の自然数）の可変容量形成部および第２ｉ＋１の可変容量形成部間の接続点との間に第ｉの入力端子側バイアスラインを設け、かつ前記第Ｎの可変容量形成部の出力端子側端子部と第２ｉ−１の可変容量形成部および第２ｉの可変容量形成部間の接続点との間に第ｉの出力端子側バイアスラインを設けたことを特徴とする薄膜コンデンサアレイ。
3. 前記薄膜誘電体層が印加電圧により比誘電率が変化する誘電体材料からなり、前記Ｍ個（ただし、Ｍ＝２ｍ＋１、ｍは１以上の自然数）の薄膜コンデンサが直列に接続された請求項１記載の薄膜コンデンサ素子をＮ個（Ｎ＝２ｎ＋１、ｎは１以上の自然数）直列接続してそれぞれの薄膜コンデンサ素子を第１乃至第Ｎの可変容量形成部とするとともに全体として全て直列接続された第１乃至第Ｍ×Ｎの薄膜コンデンサからなり、前記第１の薄膜コンデンサの入力端子側端子部と第２ｊ（ｊは１以上２×ｍ×ｎ＋ｍ＋ｎ以下の自然数）の薄膜コンデンサおよび第２ｊ＋１の薄膜コンデンサ間の接続点との間に第ｊの入力端子側バイアスラインを設け、かつ前記第Ｍ×Ｎの薄膜コンデンサの出力端子側端子部と第２ｊ−１の薄膜コンデンサおよび第２ｊの薄膜コンデンサ間の接続点との間に第ｊの出力端子側バイアスラインを設けたことを特徴とする薄膜コンデンサアレイ。

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