JP3591815B2 - 薄膜コンデンサおよび基板 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は薄膜コンデンサに関し、例えば、高速動作する電気回路に配設され、高周波ノイズのバイパス用、もしくは電源電圧の変動防止用に供される大容量、低インダクタンスの薄膜コンデンサおよび基板に関するものである。
【０００２】
【従来技術】
近年においては、電子機器の小型化、高機能化に伴い、電子機器内に設置される電子部品にも小型化、薄型化、高周波対応などの要求が強くなってきている。特に大量の情報を高速に処理する必要のあるコンピュータの高速デジタル回路では、パーソナルコンピュータレベルにおいても、ＣＰＵチップ内のクロック周波数は１００ＭＨｚ〜数百ＭＨｚ、チップ間バスのクロック周波数も３０ＭＨｚ〜１００ＭＨｚと高速化が顕著である。
【０００３】
また、ＬＳＩの集積度が高まりチップ内の素子数の増大につれ、消費電力を抑えるために電源電圧は低下の傾向にある。これらＩＣ回路の高速化、高密度化、低電圧化に伴い、コンデンサ等の受動部品も小型大容量化と併せて、高周波もしくは高速パルスに対して優れた特性を示すことが必須になってきている。
【０００４】
コンデンサを小型高容量にするためには一対の電極に挟持された誘電体を薄くし、薄膜化することが最も有効である。薄膜化は上述した電圧の低下の傾向にも適合している。
【０００５】
一方、ＩＣ回路の高速動作に伴う諸問題は各素子の小型化よりも一層深刻な問題である。このうち、コンデンサの役割である高周波ノイズの除去機能において特に重要となるのは、論理回路の切り替えが同時に発生したときに生ずる電源電圧の瞬間的な低下をコンデンサに蓄積されたエネルギーを瞬時に供給することにより低減する機能である。このような機能を有するコンデンサがいわゆるデカップリングコンデンサである。
【０００６】
デカップリングコンデンサに要求される性能は、クロック周波数よりも速い負荷部の電流変動に応じて、いかにすばやく電流を供給できるかにある。従って、１００ＭＨｚ〜１ＧＨｚにおける周波数領域に対してコンデンサとして確実に機能しなければならない。
【０００７】
しかし、実際のコンデンサ素子は静電容量成分の他に抵抗成分、インダクタンス成分を持つ。容量成分のインピーダンスは周波数増加とともに減少するが、インダクタンス成分のインピーダンスは周波数の増加とともに増大する。したがって、動作周波数が高くなるにつれ、素子の持つインダクタンスが供給すべき過渡電流を制限し、論理回路側の電源電圧の瞬時低下、または新たな電圧ノイズを発生させる。結果として、論理回路上のエラーを引き起こす。
【０００８】
特に最近のＬＳＩは総素子数の増大による消費電力増大を抑えるために電源電圧は低下しており、電源電圧の許容変動幅も小さくなっている。従って、高速動作時の電圧変動幅を最小に抑えるため、デカップリングコンデンサ素子自身の持つインダクタンスを減少させることが非常に重要である。
【０００９】
インダクタンスを減少させる方法は３つある。第１は電流経路の長さを最小にする方法、第２はある電流経路が形成する磁場を近接する別の電流経路が形成する磁場により相殺低減する方法、第３は電流経路をｎ個に分配して実効的なインダクタンスを１／ｎにする方法である。
【００１０】
第１の方法は、単位面積あたりの容量を増加させて小型化を図る方法であり、コンデンサ素子を薄膜化することにより達成できる。大容量で高周波特性の良好なコンデンサを得る目的で、特開昭６０−９４７１６号公報には誘電体厚さを１μｍ以下に薄膜化したものが開示されている。
【００１１】
【発明が解決しようとする課題】
しかしながら、所望の場所に実装できるデカップリングコンデンサを考えた場合、ハンドリング可能な寸法として０．５ｍｍ×０．５ｍｍ程度以上が必要であり、第１の薄膜、小型化の方法のみでインダクタンスを低減するには限界があった。
【００１２】
また、上記第１〜第３の方法を組み合わせて用いる方法も考えられるが、未だ小型化、薄型化、大容量化、高周波対応等の特性の点で充分な特性を有する薄膜コンデンサを得ることができなかった。
【００１３】
本発明は、実装が容易でかつ積層化が容易な低インダクタンス構造の薄膜コンデンサおよび基板を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明の単板型の薄膜コンデンサは、誘電体層の下面に第１電極層を上面に第２電極層を形成してなる容量素子を所定間隔を置いて３個以上並置し、該容量素子のそれぞれの間に、前記第１電極層同士を接続する複数の第１端子電極層と、前記第２電極層同士を接続する複数の第２端子電極層とを交互に所定間隔を置いて設けるとともに、前記容量素子の一側に設けられた前記第１端子電極層と、他側に設けられた前記第２端子電極層とを対向して設け、さらに前記第１端子電極層および前記第２端子電極層に外部端子を設けてなるものである。
【００１５】
ここで、両端の容量素子における第１電極層の外側端に、外方に突出する第１端子電極層をそれぞれ設け、前記両端の容量素子における第２電極層の外側端に、外方に突出する第２端子電極層をそれぞれ設け、前記両端の容量素子の外側に設けられた前記第１端子電極層、前記第２端子電極層を、それぞれ前記両端の容量素子の内側に設けられた第２端子電極層、第１端子電極層と対向して設け、前記両端の容量素子の外側に設けられた前記第１端子電極層および前記第２端子電極層に、外部端子を設けてなることが望ましい。
【００１６】
本発明の積層型の薄膜コンデンサは、複数の誘電体層と複数の電極層を交互に積層してなり、電極層が下側から交互に第１電極層または第２電極層とされた容量素子を所定間隔を置いて３個以上並置し、該容量素子のそれぞれの間に、同一平面上の前記第１電極層同士を接続する複数の第１端子電極層と、同一平面上の前記第２電極層同士を接続する複数の第２端子電極層とを交互に所定間隔を置いて設けるとともに、前記容量素子の一側に設けられた前記第１端子電極層と、他側に設けられた前記第２端子電極層とを対向して設け、さらに最上層の前記第１端子電極層および前記第２端子電極層に外部端子を設けてなるものである。
【００１７】
ここで、両端の容量素子における第１電極層の外側端に、外方に突出する第１端子電極層をそれぞれ設け、前記両端の容量素子における第２電極層の外側端に、外方に突出する第２端子電極層をそれぞれ設け、前記両端の容量素子の外側に設けられた前記第１端子電極層、前記第２端子電極層を、それぞれ前記両端の容量素子の内側に設けられた第２端子電極層、第１端子電極層と対向して設け、前記両端の容量素子の外側に設けられた最上層の前記第１端子電極層および前記第２端子電極層に、外部端子を設けてなることが望ましい。
【００１８】
さらに、両端の容量素子の少なくとも一方には、誘電体と電極層とからなり、外方に突出する容量付加部が設けられていることが望ましい。
【００１９】
さらにまた、第１端子電極層上に設けた外部端子と、第２端子電極層上に設けた外部端子との間隔が１．０ｍｍ以下であることが望ましい。
【００２０】
また、本発明の基板は、上記薄膜コンデンサを基体の表面および／または内部に設けてなるものである。
【００２１】
【作用】
本発明の薄膜コンデンサの基本構造は、複数の容量素子を所定の間隔で並置し、容量素子間に設けられた複数の第１端子電極層および第２端子電極層で、各容量素子の第１電極層同士および第２電極層同士をそれぞれ接続し、第１端子電極層および第２端子電極層上に外部端子をそれぞれ形成したので、電流経路を分割することができ、インダクタンスを小さくできる。
【００２２】
さらに、容量素子間に、第１端子電極層と第２端子電極層とを交互に所定間隔を置いて設けるとともに、容量素子の両側の第１端子電極層と第２端子電極層とが対向するように設けられているので、第１端子電極層と第２端子電極層は隣設しており、実効的な電流経路が短くなり、かつ電極層に流れる電流の向きが多岐に広がるため、電流経路が形成する磁場が互いに相殺しあい、インダクタンスを極めて小さくすることができる。
【００２３】
さらに、各第１、第２電極層を容量素子間に形成されている第１、第２端子電極層を介して接続することにより製造できるため、図９に示すような従来のコンデンサの電極形状を変更するだけで同じような製法によって作製でき、積層化が容易となる。
【００２４】
また、外部との接点に用いる外部端子を誘電体層が直下に存在しない、容量素子間の第１、第２端子電極層上に形成することができるので、外部端子形成時または実装時の熱応力による容量素子へのダメージ等を防止でき、また、その弊害を考慮する必要がないので、作製および実装が容易となる。
【００２５】
また、両端の容量素子における第１電極層の外側端およびに第２電極層の外側端に、外方に突出する第１端子電極層、第２端子電極層をそれぞれ設け、該第１端子電極層、第２端子電極層を、それぞれ両端の容量素子の内側に設けられた第２端子電極層、第１端子電極層と対向して設け、両端の容量素子の外側に設けられた第１端子電極層および第２端子電極層に、外部端子を設けることにより、電流経路をさらに分割することができ、インダクタンスをさらに小さくできる。
【００２６】
この場合に、両端の容量素子の少なくとも一方には、誘電体と電極層とからなり、外方に突出する容量付加部を設けることにより、例えば、外方に突出している第１端子電極層、第２端子電極層から突出しない程度に容量付加部を形成することにより、余分なスペースを有効利用して容量を増加できる。
【００２７】
さらにまた、第１端子電極層上に設けた外部端子と、第２端子電極層上に設けた外部端子との間隔を１．０ｍｍ以下とすることにより、実効的な電流経路が短くなり、インダクタンスをさらに小さくできる。
【００２８】
【発明の実施の形態】
本発明の単板型の薄膜コンデンサは、図１および図２に示すように、誘電体層１の下面に正極である第１電極層２、上面に負極である第２電極層３を形成してなる３個の容量素子Ａ、Ｂ、Ｃが所定の間隔で並置されている。尚、図２では、誘電体層１は破線で示した。
【００２９】
容量素子Ａ、Ｂ、Ｃ間には複数の第１端子電極層４、第２端子電極層５がそれぞれ形成され、各容量素子Ａ、Ｂ、Ｃの第１電極層２同士および第２電極層３同士はそれぞれ複数の第１端子電極層４、第２端子電極層５を介して接続されている。これらの第１端子電極層４と第２端子電極層５は、平面的に見て異なる位置に形成されている。即ち、容量素子Ａ、Ｂ間及び容量素子Ｂ、Ｃ間には、第１端子電極層４と第２端子電極層５とが交互に所定間隔を置いて形成されている。
【００３０】
また、第１端子電極層４の最近接の端子電極層には第２端子電極層５が、第２端子電極層５の最近接の端子電極層には第１端子電極層４が配置されている。即ち、容量素子Ｂの左側に設けられた第１端子電極層４と、右側に設けられた第２端子電極層５とは、また右側に設けられた第１端子電極層４と、左側に設けられた第２端子電極層５とは、対向して設けられている。つまり、容量素子Ｂの両側には、極性の異なる端子電極層４、５が対向して形成されている。容量素子Ａ、Ｂ、Ｃおよび端子電極層４、５は、基板６の上面に形成されている。
【００３１】
そして、図２に示したように、第１電極層２同士を接続する４個の第１端子電極層４の上面、および第２電極層３同士を接続する４個の第２端子電極層５の上面には、外部に露出する外部端子７がそれぞれ形成されている。尚、図２には、便宜上、第２電極層３および第２端子電極層５に斜線を引き、第１端子電極層４上に形成される外部端子７を●で、第２端子電極層５上に形成される外部端子７を○で記載した。また、図２（ａ）のＢ−Ｂ線に沿う断面図およびＣ−Ｃ線に沿う断面図を図２（ｂ）および（ｃ）に記載した。
【００３２】
第１、第２端子電極層４、５の配置におけるインダクタンスの低減効果について図３により説明する。図３は電極層および端子電極層を平面的にみた模式図である。便宜上、電流経路を矢印で示した。この薄膜コンデンサでは、容量素子Ｂの両側に設けられた第１端子電極層４と第２端子電極層５とは対向している。
【００３３】
図３（ｂ）は、容量素子の左側および右側に設けられた第１端子電極層４同士、第２端子電極層５同士が対向している薄膜コンデンサの場合である。この薄膜コンデンサでは、電流経路は分割され、インダクタンスは低減する構造であるが、中央部の容量素子の電流経路に着目すると、電流経路は同じ向きとなるため、電流経路が形成する磁場は相乗される。
【００３４】
一方、図３（ａ）は本発明の構造を示しているが、容量素子Ｂの両側に設けられた第１端子電極層４と第２端子電極層５とが対向するように配置することにより、電流経路はさらに多岐に分割される。また、中央部の容量素子の電流経路に着目すると、電流経路が逆向きとなるため、電流経路が形成する磁場が互いに相殺しあい、インダクタンスをさらに小さくすることができる。
【００３５】
また、本発明の薄膜コンデンサでは、図２に示したように、第１端子電極層４上に設けた外部端子７と、第２端子電極層５上に設けた外部端子７との間隔Ｘ、Ｙが１．０ｍｍ以下であることが望ましい。即ち、異なる極性を有する隣設する外部端子７間の間隔Ｘ、Ｙが１．０ｍｍ以下とされることが望ましい。異なる極性を有する外部端子７の間隔Ｘ、Ｙは短いほどインダクタンスは小さくなるが、外部端子７の間隔Ｘ、Ｙが１．０ｍｍを越えると性能が劣化するばかりかコンデンサ自体の形状が大きくなるので、実装上、不利となるからである。
【００３６】
上述した端子電極層４、５により接続された各電極層２、３、誘電体層１の平面形状を図４に示した。図４（ａ）および（ｃ）に示したように３つの第１電極層２は第１端子電極層４で接続され、同じく３つの第２電極層３は第２端子電極層５でそれぞれ接続されている。端子電極層４、５は、電極層２、３または誘電体層１を積層した時に、その表面がそれぞれ外部に露出する位置に形成されている。
【００３７】
さらに、誘電体層１は、図４（ｂ）に示したように、第１電極層２または第２電極層３を被覆するような大きさの長方形状とされている。誘電体層１同士は、図４（ｂ）に示したように、所定の間隔で離間されていても良いし、また、図４（ｄ）に示したように、誘電体層１は各端子電極層４、５の全面を被覆しない範囲で、誘電体層１と同一材料からなる接続部８で連結して形成してもよい。このような接続部８を形成することにより、異なる極性の第１、第２端子電極層４、５間の絶縁性を向上できる。
【００３８】
尚、上記例では、３個の容量素子Ａ、Ｂ、Ｃを有する場合を説明したが、容量素子の数は３個以上であればよい。容量素子数が増えるほど端子電極層の数が増加し、その上に形成する外部端子を多くすることができるので、電流経路の分割数が増加し、インダクタンスを小さくすることができる。
【００３９】
また、容量素子Ａ、Ｂ、Ｃ間の複数の第１、第２端子電極層４、５を４個ずつ形成した場合を説明したが、容量素子Ａ、Ｂ、Ｃ間の複数の端子電極層４、５は２個以上あれば良い。端子電極層４、５の数が増えるほど、その上に形成できる外部端子７を多くすることができるので電流経路の分割数が増し、インダクタンスを小さくすることができる。
【００４０】
図５は、本発明の他の例を示すもので、両端の容量素子Ａ、Ｃには、それらの第１電極層２の外側端に、外方に突出する第１端子電極層９がそれぞれ設けられ、両端の容量素子Ａ、Ｃにおける第２電極層３の外側端に、外方に突出する第２端子電極層１０がそれぞれ設けられ、これらの容量素子Ａ、Ｃの外側に設けられた第１端子電極層９、第２端子電極層１０が、それぞれ両端の容量素子Ａ、Ｃの内側に設けられた第２端子電極層５、第１端子電極層４と対向して設けられ、両端の容量素子Ａ、Ｃの外側に設けられた第１端子電極層９および第２端子電極層１０にも外部端子７が設けられている。
【００４１】
また、容量素子Ａ、Ｃの外側には、第１端子電極層９、第２端子電極層１０の外側への突出長さとほぼ同じ突出長さの容量付加部１１が設けられ、これらの容量付加部１１は誘電体と電極層とから構成されている。
【００４２】
このような薄膜コンデンサでは、第１端子電極層９、第２端子電極層１０を形成したので、端子電極層上に形成される外部端子を増加でき、電流経路の分割数が増加し、インダクタンスを小さくすることができるるとともに、電流経路が逆向きとなることによる磁場相殺効果により、インダクタンスをさらに小さくすることができる。また、第１端子電極層９、第２端子電極層１０を形成することにより、回路等への実装時の安定性を向上することができる。さらに、外方に突出する第１端子電極層９、第２端子電極層１０の突出長さよりも、突出量が小さい容量付加部１１を設けたので、余分なスペースを有効利用して容量を増加することができる。
【００４３】
尚、図６に示すように、第１端子電極層９、第２端子電極層１０の間に容量付加部１１を設けても良い。また、図７に示すように、第１端子電極層９、第２端子電極層１０のみを形成しても良い。
【００４４】
また、本発明の薄膜コンデンサの外部端子７は、図２に示した通り、第１、第２端子電極層４、５上にそれぞれ形成することができ、これにより容量が取り出されるが、外部端子７に個数の制限はなく、第１、第２端子電極層４、５の全てに外部端子７を形成する必要はなく、図７に示したように、第１、第２端子電極層４、５、９、１０に必要に応じて必要な数だけ形成すれば良い。即ち、第１、第２端子電極層４、５、９、１０の一部に形成しても良い。しかしながら、充分なインダクタンス低減効果を得るためには、第１、第２端子電極層４、５、９、１０の全てに外部端子７を形成することが望ましい。
【００４５】
誘電体層１および電極層２、３の厚みは０．１〜１μｍ、大きさは一辺が０．２〜３ｍｍとされている。各層の厚み、大きさは材質や用途により適宜変更することができる。
【００４６】
本発明で用いられる基板６としては、アルミナ、サファイア、ＭｇＯ単結晶、ＳｒＴｉＯ３ 単結晶及びＳｉＯ２ 被覆シリコン、ガラスなどが望ましい。特に、薄膜との反応性が小さく、安価で強度が大きく、かつ誘電体膜または電極膜の結晶性という点を考慮すると、アルミナ、ＳｉＯ２ 被覆シリコンなどが望ましい。
【００４７】
また、本発明の第１、第２電極層２、３、第１、第２端子電極層４、５、９、１０としては、金（Ａｕ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、銅（Ｃｕ）、銀（Ａｇ）、チタン（Ｔｉ）、クロム（Ｃｒ）及びニッケル（Ｎｉ）薄膜等があり、これらのうちでも誘電体との反応性が小さく、酸化されにくい金（Ａｕ）や白金（Ｐｔ）、抵抗の低い銅（Ｃｕ）薄膜が最適である。またこれらは単独で用いても良いし、複数を組み合わせて用いても良い。
【００４８】
さらに、誘電体層１は、高周波領域において高誘電率を有するものであれば良いが、その膜厚は１μｍ以下が望ましい。例えば、金属元素としてＰｂ、Ｍｇ、Ｎｂを含むペロブスカイト型複合酸化物結晶からなる誘電体薄膜であって、測定周波数３００ＭＨｚ（室温）での比誘電率が１０００以上の誘電体薄膜が望ましい。また、例えば、Ｂａ、Ｔｉを含むペロブスカイト型複合酸化物結晶、ＰＺＴ、ＰＬＺＴ、ＳｒＴｉＯ３ 及びＴａ２ Ｏ５ 等でも良く、特に限定されるものではない。このような誘電体層１は、ＰＶＤ法、ＣＶＤ法、ゾルゲル法等の公知の方法により作製される。
【００４９】
外部端子７としては、形状的には、バンプ状、箔状、板状、線状、ペースト状等があり、特に限定されるものではなく、複数を組み合わせても良い。また材質は、半田、Ｐｂ、Ｓｎ、Ａｇ、Ａｕ、Ｃｕ、Ｐｔ、Ａｌ、Ｎｉ及び導電性樹脂等があり、特に限定されるものではなく、複数を組み合わせても良い。
【００５０】
以上のように構成された薄膜コンデンサは、容量素子Ａ、Ｂ、Ｃの電極層２、３を複数の第１、第２端子電極層４、５によりそれぞれ接続し、容量素子Ａ、Ｂ間、容量素子Ｂ、Ｃ間の第１端子電極層４と第２端子電極層５とを交互に所定間隔を置いて設けるとともに、容量素子Ｂの左右に設けられた第１端子電極層４と第２端子電極層５とが対向して設けられているため、電流経路を短縮し、多岐に分割することができ、かつ相反する向きの電流経路により形成される磁場同士が相殺されるので、インダクタンスを極めて小さくすることができる。
【００５１】
即ち、従来の図９に示したような薄膜コンデンサは、基板２０の上面に第１電極層２１、誘電体層２２、第２電極層２３を順次積層し、第１電極層２１、第２電極層２３の端部に容量取出部２４を形成して構成されており、複数の薄膜コンデンサの容量取出部２４を接続することにより並列接続することが考えられるが、この場合には電流経路を複数に分割することができるものの、容量取出部２４間の距離が長くなるため、インダクタンス低減効果が小さく、限界がある。
【００５２】
また、本発明の薄膜コンデンサでは、外部との接点に用いる外部端子７が端子電極層４、５上にそれぞれ形成されているため、正負の外部端子７が上方に露出していることになり、例えば、電極が形成された基板の前記電極に外部端子７を接合することにより実装でき、基板等への実装が容易となる。
【００５３】
本発明の積層型の薄膜コンデンサを図８により説明する。この図８によれば、積層型の薄膜コンデンサは、図１に示した単板型の薄膜コンデンサに対して、さらに誘電体層と電極層を積層したものである。
【００５４】
即ち、第１、第２電極層２、３と誘電体層１を交互に積層してなる容量素子を所定の間隔で並置し、容量素子間には複数の第１、第２端子電極層４、５がそれぞれ形成され、各容量素子の２層の第１電極層２ａ、２ｂ同士は第１端子電極層４ａ、４ｂで、２層の第２電極層３ａ、３ｂ同士は第２端子電極層５ａ、５ｂにより接続されている。
【００５５】
下側の第１電極層２ａ同士を接続する第１端子電極層４ａと、上側の第１電極層２ｂ同士を接続する第１端子電極層４ｂが積層され、また下側の第２電極層３ａ同士を接続する第２端子電極層５ａと、上側の第２電極層３ｂ同士を接続する第２端子電極層５ｂとが積層されている。最上層の第１端子電極層４ｂの上面、最上層の第２端子電極層５ｂの上面は外部に露出しており、この部分に外部端子が形成されることになる。容量素子および端子電極層４、５は、基板６の上面に形成されている。
【００５６】
そして、この積層型の薄膜コンデンサにおいても、単板型の薄膜コンデンサと同様に、第１端子電極層４ａ、４ｂと第２端子電極層５ａ、５ｂとが交互に所定間隔を置いて設けられ、中央の容量素子の左右に設けられた第１端子電極層４ａ、４ｂと第２端子電極層５ａ、５ｂとが対向して設けられている。
【００５７】
このような積層型の薄膜コンデンサも図１乃至図４に示された単板型の薄膜コンデンサと全く同様、複数の外部端子による電流経路の分割効果および第１、第２端子電極層４、５の近接形成による電流経路の短縮効果および相反する向きの電流経路が形成する磁場同士の相殺効果によって、インダクタンスを極めて小さくすることができ、最上層の第１、第２端子電極層４ｂ、５ｂ上に外部端子を形成することができるので実装が容易となる。
【００５８】
さらに、第１、第２電極層２、３と誘電体層１を交互に積層しているため、高容量となる。また、第１、第２端子電極層４、５の直下には誘電体層１が存在しないため、外部端子形成時や実装時の熱応力による誘電体層１へのダメージ等を防止できる。
【００５９】
また、本発明の薄膜コンデンサは、一般には、上記のように基板表面に形成されて用いられるが、基板内に内蔵して用いることもできる。積層型の薄膜コンデンサを基板内に内蔵する場合には、端子電極層同士は、例えば、基板内に形成されたスルーホール導体で接続され、さらに外部端子もスルーホール導体で形成することができ、これにより各電極層の導通を確保でき、容量が取り出される。
【００６０】
また、電極層２、３の形状を長方形状とした例について説明したが、正方形状、円形状等どのような形状であっても良い。
【００６１】
【実施例】
（実施例１）
電極層、端子電極層および誘電体層の形成は全て高周波マグネトロンスパッタ法を用いた。スパッタ用ガスとしてプロセスチャンバー内にＡｒガスを導入し、真空排気により圧力は６．７Ｐａに維持した。
【００６２】
プロセスチャンバー内には基板ホルダーと３個のターゲットホルダーが設置され、３種類のターゲット材料からのスパッタが可能である。スパッタ時には成膜する材料種のターゲット位置に基板ホルダーを移動させ、基板−ターゲット間距離は６０ｍｍに固定した。
【００６３】
基板ホルダーとターゲット間には外部の高周波電源により１３．５６ＭＨｚの高周波電圧を印可し、ターゲット背面に設置された永久磁石により形成されたマグネトロン磁界により、ターゲット近傍に高密度のプラズマを生成させてターゲット表面のスパッタを行った。
【００６４】
高周波電圧の印可は３個のターゲットに独立に可能である。基板ホルダーはヒータによる加熱機構を有しており、スパッタ成膜中の基板温度は一定となるよう制御した。
【００６５】
また、基板ホルダーに設置された基板のターゲット側には厚さ０．１０ｍｍの金属マスクが３種類設置でき、成膜パターンに応じて必要なマスクが基板成膜面にセットできる構造とした。
【００６６】
先ず、厚さ０．２５ｍｍのアルミナ焼結体基板上に、第１電極層のマスクパターンをセットし、Ａｕターゲットのスパッタにより第１電極層を形成し、続いて第１電極層同士を接続する第１端子電極層のマスクパターンをセットして第１端子電極層を形成した。これにより図４（ａ）に示すような第１電極層同士を第１端子電極層で接続した電極層が得られた。次にターゲットにＰｂ（Ｍｇ１／３ Ｎｂ２／３ ）Ｏ３ 焼結体を用い、誘電体層のマスクパターンをセットし、基板温度５００℃、高周波電力２００Ｗの条件で、図４（ｂ）に示すような誘電体層を形成した。
【００６７】
次に第２電極層のマスクパターンをセットし、Ａｕターゲットのスパッタにより第２電極層を形成し、さらに第２電極層同士を接続する第２端子電極層のマスクパターンをセットして第２端子電極層を形成した。これにより図４（ｃ）に示すような第２電極層同士を第２端子電極層で接続した電極層が得られた。コンデンサとしての有効電極の総面積は１．０ｍｍ２ とした。
【００６８】
作製した単板型の薄膜コンデンサの端子電極層上に半田バンプを形成して評価用ボードに実装した。使用した半田バンプは直径０．１ｍｍで、各端子電極層上に合計８個形成し、図１および図２に示すような薄膜コンデンサを作製した。各半田バンプの間隔ＸおよびＹはともに０．５ｍｍとした。
【００６９】
評価は、１ＭＨｚ〜１．８ＧＨｚでのインピーダンス特性をインピーダンスアナライザー（ヒュウレットパッカード社製ＨＰ４２９１Ａ）を用いて行った結果、容量成分１７．７ｎＦ、インダクタンス成分１７ｐＨの値を得た。また上記測定後、薄膜コンデンサの断面をＳＥＭ観察したところ、各誘電体層の厚さは０．５μｍであった。
【００７０】
端子電極層の配置を図３（ｂ）と同じ配置にする以外は、実施例１と全く同様にして薄膜コンデンサを作製し、実施例１と同様の方法で評価したところ、容量成分１７．６ｎＦ、インダクタンス成分２７ｐＨの値を得た。また上記測定後、薄膜コンデンサの断面をＳＥＭ観察したところ、各誘電体層の厚さは０．５μｍであった。この薄膜コンデンサと、本発明品とを比較すると、端子電極層の配置を変えるだけで、インダクタンス成分を数値的には１０ｐＨ、比率としては３７％下げることができることがわかる。
【００７１】
（実施例２）
実施例１と全く同様にして誘電体層６層の積層型の薄膜コンデンサを作製し、実施例１と同様の方法で評価したところ、容量成分は１０６ｎＦ、インダクタンス成分１８ｐＨの値を得た。また上記測定後、積層型の薄膜コンデンサの断面をＳＥＭ観察したところ、各誘電体層の厚さは０．５μｍであった。
【００７２】
（実施例３）
誘電体層形成のターゲットにＰｂ（Ｚｒ０．５３Ｔｉ０．４７）Ｏ３ 焼結体を用い、誘電体膜を形成する以外は、実施例１と全く同様にして薄膜コンデンサを作製し、実施例１と同様の方法で評価したところ、容量成分は１０．０ｎＦ、インダクタンス成分１８ｐＨの値を得た。また上記測定後、薄膜コンデンサの断面をＳＥＭ観察したところ、各誘電体層の厚さは０．４μｍであった。
【００７３】
（実施例４）
基板材、電極材、電極形成方法、形状、および寸法は実施例１と全く同様にして、誘電体層のみをゾルゲル法により形成した。ゾルゲル法による膜の作製手順は以下のとおりとした。
【００７４】
酢酸ＭｇとＮｂエトキシドを１：２のモル比で秤量し、２−メトキシエタノール中で還流操作（１２４℃で２４時間）を行い、ＭｇＮｂ複合アルコキシド溶液（Ｍｇ＝４．９５ｍｍｏｌ、Ｎｂ＝１０．０５ｍｍｏｌ、２−メトキシエタノール１５０ｍｍｏｌ）を合成した。次に酢酸鉛（無水物）１５ｍｍｏｌと１５０ｍｍｏｌの２−メトキシエタノールを混合し、１２０℃での蒸留操作により、Ｐｂ前駆体溶液を合成した。
【００７５】
ＭｇＮｂ前駆体溶液とＰｂ前駆体溶液をモル比Ｐｂ：（Ｍｇ＋Ｎｂ）＝１：１になるよう混合し、室温で十分撹拌し、Ｐｂ（Ｍｇ１／３ Ｎｂ２／３ ）Ｏ３ （ＰＭＮ）前駆体溶液を合成した。
【００７６】
この溶液の濃度を２−メトキシエタノールで約３倍に希釈し、塗布溶液とした。次に電極層上に、前記塗布溶液をスピンコーターで塗布し、乾燥させた後、３００℃で熱処理を１分間行い、ゲル膜を作製した。塗布溶液の塗布−熱処理の操作を繰り返した後、８３０℃で１分間（大気中）の焼成を行い、Ｐｂ（Ｍｇ１／３ Ｎｂ２／３ ）Ｏ３ 薄膜を得た。
【００７７】
得られた上記誘電体薄膜の上にレジストを塗布しフォトリソグラフィー工程によって露光、現像し、これをマスクとするウェットエッチングにより、実施例１と同様のパターン形状に誘電体膜のパターニングを行い、実施例１と同様の薄層コンデンサを作製した。
【００７８】
作製した薄膜コンデンサを実施例１同様、評価ボードに実装し、１ＭＨｚ〜１．８ＧＨｚでのインピーダンス特性をインピーダンスアナライザー（ヒュウレットパッカード社製ＨＰ４２９１Ａ）を用いて測定した。その結果、容量成分は２８ｎＦ、インダクタンス成分１７ｐＨの値を得た。また測定後、薄膜コンデンサの断面をＳＥＭ観察したところ、各誘電体層の厚さは０．８μｍであった。
【００７９】
（実施例５）
半田バンプ間の距離ＸおよびＹ以外は、実施例４と全く同様にして薄膜コンデンサを作製し、半田バンプ間の距離の違いによるインダクタンスの変化を評価した。結果を表１に示す。尚、各誘電体層の厚さは全て０．８μｍであった。
【００８０】
【表１】
【００８１】
この表１から半田バンプ間の距離が大きくなるにつれ、インダクタンスが大きくなることがわかる。しかしいずれの場合も、本発明の端子配置（図３（ａ））のように、隣設した端子電極が異なる極性となるように配置することで、インダクタンスを小さくできることがわかる。
【００８２】
（実施例６）
容量素子の外側に端子電極層を形成する以外は、実施例４と全く同様にして図５に示すような薄膜コンデンサを作製した。コンデンサとしての有効電極の総面積は１．２ｍｍ２ とした。端子電極層上には、図５に示すように半田バンプを合計１２個形成し、実施例１と同様の方法で評価したところ、容量成分は３４ｎＦ、インダクタンス成分１５ｐＨの値を得た。また上記測定後、薄膜コンデンサの断面をＳＥＭ観察したところ、各誘電体層の厚さは０．８μｍであった。
【００８３】
【発明の効果】
本発明の薄膜コンデンサでは、電流経路を複数に分岐することができ、相反する向きの電流経路が形成する磁場同士の相殺効果によって、インダクタンスを極めて小さくすることができる。
【００８４】
さらに本発明の薄膜コンデンサでは、誘電体層と電極層との積層化が容易であり、外部との接点に用いる外部端子を端子電極層上に形成したので、誘電体層が存在しない容量素子間に外部端子が形成されることになり、外部端子形成時に発生する熱応力による容量素子へのダメージを考慮する必要がなく、また実装も容易となる。
【図面の簡単な説明】
【図１】本発明の単板型の薄膜コンデンサを示す分解斜視図である。
【図２】（ａ）は図１の平面図、（ｂ）は（ａ）のＢ−Ｂ線に沿う断面図、（ｃ）は（ａ）のＣ−Ｃ線に沿う断面図である。
【図３】（ａ）は図２の薄膜コンデンサの電流経路を示し、（ｂ）は対向する端子電極層が同一極性の場合の電流経路を示す模式図である。
【図４】（ａ）は第１電極層を第１端子電極層により接続したもの、（ｂ）は誘電体層、（ｃ）は第２電極層を第２端子電極層により接続したもの、（ｄ）は誘電体層同士を接続部で接続したものを示す平面図である。
【図５】両側の容量素子の外側に、端子電極層が形成された薄膜コンデンサの平面図である。
【図６】端子電極層間に容量付加部が形成された薄膜コンデンサの平面図である。
【図７】外部端子を形成しない端子電極層を有する薄膜コンデンサの平面図である。
【図８】本発明の積層型の薄膜コンデンサを示す分解斜視図である。
【図９】従来の薄膜コンデンサを示す分解斜視図である。
【符号の説明】
１・・・誘電体層
２、２ａ、２ｂ・・・第１電極層
３、３ａ、３ｂ・・・第２電極層
４、４ａ、４ｂ、９・・・第１端子電極層
５、５ａ、５ｂ、１０・・・第２端子電極層
６・・・基板
７・・・外部端子
１１・・・容量付加部
Ａ、Ｂ、Ｃ・・・容量素子
【発明の属する技術分野】
本発明は薄膜コンデンサに関し、例えば、高速動作する電気回路に配設され、高周波ノイズのバイパス用、もしくは電源電圧の変動防止用に供される大容量、低インダクタンスの薄膜コンデンサおよび基板に関するものである。
【０００２】
【従来技術】
近年においては、電子機器の小型化、高機能化に伴い、電子機器内に設置される電子部品にも小型化、薄型化、高周波対応などの要求が強くなってきている。特に大量の情報を高速に処理する必要のあるコンピュータの高速デジタル回路では、パーソナルコンピュータレベルにおいても、ＣＰＵチップ内のクロック周波数は１００ＭＨｚ〜数百ＭＨｚ、チップ間バスのクロック周波数も３０ＭＨｚ〜１００ＭＨｚと高速化が顕著である。
【０００３】
また、ＬＳＩの集積度が高まりチップ内の素子数の増大につれ、消費電力を抑えるために電源電圧は低下の傾向にある。これらＩＣ回路の高速化、高密度化、低電圧化に伴い、コンデンサ等の受動部品も小型大容量化と併せて、高周波もしくは高速パルスに対して優れた特性を示すことが必須になってきている。
【０００４】
コンデンサを小型高容量にするためには一対の電極に挟持された誘電体を薄くし、薄膜化することが最も有効である。薄膜化は上述した電圧の低下の傾向にも適合している。
【０００５】
一方、ＩＣ回路の高速動作に伴う諸問題は各素子の小型化よりも一層深刻な問題である。このうち、コンデンサの役割である高周波ノイズの除去機能において特に重要となるのは、論理回路の切り替えが同時に発生したときに生ずる電源電圧の瞬間的な低下をコンデンサに蓄積されたエネルギーを瞬時に供給することにより低減する機能である。このような機能を有するコンデンサがいわゆるデカップリングコンデンサである。
【０００６】
デカップリングコンデンサに要求される性能は、クロック周波数よりも速い負荷部の電流変動に応じて、いかにすばやく電流を供給できるかにある。従って、１００ＭＨｚ〜１ＧＨｚにおける周波数領域に対してコンデンサとして確実に機能しなければならない。
【０００７】
しかし、実際のコンデンサ素子は静電容量成分の他に抵抗成分、インダクタンス成分を持つ。容量成分のインピーダンスは周波数増加とともに減少するが、インダクタンス成分のインピーダンスは周波数の増加とともに増大する。したがって、動作周波数が高くなるにつれ、素子の持つインダクタンスが供給すべき過渡電流を制限し、論理回路側の電源電圧の瞬時低下、または新たな電圧ノイズを発生させる。結果として、論理回路上のエラーを引き起こす。
【０００８】
特に最近のＬＳＩは総素子数の増大による消費電力増大を抑えるために電源電圧は低下しており、電源電圧の許容変動幅も小さくなっている。従って、高速動作時の電圧変動幅を最小に抑えるため、デカップリングコンデンサ素子自身の持つインダクタンスを減少させることが非常に重要である。
【０００９】
インダクタンスを減少させる方法は３つある。第１は電流経路の長さを最小にする方法、第２はある電流経路が形成する磁場を近接する別の電流経路が形成する磁場により相殺低減する方法、第３は電流経路をｎ個に分配して実効的なインダクタンスを１／ｎにする方法である。
【００１０】
第１の方法は、単位面積あたりの容量を増加させて小型化を図る方法であり、コンデンサ素子を薄膜化することにより達成できる。大容量で高周波特性の良好なコンデンサを得る目的で、特開昭６０−９４７１６号公報には誘電体厚さを１μｍ以下に薄膜化したものが開示されている。
【００１１】
【発明が解決しようとする課題】
しかしながら、所望の場所に実装できるデカップリングコンデンサを考えた場合、ハンドリング可能な寸法として０．５ｍｍ×０．５ｍｍ程度以上が必要であり、第１の薄膜、小型化の方法のみでインダクタンスを低減するには限界があった。
【００１２】
また、上記第１〜第３の方法を組み合わせて用いる方法も考えられるが、未だ小型化、薄型化、大容量化、高周波対応等の特性の点で充分な特性を有する薄膜コンデンサを得ることができなかった。
【００１３】
本発明は、実装が容易でかつ積層化が容易な低インダクタンス構造の薄膜コンデンサおよび基板を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明の単板型の薄膜コンデンサは、誘電体層の下面に第１電極層を上面に第２電極層を形成してなる容量素子を所定間隔を置いて３個以上並置し、該容量素子のそれぞれの間に、前記第１電極層同士を接続する複数の第１端子電極層と、前記第２電極層同士を接続する複数の第２端子電極層とを交互に所定間隔を置いて設けるとともに、前記容量素子の一側に設けられた前記第１端子電極層と、他側に設けられた前記第２端子電極層とを対向して設け、さらに前記第１端子電極層および前記第２端子電極層に外部端子を設けてなるものである。
【００１５】
ここで、両端の容量素子における第１電極層の外側端に、外方に突出する第１端子電極層をそれぞれ設け、前記両端の容量素子における第２電極層の外側端に、外方に突出する第２端子電極層をそれぞれ設け、前記両端の容量素子の外側に設けられた前記第１端子電極層、前記第２端子電極層を、それぞれ前記両端の容量素子の内側に設けられた第２端子電極層、第１端子電極層と対向して設け、前記両端の容量素子の外側に設けられた前記第１端子電極層および前記第２端子電極層に、外部端子を設けてなることが望ましい。
【００１６】
本発明の積層型の薄膜コンデンサは、複数の誘電体層と複数の電極層を交互に積層してなり、電極層が下側から交互に第１電極層または第２電極層とされた容量素子を所定間隔を置いて３個以上並置し、該容量素子のそれぞれの間に、同一平面上の前記第１電極層同士を接続する複数の第１端子電極層と、同一平面上の前記第２電極層同士を接続する複数の第２端子電極層とを交互に所定間隔を置いて設けるとともに、前記容量素子の一側に設けられた前記第１端子電極層と、他側に設けられた前記第２端子電極層とを対向して設け、さらに最上層の前記第１端子電極層および前記第２端子電極層に外部端子を設けてなるものである。
【００１７】
ここで、両端の容量素子における第１電極層の外側端に、外方に突出する第１端子電極層をそれぞれ設け、前記両端の容量素子における第２電極層の外側端に、外方に突出する第２端子電極層をそれぞれ設け、前記両端の容量素子の外側に設けられた前記第１端子電極層、前記第２端子電極層を、それぞれ前記両端の容量素子の内側に設けられた第２端子電極層、第１端子電極層と対向して設け、前記両端の容量素子の外側に設けられた最上層の前記第１端子電極層および前記第２端子電極層に、外部端子を設けてなることが望ましい。
【００１８】
さらに、両端の容量素子の少なくとも一方には、誘電体と電極層とからなり、外方に突出する容量付加部が設けられていることが望ましい。
【００１９】
さらにまた、第１端子電極層上に設けた外部端子と、第２端子電極層上に設けた外部端子との間隔が１．０ｍｍ以下であることが望ましい。
【００２０】
また、本発明の基板は、上記薄膜コンデンサを基体の表面および／または内部に設けてなるものである。
【００２１】
【作用】
本発明の薄膜コンデンサの基本構造は、複数の容量素子を所定の間隔で並置し、容量素子間に設けられた複数の第１端子電極層および第２端子電極層で、各容量素子の第１電極層同士および第２電極層同士をそれぞれ接続し、第１端子電極層および第２端子電極層上に外部端子をそれぞれ形成したので、電流経路を分割することができ、インダクタンスを小さくできる。
【００２２】
さらに、容量素子間に、第１端子電極層と第２端子電極層とを交互に所定間隔を置いて設けるとともに、容量素子の両側の第１端子電極層と第２端子電極層とが対向するように設けられているので、第１端子電極層と第２端子電極層は隣設しており、実効的な電流経路が短くなり、かつ電極層に流れる電流の向きが多岐に広がるため、電流経路が形成する磁場が互いに相殺しあい、インダクタンスを極めて小さくすることができる。
【００２３】
さらに、各第１、第２電極層を容量素子間に形成されている第１、第２端子電極層を介して接続することにより製造できるため、図９に示すような従来のコンデンサの電極形状を変更するだけで同じような製法によって作製でき、積層化が容易となる。
【００２４】
また、外部との接点に用いる外部端子を誘電体層が直下に存在しない、容量素子間の第１、第２端子電極層上に形成することができるので、外部端子形成時または実装時の熱応力による容量素子へのダメージ等を防止でき、また、その弊害を考慮する必要がないので、作製および実装が容易となる。
【００２５】
また、両端の容量素子における第１電極層の外側端およびに第２電極層の外側端に、外方に突出する第１端子電極層、第２端子電極層をそれぞれ設け、該第１端子電極層、第２端子電極層を、それぞれ両端の容量素子の内側に設けられた第２端子電極層、第１端子電極層と対向して設け、両端の容量素子の外側に設けられた第１端子電極層および第２端子電極層に、外部端子を設けることにより、電流経路をさらに分割することができ、インダクタンスをさらに小さくできる。
【００２６】
この場合に、両端の容量素子の少なくとも一方には、誘電体と電極層とからなり、外方に突出する容量付加部を設けることにより、例えば、外方に突出している第１端子電極層、第２端子電極層から突出しない程度に容量付加部を形成することにより、余分なスペースを有効利用して容量を増加できる。
【００２７】
さらにまた、第１端子電極層上に設けた外部端子と、第２端子電極層上に設けた外部端子との間隔を１．０ｍｍ以下とすることにより、実効的な電流経路が短くなり、インダクタンスをさらに小さくできる。
【００２８】
【発明の実施の形態】
本発明の単板型の薄膜コンデンサは、図１および図２に示すように、誘電体層１の下面に正極である第１電極層２、上面に負極である第２電極層３を形成してなる３個の容量素子Ａ、Ｂ、Ｃが所定の間隔で並置されている。尚、図２では、誘電体層１は破線で示した。
【００２９】
容量素子Ａ、Ｂ、Ｃ間には複数の第１端子電極層４、第２端子電極層５がそれぞれ形成され、各容量素子Ａ、Ｂ、Ｃの第１電極層２同士および第２電極層３同士はそれぞれ複数の第１端子電極層４、第２端子電極層５を介して接続されている。これらの第１端子電極層４と第２端子電極層５は、平面的に見て異なる位置に形成されている。即ち、容量素子Ａ、Ｂ間及び容量素子Ｂ、Ｃ間には、第１端子電極層４と第２端子電極層５とが交互に所定間隔を置いて形成されている。
【００３０】
また、第１端子電極層４の最近接の端子電極層には第２端子電極層５が、第２端子電極層５の最近接の端子電極層には第１端子電極層４が配置されている。即ち、容量素子Ｂの左側に設けられた第１端子電極層４と、右側に設けられた第２端子電極層５とは、また右側に設けられた第１端子電極層４と、左側に設けられた第２端子電極層５とは、対向して設けられている。つまり、容量素子Ｂの両側には、極性の異なる端子電極層４、５が対向して形成されている。容量素子Ａ、Ｂ、Ｃおよび端子電極層４、５は、基板６の上面に形成されている。
【００３１】
そして、図２に示したように、第１電極層２同士を接続する４個の第１端子電極層４の上面、および第２電極層３同士を接続する４個の第２端子電極層５の上面には、外部に露出する外部端子７がそれぞれ形成されている。尚、図２には、便宜上、第２電極層３および第２端子電極層５に斜線を引き、第１端子電極層４上に形成される外部端子７を●で、第２端子電極層５上に形成される外部端子７を○で記載した。また、図２（ａ）のＢ−Ｂ線に沿う断面図およびＣ−Ｃ線に沿う断面図を図２（ｂ）および（ｃ）に記載した。
【００３２】
第１、第２端子電極層４、５の配置におけるインダクタンスの低減効果について図３により説明する。図３は電極層および端子電極層を平面的にみた模式図である。便宜上、電流経路を矢印で示した。この薄膜コンデンサでは、容量素子Ｂの両側に設けられた第１端子電極層４と第２端子電極層５とは対向している。
【００３３】
図３（ｂ）は、容量素子の左側および右側に設けられた第１端子電極層４同士、第２端子電極層５同士が対向している薄膜コンデンサの場合である。この薄膜コンデンサでは、電流経路は分割され、インダクタンスは低減する構造であるが、中央部の容量素子の電流経路に着目すると、電流経路は同じ向きとなるため、電流経路が形成する磁場は相乗される。
【００３４】
一方、図３（ａ）は本発明の構造を示しているが、容量素子Ｂの両側に設けられた第１端子電極層４と第２端子電極層５とが対向するように配置することにより、電流経路はさらに多岐に分割される。また、中央部の容量素子の電流経路に着目すると、電流経路が逆向きとなるため、電流経路が形成する磁場が互いに相殺しあい、インダクタンスをさらに小さくすることができる。
【００３５】
また、本発明の薄膜コンデンサでは、図２に示したように、第１端子電極層４上に設けた外部端子７と、第２端子電極層５上に設けた外部端子７との間隔Ｘ、Ｙが１．０ｍｍ以下であることが望ましい。即ち、異なる極性を有する隣設する外部端子７間の間隔Ｘ、Ｙが１．０ｍｍ以下とされることが望ましい。異なる極性を有する外部端子７の間隔Ｘ、Ｙは短いほどインダクタンスは小さくなるが、外部端子７の間隔Ｘ、Ｙが１．０ｍｍを越えると性能が劣化するばかりかコンデンサ自体の形状が大きくなるので、実装上、不利となるからである。
【００３６】
上述した端子電極層４、５により接続された各電極層２、３、誘電体層１の平面形状を図４に示した。図４（ａ）および（ｃ）に示したように３つの第１電極層２は第１端子電極層４で接続され、同じく３つの第２電極層３は第２端子電極層５でそれぞれ接続されている。端子電極層４、５は、電極層２、３または誘電体層１を積層した時に、その表面がそれぞれ外部に露出する位置に形成されている。
【００３７】
さらに、誘電体層１は、図４（ｂ）に示したように、第１電極層２または第２電極層３を被覆するような大きさの長方形状とされている。誘電体層１同士は、図４（ｂ）に示したように、所定の間隔で離間されていても良いし、また、図４（ｄ）に示したように、誘電体層１は各端子電極層４、５の全面を被覆しない範囲で、誘電体層１と同一材料からなる接続部８で連結して形成してもよい。このような接続部８を形成することにより、異なる極性の第１、第２端子電極層４、５間の絶縁性を向上できる。
【００３８】
尚、上記例では、３個の容量素子Ａ、Ｂ、Ｃを有する場合を説明したが、容量素子の数は３個以上であればよい。容量素子数が増えるほど端子電極層の数が増加し、その上に形成する外部端子を多くすることができるので、電流経路の分割数が増加し、インダクタンスを小さくすることができる。
【００３９】
また、容量素子Ａ、Ｂ、Ｃ間の複数の第１、第２端子電極層４、５を４個ずつ形成した場合を説明したが、容量素子Ａ、Ｂ、Ｃ間の複数の端子電極層４、５は２個以上あれば良い。端子電極層４、５の数が増えるほど、その上に形成できる外部端子７を多くすることができるので電流経路の分割数が増し、インダクタンスを小さくすることができる。
【００４０】
図５は、本発明の他の例を示すもので、両端の容量素子Ａ、Ｃには、それらの第１電極層２の外側端に、外方に突出する第１端子電極層９がそれぞれ設けられ、両端の容量素子Ａ、Ｃにおける第２電極層３の外側端に、外方に突出する第２端子電極層１０がそれぞれ設けられ、これらの容量素子Ａ、Ｃの外側に設けられた第１端子電極層９、第２端子電極層１０が、それぞれ両端の容量素子Ａ、Ｃの内側に設けられた第２端子電極層５、第１端子電極層４と対向して設けられ、両端の容量素子Ａ、Ｃの外側に設けられた第１端子電極層９および第２端子電極層１０にも外部端子７が設けられている。
【００４１】
また、容量素子Ａ、Ｃの外側には、第１端子電極層９、第２端子電極層１０の外側への突出長さとほぼ同じ突出長さの容量付加部１１が設けられ、これらの容量付加部１１は誘電体と電極層とから構成されている。
【００４２】
このような薄膜コンデンサでは、第１端子電極層９、第２端子電極層１０を形成したので、端子電極層上に形成される外部端子を増加でき、電流経路の分割数が増加し、インダクタンスを小さくすることができるるとともに、電流経路が逆向きとなることによる磁場相殺効果により、インダクタンスをさらに小さくすることができる。また、第１端子電極層９、第２端子電極層１０を形成することにより、回路等への実装時の安定性を向上することができる。さらに、外方に突出する第１端子電極層９、第２端子電極層１０の突出長さよりも、突出量が小さい容量付加部１１を設けたので、余分なスペースを有効利用して容量を増加することができる。
【００４３】
尚、図６に示すように、第１端子電極層９、第２端子電極層１０の間に容量付加部１１を設けても良い。また、図７に示すように、第１端子電極層９、第２端子電極層１０のみを形成しても良い。
【００４４】
また、本発明の薄膜コンデンサの外部端子７は、図２に示した通り、第１、第２端子電極層４、５上にそれぞれ形成することができ、これにより容量が取り出されるが、外部端子７に個数の制限はなく、第１、第２端子電極層４、５の全てに外部端子７を形成する必要はなく、図７に示したように、第１、第２端子電極層４、５、９、１０に必要に応じて必要な数だけ形成すれば良い。即ち、第１、第２端子電極層４、５、９、１０の一部に形成しても良い。しかしながら、充分なインダクタンス低減効果を得るためには、第１、第２端子電極層４、５、９、１０の全てに外部端子７を形成することが望ましい。
【００４５】
誘電体層１および電極層２、３の厚みは０．１〜１μｍ、大きさは一辺が０．２〜３ｍｍとされている。各層の厚み、大きさは材質や用途により適宜変更することができる。
【００４６】
本発明で用いられる基板６としては、アルミナ、サファイア、ＭｇＯ単結晶、ＳｒＴｉＯ３ 単結晶及びＳｉＯ２ 被覆シリコン、ガラスなどが望ましい。特に、薄膜との反応性が小さく、安価で強度が大きく、かつ誘電体膜または電極膜の結晶性という点を考慮すると、アルミナ、ＳｉＯ２ 被覆シリコンなどが望ましい。
【００４７】
また、本発明の第１、第２電極層２、３、第１、第２端子電極層４、５、９、１０としては、金（Ａｕ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、銅（Ｃｕ）、銀（Ａｇ）、チタン（Ｔｉ）、クロム（Ｃｒ）及びニッケル（Ｎｉ）薄膜等があり、これらのうちでも誘電体との反応性が小さく、酸化されにくい金（Ａｕ）や白金（Ｐｔ）、抵抗の低い銅（Ｃｕ）薄膜が最適である。またこれらは単独で用いても良いし、複数を組み合わせて用いても良い。
【００４８】
さらに、誘電体層１は、高周波領域において高誘電率を有するものであれば良いが、その膜厚は１μｍ以下が望ましい。例えば、金属元素としてＰｂ、Ｍｇ、Ｎｂを含むペロブスカイト型複合酸化物結晶からなる誘電体薄膜であって、測定周波数３００ＭＨｚ（室温）での比誘電率が１０００以上の誘電体薄膜が望ましい。また、例えば、Ｂａ、Ｔｉを含むペロブスカイト型複合酸化物結晶、ＰＺＴ、ＰＬＺＴ、ＳｒＴｉＯ３ 及びＴａ２ Ｏ５ 等でも良く、特に限定されるものではない。このような誘電体層１は、ＰＶＤ法、ＣＶＤ法、ゾルゲル法等の公知の方法により作製される。
【００４９】
外部端子７としては、形状的には、バンプ状、箔状、板状、線状、ペースト状等があり、特に限定されるものではなく、複数を組み合わせても良い。また材質は、半田、Ｐｂ、Ｓｎ、Ａｇ、Ａｕ、Ｃｕ、Ｐｔ、Ａｌ、Ｎｉ及び導電性樹脂等があり、特に限定されるものではなく、複数を組み合わせても良い。
【００５０】
以上のように構成された薄膜コンデンサは、容量素子Ａ、Ｂ、Ｃの電極層２、３を複数の第１、第２端子電極層４、５によりそれぞれ接続し、容量素子Ａ、Ｂ間、容量素子Ｂ、Ｃ間の第１端子電極層４と第２端子電極層５とを交互に所定間隔を置いて設けるとともに、容量素子Ｂの左右に設けられた第１端子電極層４と第２端子電極層５とが対向して設けられているため、電流経路を短縮し、多岐に分割することができ、かつ相反する向きの電流経路により形成される磁場同士が相殺されるので、インダクタンスを極めて小さくすることができる。
【００５１】
即ち、従来の図９に示したような薄膜コンデンサは、基板２０の上面に第１電極層２１、誘電体層２２、第２電極層２３を順次積層し、第１電極層２１、第２電極層２３の端部に容量取出部２４を形成して構成されており、複数の薄膜コンデンサの容量取出部２４を接続することにより並列接続することが考えられるが、この場合には電流経路を複数に分割することができるものの、容量取出部２４間の距離が長くなるため、インダクタンス低減効果が小さく、限界がある。
【００５２】
また、本発明の薄膜コンデンサでは、外部との接点に用いる外部端子７が端子電極層４、５上にそれぞれ形成されているため、正負の外部端子７が上方に露出していることになり、例えば、電極が形成された基板の前記電極に外部端子７を接合することにより実装でき、基板等への実装が容易となる。
【００５３】
本発明の積層型の薄膜コンデンサを図８により説明する。この図８によれば、積層型の薄膜コンデンサは、図１に示した単板型の薄膜コンデンサに対して、さらに誘電体層と電極層を積層したものである。
【００５４】
即ち、第１、第２電極層２、３と誘電体層１を交互に積層してなる容量素子を所定の間隔で並置し、容量素子間には複数の第１、第２端子電極層４、５がそれぞれ形成され、各容量素子の２層の第１電極層２ａ、２ｂ同士は第１端子電極層４ａ、４ｂで、２層の第２電極層３ａ、３ｂ同士は第２端子電極層５ａ、５ｂにより接続されている。
【００５５】
下側の第１電極層２ａ同士を接続する第１端子電極層４ａと、上側の第１電極層２ｂ同士を接続する第１端子電極層４ｂが積層され、また下側の第２電極層３ａ同士を接続する第２端子電極層５ａと、上側の第２電極層３ｂ同士を接続する第２端子電極層５ｂとが積層されている。最上層の第１端子電極層４ｂの上面、最上層の第２端子電極層５ｂの上面は外部に露出しており、この部分に外部端子が形成されることになる。容量素子および端子電極層４、５は、基板６の上面に形成されている。
【００５６】
そして、この積層型の薄膜コンデンサにおいても、単板型の薄膜コンデンサと同様に、第１端子電極層４ａ、４ｂと第２端子電極層５ａ、５ｂとが交互に所定間隔を置いて設けられ、中央の容量素子の左右に設けられた第１端子電極層４ａ、４ｂと第２端子電極層５ａ、５ｂとが対向して設けられている。
【００５７】
このような積層型の薄膜コンデンサも図１乃至図４に示された単板型の薄膜コンデンサと全く同様、複数の外部端子による電流経路の分割効果および第１、第２端子電極層４、５の近接形成による電流経路の短縮効果および相反する向きの電流経路が形成する磁場同士の相殺効果によって、インダクタンスを極めて小さくすることができ、最上層の第１、第２端子電極層４ｂ、５ｂ上に外部端子を形成することができるので実装が容易となる。
【００５８】
さらに、第１、第２電極層２、３と誘電体層１を交互に積層しているため、高容量となる。また、第１、第２端子電極層４、５の直下には誘電体層１が存在しないため、外部端子形成時や実装時の熱応力による誘電体層１へのダメージ等を防止できる。
【００５９】
また、本発明の薄膜コンデンサは、一般には、上記のように基板表面に形成されて用いられるが、基板内に内蔵して用いることもできる。積層型の薄膜コンデンサを基板内に内蔵する場合には、端子電極層同士は、例えば、基板内に形成されたスルーホール導体で接続され、さらに外部端子もスルーホール導体で形成することができ、これにより各電極層の導通を確保でき、容量が取り出される。
【００６０】
また、電極層２、３の形状を長方形状とした例について説明したが、正方形状、円形状等どのような形状であっても良い。
【００６１】
【実施例】
（実施例１）
電極層、端子電極層および誘電体層の形成は全て高周波マグネトロンスパッタ法を用いた。スパッタ用ガスとしてプロセスチャンバー内にＡｒガスを導入し、真空排気により圧力は６．７Ｐａに維持した。
【００６２】
プロセスチャンバー内には基板ホルダーと３個のターゲットホルダーが設置され、３種類のターゲット材料からのスパッタが可能である。スパッタ時には成膜する材料種のターゲット位置に基板ホルダーを移動させ、基板−ターゲット間距離は６０ｍｍに固定した。
【００６３】
基板ホルダーとターゲット間には外部の高周波電源により１３．５６ＭＨｚの高周波電圧を印可し、ターゲット背面に設置された永久磁石により形成されたマグネトロン磁界により、ターゲット近傍に高密度のプラズマを生成させてターゲット表面のスパッタを行った。
【００６４】
高周波電圧の印可は３個のターゲットに独立に可能である。基板ホルダーはヒータによる加熱機構を有しており、スパッタ成膜中の基板温度は一定となるよう制御した。
【００６５】
また、基板ホルダーに設置された基板のターゲット側には厚さ０．１０ｍｍの金属マスクが３種類設置でき、成膜パターンに応じて必要なマスクが基板成膜面にセットできる構造とした。
【００６６】
先ず、厚さ０．２５ｍｍのアルミナ焼結体基板上に、第１電極層のマスクパターンをセットし、Ａｕターゲットのスパッタにより第１電極層を形成し、続いて第１電極層同士を接続する第１端子電極層のマスクパターンをセットして第１端子電極層を形成した。これにより図４（ａ）に示すような第１電極層同士を第１端子電極層で接続した電極層が得られた。次にターゲットにＰｂ（Ｍｇ１／３ Ｎｂ２／３ ）Ｏ３ 焼結体を用い、誘電体層のマスクパターンをセットし、基板温度５００℃、高周波電力２００Ｗの条件で、図４（ｂ）に示すような誘電体層を形成した。
【００６７】
次に第２電極層のマスクパターンをセットし、Ａｕターゲットのスパッタにより第２電極層を形成し、さらに第２電極層同士を接続する第２端子電極層のマスクパターンをセットして第２端子電極層を形成した。これにより図４（ｃ）に示すような第２電極層同士を第２端子電極層で接続した電極層が得られた。コンデンサとしての有効電極の総面積は１．０ｍｍ２ とした。
【００６８】
作製した単板型の薄膜コンデンサの端子電極層上に半田バンプを形成して評価用ボードに実装した。使用した半田バンプは直径０．１ｍｍで、各端子電極層上に合計８個形成し、図１および図２に示すような薄膜コンデンサを作製した。各半田バンプの間隔ＸおよびＹはともに０．５ｍｍとした。
【００６９】
評価は、１ＭＨｚ〜１．８ＧＨｚでのインピーダンス特性をインピーダンスアナライザー（ヒュウレットパッカード社製ＨＰ４２９１Ａ）を用いて行った結果、容量成分１７．７ｎＦ、インダクタンス成分１７ｐＨの値を得た。また上記測定後、薄膜コンデンサの断面をＳＥＭ観察したところ、各誘電体層の厚さは０．５μｍであった。
【００７０】
端子電極層の配置を図３（ｂ）と同じ配置にする以外は、実施例１と全く同様にして薄膜コンデンサを作製し、実施例１と同様の方法で評価したところ、容量成分１７．６ｎＦ、インダクタンス成分２７ｐＨの値を得た。また上記測定後、薄膜コンデンサの断面をＳＥＭ観察したところ、各誘電体層の厚さは０．５μｍであった。この薄膜コンデンサと、本発明品とを比較すると、端子電極層の配置を変えるだけで、インダクタンス成分を数値的には１０ｐＨ、比率としては３７％下げることができることがわかる。
【００７１】
（実施例２）
実施例１と全く同様にして誘電体層６層の積層型の薄膜コンデンサを作製し、実施例１と同様の方法で評価したところ、容量成分は１０６ｎＦ、インダクタンス成分１８ｐＨの値を得た。また上記測定後、積層型の薄膜コンデンサの断面をＳＥＭ観察したところ、各誘電体層の厚さは０．５μｍであった。
【００７２】
（実施例３）
誘電体層形成のターゲットにＰｂ（Ｚｒ０．５３Ｔｉ０．４７）Ｏ３ 焼結体を用い、誘電体膜を形成する以外は、実施例１と全く同様にして薄膜コンデンサを作製し、実施例１と同様の方法で評価したところ、容量成分は１０．０ｎＦ、インダクタンス成分１８ｐＨの値を得た。また上記測定後、薄膜コンデンサの断面をＳＥＭ観察したところ、各誘電体層の厚さは０．４μｍであった。
【００７３】
（実施例４）
基板材、電極材、電極形成方法、形状、および寸法は実施例１と全く同様にして、誘電体層のみをゾルゲル法により形成した。ゾルゲル法による膜の作製手順は以下のとおりとした。
【００７４】
酢酸ＭｇとＮｂエトキシドを１：２のモル比で秤量し、２−メトキシエタノール中で還流操作（１２４℃で２４時間）を行い、ＭｇＮｂ複合アルコキシド溶液（Ｍｇ＝４．９５ｍｍｏｌ、Ｎｂ＝１０．０５ｍｍｏｌ、２−メトキシエタノール１５０ｍｍｏｌ）を合成した。次に酢酸鉛（無水物）１５ｍｍｏｌと１５０ｍｍｏｌの２−メトキシエタノールを混合し、１２０℃での蒸留操作により、Ｐｂ前駆体溶液を合成した。
【００７５】
ＭｇＮｂ前駆体溶液とＰｂ前駆体溶液をモル比Ｐｂ：（Ｍｇ＋Ｎｂ）＝１：１になるよう混合し、室温で十分撹拌し、Ｐｂ（Ｍｇ１／３ Ｎｂ２／３ ）Ｏ３ （ＰＭＮ）前駆体溶液を合成した。
【００７６】
この溶液の濃度を２−メトキシエタノールで約３倍に希釈し、塗布溶液とした。次に電極層上に、前記塗布溶液をスピンコーターで塗布し、乾燥させた後、３００℃で熱処理を１分間行い、ゲル膜を作製した。塗布溶液の塗布−熱処理の操作を繰り返した後、８３０℃で１分間（大気中）の焼成を行い、Ｐｂ（Ｍｇ１／３ Ｎｂ２／３ ）Ｏ３ 薄膜を得た。
【００７７】
得られた上記誘電体薄膜の上にレジストを塗布しフォトリソグラフィー工程によって露光、現像し、これをマスクとするウェットエッチングにより、実施例１と同様のパターン形状に誘電体膜のパターニングを行い、実施例１と同様の薄層コンデンサを作製した。
【００７８】
作製した薄膜コンデンサを実施例１同様、評価ボードに実装し、１ＭＨｚ〜１．８ＧＨｚでのインピーダンス特性をインピーダンスアナライザー（ヒュウレットパッカード社製ＨＰ４２９１Ａ）を用いて測定した。その結果、容量成分は２８ｎＦ、インダクタンス成分１７ｐＨの値を得た。また測定後、薄膜コンデンサの断面をＳＥＭ観察したところ、各誘電体層の厚さは０．８μｍであった。
【００７９】
（実施例５）
半田バンプ間の距離ＸおよびＹ以外は、実施例４と全く同様にして薄膜コンデンサを作製し、半田バンプ間の距離の違いによるインダクタンスの変化を評価した。結果を表１に示す。尚、各誘電体層の厚さは全て０．８μｍであった。
【００８０】
【表１】
この表１から半田バンプ間の距離が大きくなるにつれ、インダクタンスが大きくなることがわかる。しかしいずれの場合も、本発明の端子配置（図３（ａ））のように、隣設した端子電極が異なる極性となるように配置することで、インダクタンスを小さくできることがわかる。
【００８２】
（実施例６）
容量素子の外側に端子電極層を形成する以外は、実施例４と全く同様にして図５に示すような薄膜コンデンサを作製した。コンデンサとしての有効電極の総面積は１．２ｍｍ２ とした。端子電極層上には、図５に示すように半田バンプを合計１２個形成し、実施例１と同様の方法で評価したところ、容量成分は３４ｎＦ、インダクタンス成分１５ｐＨの値を得た。また上記測定後、薄膜コンデンサの断面をＳＥＭ観察したところ、各誘電体層の厚さは０．８μｍであった。
【００８３】
【発明の効果】
本発明の薄膜コンデンサでは、電流経路を複数に分岐することができ、相反する向きの電流経路が形成する磁場同士の相殺効果によって、インダクタンスを極めて小さくすることができる。
【００８４】
さらに本発明の薄膜コンデンサでは、誘電体層と電極層との積層化が容易であり、外部との接点に用いる外部端子を端子電極層上に形成したので、誘電体層が存在しない容量素子間に外部端子が形成されることになり、外部端子形成時に発生する熱応力による容量素子へのダメージを考慮する必要がなく、また実装も容易となる。
【図面の簡単な説明】
【図１】本発明の単板型の薄膜コンデンサを示す分解斜視図である。
【図２】（ａ）は図１の平面図、（ｂ）は（ａ）のＢ−Ｂ線に沿う断面図、（ｃ）は（ａ）のＣ−Ｃ線に沿う断面図である。
【図３】（ａ）は図２の薄膜コンデンサの電流経路を示し、（ｂ）は対向する端子電極層が同一極性の場合の電流経路を示す模式図である。
【図４】（ａ）は第１電極層を第１端子電極層により接続したもの、（ｂ）は誘電体層、（ｃ）は第２電極層を第２端子電極層により接続したもの、（ｄ）は誘電体層同士を接続部で接続したものを示す平面図である。
【図５】両側の容量素子の外側に、端子電極層が形成された薄膜コンデンサの平面図である。
【図６】端子電極層間に容量付加部が形成された薄膜コンデンサの平面図である。
【図７】外部端子を形成しない端子電極層を有する薄膜コンデンサの平面図である。
【図８】本発明の積層型の薄膜コンデンサを示す分解斜視図である。
【図９】従来の薄膜コンデンサを示す分解斜視図である。
【符号の説明】
１・・・誘電体層
２、２ａ、２ｂ・・・第１電極層
３、３ａ、３ｂ・・・第２電極層
４、４ａ、４ｂ、９・・・第１端子電極層
５、５ａ、５ｂ、１０・・・第２端子電極層
６・・・基板
７・・・外部端子
１１・・・容量付加部
Ａ、Ｂ、Ｃ・・・容量素子
Claims (7)
- 誘電体層の下面に第１電極層を上面に第２電極層を形成してなる容量素子を所定間隔を置いて３個以上並置し、該容量素子のそれぞれの間に、前記第１電極層同士を接続する複数の第１端子電極層と、前記第２電極層同士を接続する複数の第２端子電極層とを交互に所定間隔を置いて設けるとともに、前記容量素子の一側に設けられた前記第１端子電極層と、他側に設けられた前記第２端子電極層とを対向して設け、さらに前記第１端子電極層および前記第２端子電極層に外部端子を設けてなることを特徴とする薄膜コンデンサ。
- 両端の容量素子における第１電極層の外側端に、外方に突出する第１端子電極層をそれぞれ設け、前記両端の容量素子における第２電極層の外側端に、外方に突出する第２端子電極層をそれぞれ設け、前記両端の容量素子の外側に設けられた前記第１端子電極層、前記第２端子電極層を、それぞれ前記両端の容量素子の内側に設けられた第２端子電極層、第１端子電極層と対向して設け、前記両端の容量素子の外側に設けられた前記第１端子電極層および前記第２端子電極層に、外部端子を設けてなることを特徴とする請求項１記載の薄膜コンデンサ。
- 複数の誘電体層と複数の電極層を交互に積層してなり、前記電極層が下側から交互に第１電極層または第２電極層とされた容量素子を所定間隔を置いて３個以上並置し、該容量素子のそれぞれの間に、同一平面上の前記第１電極層同士を接続する複数の第１端子電極層と、同一平面上の前記第２電極層同士を接続する複数の第２端子電極層とを交互に所定間隔を置いて設けるとともに、前記容量素子の一側に設けられた前記第１端子電極層と、他側に設けられた前記第２端子電極層とを対向して設け、さらに最上層の前記第１端子電極層および前記第２端子電極層に外部端子を設けてなることを特徴とする薄膜コンデンサ。
- 両端の容量素子における第１電極層の外側端に、外方に突出する第１端子電極層をそれぞれ設け、前記両端の容量素子における第２電極層の外側端に、外方に突出する第２端子電極層をそれぞれ設け、前記両端の容量素子の外側に設けられた前記第１端子電極層、前記第２端子電極層を、それぞれ前記両端の容量素子の内側に設けられた第２端子電極層、第１端子電極層と対向して設け、前記両端の容量素子の外側に設けられた最上層の前記第１端子電極層および前記第２端子電極層に、外部端子を設けてなることを特徴とする請求項３記載の薄膜コンデンサ。
- 両端の容量素子の少なくとも一方には、誘電体と電極層とからなり、外方に突出する容量付加部が設けられていることを特徴とする請求項２または４記載の薄膜コンデンサ。
- 第１端子電極層上に設けた外部端子と、第２端子電極層上に設けた外部端子との間隔が１．０ｍｍ以下であることを特徴とする請求項１乃至５のうち何れかに記載の薄膜コンデンサ。
- 請求項１乃至６のうち何れかに記載の薄膜コンデンサを基体の表面および／または内部に設けてなることを特徴とする基板。
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