JPH10189388A - 積層型薄膜コンデンサ - Google Patents

Abstract

(57)【要約】 【課題】実装が容易でかつ大容量の低インダクタンス構
造を有する積層型薄膜コンデンサを提供する。 【解決手段】電極層１と誘電体層２とを交互に積層して
なるコンデンサ本体３を基板４上に形成してなる積層型
薄膜コンデンサであって、電極層１の基板４側から数え
て奇数番目の奇数電極層１ａ同士を内部導体７により相
互に接続するとともに、電極層１の基板４側から数えて
偶数番目の偶数電極層１ｂに、内部導体７が非接触の状
態で挿通する挿通孔８を形成し、かつ、偶数電極層１ｂ
同士をコンデンサ本体３の外面に形成された外部導体９
により接続してなるものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は積層型薄膜コンデン
サに関し、例えば、高速動作する電気回路に配設され、
高周波ノイズのバイパス用、もしくは電源電圧の変動防
止用に供される、大容量、低インダクタンスの積層型薄
膜コンデンサに関するものである。

【０００２】

【従来の技術】近年においては、電子機器の小型化、高
機能化に伴い、電子機器内に設置される電子部品にも小
型化、薄型化、高周波対応などの要求が強くなってきて
いる。

【０００３】特に大量の情報を高速に処理する必要のあ
るコンピュータの高速デジタル回路では、パーソナルコ
ンピュータレベルにおいても、ＣＰＵチップ内のクロッ
ク周波数は１００ＭＨｚから数百ＭＨｚ、チップ間バス
のクロック周波数も３０ＭＨｚから７５ＭＨｚと高速化
が顕著である。

【０００４】また、ＬＳＩの集積度が高まりチップ内の
素子数の増大につれ、消費電力を抑えるために電源電圧
は低下の傾向にある。これらＩＣ回路の高速化、高密度
化、低電圧化に伴い、コンデンサ等の受動部品も小型大
容量化と併せて、高周波もしくは高速パルスに対して優
れた特性を示すことが必須になってきている。

【０００５】コンデンサを小型高容量にするためには一
対の電極に挟持された誘電体を薄くし、薄膜化すること
が最も有効である。薄膜化は上述した電圧の低下の傾向
にも適合している。

【０００６】一方、ＩＣ回路の高速動作に伴う諸問題は
各素子の小型化よりも一層深刻な問題である。このう
ち、コンデンサの役割である高周波ノイズの除去機能に
おいて特に重要となるのは、論理回路の同時切り替えが
同時に発生したときに生ずる電源電圧の瞬間的な低下
を、コンデンサに蓄積されたエネルギーを瞬時に供給す
ることにより低減する機能である。いわゆるデカップリ
ングコンデンサである。

【０００７】デカップリングコンデンサに要求される性
能は、クロック周波数よりも速い負荷部の電流変動に対
して、いかにすばやく電流を供給できるかにある。従っ
て、１００ＭＨｚから１ＧＨｚにおける周波数領域に対
してコンデンサとして確実に機能しなければならない。

【０００８】しかし、実際のコンデンサ素子は静電容量
成分の他に、抵抗成分、インダクタンス成分を持つ。容
量成分のインピーダンスは周波数増加とともに減少し、
インダクタンス成分は周波数の増加とともに増大する。
このため、動作周波数が高くなるにつれ、素子の持つイ
ンダクタンスが供給すべき過渡電流を制限してしまい、
ロジック回路側の電源電圧の瞬時低下、または新たな電
圧ノイズを発生させてしまう。結果として、ロジック回
路上のエラーを引き起こしてしまう。

【０００９】特に最近のＬＳＩは総素子数の増大による
消費電力増大を抑えるために電源電圧は低下しており、
電源電圧の許容変動幅も小さくなっている。従って、高
速動作時の電圧変動幅を最小に抑えるため、デカップリ
ングコンデンサ素子自身の持つインダクタンスを減少さ
せることが非常に重要である。

【００１０】インダクタンスを減少させる方法は３つあ
る。第１は電流経路の長さを最小にする方法、第２は電
流経路をループ構造としループ断面積を最小にする方
法、第３は電流経路をｎ個に分配して実効的なインダク
タンスを１／ｎにする方法である。

【００１１】第１の方法は、単位面積あたりの容量を増
加させて小型化を図ればよく、コンデンサ素子を薄膜化
することにより達成できる。大容量で高周波特性の良好
なコンデンサを得る目的で、特開昭６０−９４７１６号
公報には誘電体厚さを１μｍ以下に薄膜化したものが開
示されている。

【００１２】第２の方法は、一本の電流経路が形成する
磁場を、近接する別の電流経路が形成する磁場により相
殺低減する効果であるから、コンデンサを形成する一対
の電極板、または電極層に流れる電流の向きをできるだ
け同一方向にしないようにすればよい。

【００１３】第３の方法では、分割したコンデンサを並
列接続することによって低インダクタンス化が図れる。
このようなコンデンサとして、特開平４−２１１１９１
号公報に薄膜誘電体層を利用したものが開示されてい
る。

【００１４】

【発明が解決しようとする課題】しかしながら、所望の
場所に実装できるデカップリングコンデンサを考えた場
合、ハンドリング可能な寸法として０．５ｍｍ×０．５
ｍｍ程度以上が必要であり、第１の薄膜、小型化の方法
のみでインダクタンスを低減するには限界があった。

【００１５】また、第２の方法では正負の端子電極を同
一端面か、直交方向にする必要があり、実装上不利とな
る。

【００１６】第３の分割並列接続の方法では、基板内蔵
型では有利な手段となるが、実装の自由度はない。ま
た、通常の積層型コンデンサも並列接続であるが、電流
の向きが同一方向であるため、各電極電流が形成する磁
場が重畳される。つまり相互インダクタンスが大きくな
るため、実効的な全インダクタンスを十分に低減するこ
とはできなかった。従って、第２の手段を併せて採用す
る必要があったが、上述したとおり、端子電極取り出し
方向の問題により実装上の問題があった。

【００１７】本発明は、実装が容易でかつ大容量の低イ
ンダクタンス構造を有する積層型薄膜コンデンサを提供
することを目的とする。

【００１８】

【課題を解決するための手段】本発明の積層型薄膜コン
デンサは、電極層と誘電体層とを交互に積層してなるコ
ンデンサ本体を基板上に形成してなる積層型薄膜コンデ
ンサであって、前記電極層の基板側から数えて奇数番目
の奇数電極層同士を内部導体により相互に接続するとと
もに、前記電極層の基板側から数えて偶数番目の偶数電
極層に、前記内部導体が非接触の状態で挿通する挿通孔
を形成し、かつ、前記偶数電極層同士を前記コンデンサ
本体の外面に形成された外部導体により相互に接続して
なるものである。

【００１９】また、本発明の積層型薄膜コンデンサは、
電極層と誘電体層とを交互に積層してなるコンデンサ本
体を基板上に形成してなる積層型薄膜コンデンサであっ
て、前記電極層の基板側から数えて偶数番目の偶数電極
層同士を内部導体により相互に接続するとともに、前記
電極層の基板側から数えて奇数番目の奇数電極層に、前
記内部導体が非接触の状態で挿通する挿通孔を形成し、
かつ、前記奇数電極層同士を前記コンデンサ本体の外面
に形成された外部導体により相互に接続してなるもので
ある。

【００２０】

【作用】本発明の積層型薄膜コンデンサでは、電極層の
基板側から数えて奇数（偶数）番目の奇数（偶数）電極
層同士を内部導体により相互に接続するとともに、電極
層の基板側から数えて偶数（奇数）番目の偶数（奇数）
電極層に、内部導体が非接触の状態で挿通する挿通孔を
形成し、かつ、偶数（奇数）電極層同士をコンデンサ本
体の外面に形成された外部導体により相互に接続したの
で、ある平面においては、電流が中心（外周）から外周
（中心）方向に流れるため、相互インダクタンスによっ
て自己インダクタンスを打ち消す効果が生じると考えら
れ、全インダクタンスを大幅に減少させることができ
る。さらに、基板上に、奇数電極層および偶数電極層に
接続する端子電極をそれぞれ形成することにより、実装
が容易となる。

【００２１】

【発明の実施の形態】本発明の積層型薄膜コンデンサ
は、図１および図２に示すように、電極層１と誘電体層
２とを交互に積層してなるコンデンサ本体３を基板４上
に形成して構成されている。電極層１は、基板４側から
数えて奇数番目の奇数電極層１ａと、偶数番目の偶数電
極層１ｂにより構成されている。奇数電極層１ａは、最
上層のものを除いて、コンデンサ本体３の内部に埋設さ
れている。

【００２２】そして、奇数電極層１ａ同士は内部導体７
により相互に接続されている。また、偶数電極層１ｂに
は、内部導体７が非接触の状態で挿通する挿通孔８が形
成されており、偶数電極層１ｂ同士はコンデンサ本体３
の外面に形成された外部導体９により接続されている。
この外部導体９は、コンデンサ本体の外周を取り巻くよ
うに形成されている。偶数電極層１ｂ同士を外部導体９
により接続するため、奇数電極層１ａの外周部には、図
２に示すように、外部導体９の一部を構成する環状の導
体９ａが、奇数電極層１ａとは非接触の状態で形成され
ている。

【００２３】最下層の奇数電極１ａには、基板４上に形
成された端子電極１０が接続され、また、最下層の偶数
電極１ｂには、基板４上に形成された端子電極１１が、
導体１３を介して接続されている。

【００２４】尚、図２では、基板４、外部導体９、基板
側から数えて４層目および５層目の誘電体層、基板側か
ら数えて５層目および６層目の電極層は省略した。

【００２５】また、上記例では、奇数電極層１ａ同士を
内部導体７により相互に接続し、偶数電極層１ｂに、内
部導体７が非接触の状態で挿通する挿通孔８を形成し、
かつ偶数電極層１ｂ同士をコンデンサ本体３の外面に形
成された外部導体９により接続した例について説明した
が、本発明においては、偶数電極層同士を内部導体によ
り相互に接続し、奇数電極層に、内部導体が非接触の状
態で挿通する挿通孔を形成し、かつ奇数電極層同士をコ
ンデンサ本体の外面に形成された外部導体により接続し
ても良い。

【００２６】本発明で用いられる基板としては、アルミ
ナ、サファイア、ＭｇＯ単結晶、ＳｒＴｉＯ₃ 単結晶、
チタン被覆シリコン、または銅（Ｃｕ）、ニッケル（Ｎ
ｉ）、チタン（Ｔｉ）、スズ（Ｓｎ）、ステンレスステ
ィール（Ｆｅ）薄膜もしくは薄板が望ましい。特に、薄
膜との反応性が小さく、安価で硬度が大きく、かつ金属
薄膜の結晶性という点からアルミナ、サファイアが望ま
しく、高周波領域における低抵抗化の点で銅（Ｃｕ）薄
板または銅（Ｃｕ）薄膜が望ましい。

【００２７】また、本発明の電極層は、白金（Ｐｔ）、
金（Ａｕ）、パラジウム（Ｐｄ）薄膜、低抵抗のＣｕ薄
膜等があり、これらのうちでも白金（Ｐｔ）と金（Ａ
ｕ）薄膜が最適である。Ｐｔ、Ａｕは誘電体との反応性
が小さく、また酸化されにくい為、誘電体との界面に低
誘電率相が形成されにくい為である。

【００２８】さらに、誘電体層は、高周波領域において
高誘電率を有するものであれば良いが、その膜厚は１μ
ｍ以下が望ましい。また、誘電体層は、例えば、金属元
素としてＰｂ、Ｍｇ、Ｎｂを含むペロブスカイト型複合
酸化物結晶からなる誘電体薄膜であって、測定周波数３
００ＭＨｚ（室温）での比誘電率が１０００以上の誘電
体薄膜が望ましい。尚、本発明においてはＰｂ、Ｍｇ、
Ｎｂを含むペロブスカイト型複合酸化物結晶からなる誘
電体薄膜以外の、ＰＺＴ、ＰＬＺＴ、ＢａＴｉＯ₃ 、Ｓ
ｒＴｉＯ₃ 、Ｔａ₂ Ｏ₅ や、これらに他の金属を添加し
たり、置換した化合物であっても良く、特に限定される
ものではない。このような誘電体層は、ＰＶＤ法、ＣＶ
Ｄ法、ゾルゲル等の公知の方法により作製される。

【００２９】以上のように構成された薄膜コンデンサで
は、奇数電極層１ａ同士を内部導体７により相互に接続
するとともに、偶数電極層１ｂに、内部導体７が非接触
の状態で挿通する挿通孔８を形成し、偶数電極層１ｂ同
士をコンデンサ本体３の外面に形成された外部導体９に
より接続したので、ある平面上においては、電流が中心
（外周）から外周（中心）方向に流れると考えられ、相
互インダクタンスによって自己インダクタンスを打ち消
す効果が生じ、全インダクタンスを大幅に減少させるこ
とができる。

【００３０】さらに、基板４上に、奇数電極層１ａに接
続する端子電極１０、および偶数電極層１ｂに接続する
端子電極１１をそれぞれ形成したので実装が容易とな
る。

【００３１】

【実施例】

実施例１ 電極層及び誘電体層の形成は全て高周波マグネトロンス
パッタ法を用いた。スパッタ用ガスとしてプロセスチャ
ンバー内にＡｒガスを導入し、真空排気により圧力は
６．７Ｐａに維持した。プロセスチャンバー内には基板
ホルダーと３個のターゲットホルダーが設置され、３種
類のターゲット材料からのスパッタが可能である。スパ
ッタ時には成膜する材料種のターゲット位置に基板ホル
ダーを移動させ、基板−ターゲット間距離は６０ｍｍに
固定した。

【００３２】基板ホルダーとターゲット間には外部の高
周波電源により１３．５６ＭＨｚの高周波電圧を印可
し、ターゲット背面に設置された永久磁石により形成さ
れたマグネトロン磁界により、ターゲット近傍に高密度
のプラズマを生成させてターゲット表面のスパッタを行
った。高周波電圧の印可は３個のターゲットに独立に可
能であり、本実施例では基板に最近接のターゲットにの
み印可してプラズマを生成した。

【００３３】基板ホルダーはヒータによる加熱機構を有
しており、スパッタ成膜中の基板温度は一定となるよう
制御した。また、基板ホルダーに設置された基板のター
ゲット側には厚さ０．１ｍｍの金属マスクが設置されて
おり、成膜パターンに応じて必要なマスクが基板成膜面
にセットできる構造とした。

【００３４】先ず、厚さ０．２５ｍｍのアルミナ焼結体
基板上、図３（ａ）に示すマスクパターンで白金ターゲ
ットのスパッタにより第１白金電極層を形成し、続いて
ターゲットにＰｂ（Ｍｇ_1/3 Ｎｂ_2/3 ）Ｏ₃ 焼結体を用
い、図３（ｂ）に示すマスクパターンをセットし、基板
温度５３５℃、高周波電力２００Ｗの条件で第１誘電体
層を形成した。

【００３５】次に、図３（ｃ）に示すマスクパターンを
用いて第２電極層、図３（ｄ）に示すマスクパターンを
用いて第２誘電体層、図３（ｅ）に示すマスクパターン
を用いて第３電極層、図３（ｄ）に示すマスクパターン
を用いて第３誘電体層、図３（ｃ）に示すマスクパター
ンを用いて第４電極層、図３（ｄ）に示すマスクパター
ンを用いて第４誘電体層、図３（ｅ）に示すマスクパタ
ーンを用いて第５電極層、図３（ｄ）に示すマスクパタ
ーンを用いて第５誘電体層、図３（ｃ）に示すマスクパ
ターンを用いて第６電極層を作製した。

【００３６】この後、図３（ｆ）に示すマスクパターン
を用いて第６誘電体層を形成し、最後に、図３（ｇ）に
示すマスクパターンを用いて第７電極層を作製し、図１
に示したような積層型薄膜コンデンサを得た。尚、誘電
体層を挟んだ一対の電極層の面積は０．１６ｍｍ² であ
った。尚、図３における破線は、より理解し易くするた
めのものである。

【００３７】作製した積層薄膜コンデンサの１ＭＨｚか
ら１．８ＧＨｚでのインピーダンス特性を、インピーダ
ンスアナライザー（ヒュウレットパッカード社製ＨＰ４
２９１Ａ）を用いて測定した結果、容量成分は２１．２
ｎＦ、インダクタンス成分５０ｐＨの値を得た。また上
記測定後、積層型薄膜コンデンサを破断してＳＥＭ観察
を行ったところ、誘電体層の厚さは０．４μｍであっ
た。

【００３８】実施例２ 第３図に示すマスクパターンにおいて電極層、誘電体層
の形状を正方形から円形に変えた以外は、実施例１と同
様のパターンを用いて実施例１と同様の手法で積層型薄
膜コンデンサを作製した。誘電体層を挟んだ一対の電極
層の面積は０．１３ｍｍ² であった。同じ測定方法を用
いてインピーダンス特性を測定した結果、容量成分は１
７．３ｎＦ、インダクタンス成分４０ｐＨの値を得た。
また上記測定後、積層型薄膜コンデンサの断面をＳＥＭ
観察したところ、誘電体層の厚さは０．４μｍであっ
た。

【００３９】

【発明の効果】以上詳述した様に、本発明によれば、電
極層の基板側から数えて奇数（偶数）番目の奇数（偶
数）電極層同士を内部導体により相互に接続するととも
に、電極層の基板側から数えて偶数（奇数）番目の偶数
（奇数）電極層に、内部導体が非接触の状態で挿通する
挿通孔を形成し、かつ、偶数（奇数）電極層同士をコン
デンサ本体の外面に形成された外部導体により接続した
ので、電流が中心（外周）から外周（中心）方向に流れ
るため、相互インダクタンスによって自己インダクタン
スを打ち消す効果が生じ、全インダクタンスを大幅に減
少させることができる。

【００４０】さらに、基板上に、奇数電極層および偶数
電極層に接続する端子電極をそれぞれ形成することによ
り、実装が容易な大容量、低インダクタンス積層薄膜コ
ンデンサを提供することができる。

【図面の簡単な説明】

【図１】本発明の積層型薄膜コンデンサを示す断面図で
ある

【図２】本発明の積層型薄膜コンデンサの層構成を説明
する分解斜視図である。

【図３】本発明の積層型薄膜コンデンサを製造する時に
用いるマスクパターンを示す平面図である。

【符号の説明】

１、１ａ、１ｂ・・・電極層 ２・・・誘電体層 ３・・・コンデンサ本体 ４・・・基板 ７・・・内部導体 ８・・・挿通孔 ９、９ａ・・・外部導体 １０、１１・・・端子電極

Claims (2)

【特許請求の範囲】
1. 【請求項１】電極層と誘電体層とを交互に積層してなる
   コンデンサ本体を基板上に形成してなる積層型薄膜コン
   デンサであって、前記電極層の基板側から数えて奇数番
   目の奇数電極層同士を内部導体により相互に接続すると
   ともに、前記電極層の基板側から数えて偶数番目の偶数
   電極層に、前記内部導体が非接触の状態で挿通する挿通
   孔を形成し、かつ、前記偶数電極層同士を前記コンデン
   サ本体の外面に形成された外部導体により相互に接続し
   てなることを特徴とする積層型薄膜コンデンサ。
2. 【請求項２】電極層と誘電体層とを交互に積層してなる
   コンデンサ本体を基板上に形成してなる積層型薄膜コン
   デンサであって、前記電極層の基板側から数えて偶数番
   目の偶数電極層同士を内部導体により相互に接続すると
   ともに、前記電極層の基板側から数えて奇数番目の奇数
   電極層に、前記内部導体が非接触の状態で挿通する挿通
   孔を形成し、かつ、前記奇数電極層同士を前記コンデン
   サ本体の外面に形成された外部導体により相互に接続し
   てなることを特徴とする積層型薄膜コンデンサ。