WO2004017343A1 - コンデンサ装置及びその製造方法 - Google Patents

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WO2004017343A1
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electrode
capacitor
lower electrode
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Takeshi Shioga
John David Baniecki
Kazuaki Kurihara
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Fujitsu Limited
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    • Y10T29/49156—Manufacturing circuit on or in base with selective destruction of conductive paths

Definitions

  • the present invention relates to a capacitor device and a method of manufacturing the same, and more particularly, to a capacitor device having a capacitor including a lower electrode, a dielectric film, and an upper electrode, and a method of manufacturing the same.
  • a capacitor device having a thin film capacitor structure has been devised in which a technology capable of reducing the thickness of a dielectric film to, for example, about 100 nm or less has been introduced in order to increase the capacitance.
  • a thin film capacitor is manufactured based on a thin film process in which a metal film or an oxide is formed on a supporting substrate such as silicon. In this thin film process, the capacity of low inductance structure can be obtained because of the fine processing.
  • FIGS. 1A and 1B are cross-sectional views showing an example of a method for manufacturing a capacitor device having a thin film capacitor according to the related art.
  • a silicon substrate 100 is prepared, and then a silicon substrate 100 is formed on a silicon substrate 100 with a metal film.
  • a lower electrode 102 is formed.
  • a dielectric film 104a is formed, and then a metal film 106a for an upper electrode is formed on the dielectric film 104a.
  • predetermined portions of the upper electrode metal film 106 a and the dielectric film 104 a are etched to form a capacitor upper electrode 106 and a capacitor dielectric film 104.
  • the connecting portion 102 a of the lower electrode 102 is exposed.
  • a capacitor Q composed of the lower electrode 102, the capacitor ferroelectric film 104 and the upper electrode 106 is formed.
  • the first and second contact holes 110a and 110b are provided on the connection portion 106X of the upper electrode 106 and the connection portion 102a of the lower electrode 102, respectively.
  • An insulating film 110 is formed.
  • the protective insulating film 110 is made of, for example, a polyimide resin film having a thickness of about 3 m.
  • the first and second contact holes 110 a and 110 b are formed by exposing and developing a predetermined portion of the polyimide resin film. Is formed.
  • a barrier metal film 112a is formed on the protective insulating film 110 and in the first and second contact holes 110a and 110b.
  • the barrier metal film 112a is a laminated film, and is formed by being buried in the first and second contact holes 110a and 110b by sputtering and electrolytic plating.
  • the barrier metal film 112a is patterned by photoetching to form electrode pads 112 in the first and second contact holes 110a and 110b.
  • the electrode pad 112 is formed as a metal plug having a thickness of about 3 x m or more in the first and second contact holes 110a and 110b.
  • solder bumps are subjected to heat treatment (wet back) to make the riff openings uniform to obtain spherical solder bumps 116.
  • the solder bumps 1 16 are connected to the connection portion 106 X of the upper electrode 106 and the connection portion 102 a of the lower electrode 102 via the plug-shaped electrode pad 112 having a thickness of about 3 or more. Are formed in a state where they are electrically connected to each other.
  • the above-mentioned electrode pad 112 is referred to as an under bump metal (UBM).
  • UBM under bump metal
  • the solder in the solder bump 116 forms the capacitor Q thereunder. It has the function of preventing it from diffusing into the constituent films and reacting with them.
  • the first contact hole 110 a is formed on the upper electrode 106 in a portion where the lower electrode 102, the dielectric film 104 and the upper electrode 106 are stacked. Is formed, and the upper electrode 106 is electrically connected to the solder bump 1 16 via the electrode pad 112 (UBM) formed in the first contact hole 110a. I was
  • the above-mentioned electrode pad 112a (UBM) requires a relatively thick film thickness of about 3 am or more in order to prevent the diffusion of solder. Tensile stress is likely to occur immediately below the pad 1 1 2a. For this reason, there is a problem that separation easily occurs along the interface between the upper electrode 106a below the electrode pad 112a and the dielectric film 104a.
  • the upper electrode 106 below the polyimide resin film is used. Tensile stress occurs near a. For this reason, there is a problem that the adhesion between the upper electrode 106a and the dielectric film 104a is weakened, and peeling is likely to occur similarly along the interface. Disclosure of the invention
  • An object of the present invention is to provide a capacitor device having a structure in which solder bumps are respectively connected to an upper electrode and a lower electrode of a capacitor and capable of preventing peeling of a film constituting the capacitor and a method of manufacturing the same. is there.
  • the present invention relates to a capacitor device, comprising: a substrate; a lower electrode formed on or above the substrate; a dielectric film formed on the lower electrode; and a dielectric film formed on the dielectric film.
  • the lower electrode has a connection portion at a protruding portion protruding from the dielectric film in one direction, and the upper electrode protrudes from the dielectric film in a direction different from the one direction.
  • the part has a connection part. Then, an electrode pad for preventing solder diffusion is formed in a first contact hole formed in the insulating film on the connection portion of the upper electrode, and a solder bump is connected to this electrode pad. That is, the structure is such that the dielectric film and the lower electrode do not exist below the connection part to which the electrode pad of the upper electrode is connected.
  • the present invention also relates to a capacitor device, comprising: a substrate; a lower electrode for a capacitor formed on or above the substrate and having a solder diffusion preventing function; and a lower electrode for a capacitor formed on the lower electrode.
  • the upper electrode and the lower electrode function as a solder diffusion preventing film by increasing the film thickness of the upper electrode and the lower electrode instead of forming the electrode pad for preventing solder diffusion according to the above invention. ing.
  • the film when a Pt film is used as the upper electrode and the lower electrode, by setting the film thickness to about 400 nm or more, the film can function as a solder diffusion preventing film. Therefore, when the solder bumps are subjected to heat treatment (wet back) to be reflowed, the diffusion of the solder is blocked by the thick upper and lower electrodes, thereby preventing the diffusion of the solder into the inside of the capacitor.
  • the electrode pads can be omitted, it is not necessary to consider the peeling of the film constituting the capacitor due to the stress of the electrode pads.
  • the step of forming the thick-film electrode pad can be omitted, so that the manufacturing cost of the capacitor device can be reduced.
  • the present invention also relates to a capacitor device, comprising: a substrate; a lower electrode formed on or above the substrate; a dielectric film formed on the lower electrode; and a dielectric film formed on the dielectric film.
  • a wiring connected to the connection portion of the upper electrode is formed through the first contact hole. 2 It is formed to extend on the insulating film. That is, the upper electrode is re-wired on the first insulating film thereon by a wiring, and a connection portion electrically connected to the solder bump is provided at a position of the wiring avoiding the first contact hole.
  • a third contact hole is opened in the second insulating film on the connection part of the wiring. An electrode pad for preventing solder diffusion is formed in the third contact hole, and a solder bump is formed thereon.
  • connection portion of the upper electrode is extended by the wiring on the second insulating film thereon, and the connection portion electrically connected to the solder bump of the wiring is formed by the first insulation.
  • the first contact hole is provided on the film at a position avoiding the first contact hole. Then, an electrode pad is formed in a third contact hole formed on the connection portion of the wiring.
  • 1A to 1E show a conventional capacitor having a thin film capacitor.
  • FIG. 2 is a cross-sectional view (part 1) showing an example of a fabrication method
  • FIGS. 2A to 2D show the core having a thin film capacitor according to the prior art.
  • FIG. 2 is a cross-sectional view (part 2) illustrating an example of a fabrication method
  • 3A to 3E are cross-sectional views (No. 1) showing a method for manufacturing a core device according to the first embodiment of the present invention
  • 4A to 4C are cross-sectional views (part 2) illustrating the method for manufacturing the core device according to the first embodiment of the present invention
  • 5A to 5D are cross-sectional views illustrating a method for manufacturing a core device according to a second embodiment of the present invention.
  • 6A to 6F are cross-sectional views showing a method for manufacturing a core device according to a third embodiment of the present invention.
  • 7A to 7E are partial cross-sectional views (part 1) showing a method for manufacturing a co-device of the fourth embodiment of the present invention
  • 8A to 8C are partial cross-sectional views (part 2) illustrating the method for manufacturing the co-device of the fourth embodiment of the present invention
  • 9A to 9B are partial cross-sectional views (part 3) illustrating the method for manufacturing the capacitor device according to the fourth embodiment of the present invention
  • FIG. 10 is a plan view of FIG. 8B viewed from the plane side.
  • 3A to 3E and 4A to 4C are cross-sectional views illustrating a method for manufacturing the capacitor device according to the first embodiment of the present invention.
  • a silicon substrate 10 is prepared as an example of a substrate. Thereafter, a titanium oxide film (T i ⁇ 2 ) having a thickness of 20 nm and a platinum (Pt) film having a thickness of 100 nm are sequentially formed on the silicon substrate 10 or via a silicon oxide film or the like.
  • T i 0 2 film and P t film substrate temperature is formed by a sputtering method at approximately 500 ° C.
  • the 1: film and the 1:10 2 film are patterned by photoetching to form a lower electrode 12 for a capacitor.
  • P t film is etched by ion milling using argon gas
  • T i 0 2 film is etched by dry etching using argon gas or chlorine gas.
  • the lower electrode 12 may be a single-layer film or a laminated film selected from the group of Au film, Cu film, Pd film, Ru film, Ir film, Ru oxide film, Ir oxide film, and Pt oxide film.
  • a membrane may be used.
  • a ferroelectric film for a capacitor is formed on the silicon substrate 10 and the lower electrode 12.
  • Titanate strike opening Nchiumubariumu as the ferroelectric film in the present embodiment the (B a x S r X _ X T i 0 3, hereinafter referred to as B ST) illustrate a mode of forming a sol-gel method.
  • an alkoxide of a metal element constituting BST is prepared in an organic solvent so that a thin film has a desired composition to prepare a sol liquid.
  • water is added to the sol solution to hydrolyze it to cause polycondensation to form a polymer gel. like this
  • the obtained gel is applied on the structure shown in FIG. 3B by a spin coating method under conditions of 200 rpm and 30 seconds to form a coating film.
  • the coating film is dried in an atmosphere at a temperature of about 120 ° C., and then pre-baked (heat treatment) at 400 ° C. Then, a series of steps including the above-described application of the gel, drying and calcination are repeated twice. After that, main baking (heat treatment) is performed at about 700 ° C. to crystallize. As a result, a BST film having a thickness of 200 nm, a relative dielectric constant of 400, and a dielectric loss of 2% or less can be obtained.
  • the above heat treatment is preferably performed in an oxygen atmosphere to prevent oxygen deficiency, but may be performed in an air atmosphere or an inert gas atmosphere.
  • a resist film (not shown) pattern is formed on the SBT film by photolithography, and the BST film is formed by ion milling using Ar gas using this resist film as a mask. Is dry-etched to form a ferroelectric film 14 for capacitor. As a result, the connection portion 12a electrically connected to the solder bump of the lower electrode 12 is defined and exposed, and a part of the silicon substrate 10 on which the connection portion of the upper electrode is to be disposed later is exposed. .
  • P ZT, PL ZT , P LC S P ZT -based materials such as ZT, SrBi 2 Ta 2 0 9 , SrBi 2 (Ta, Nb) 2 0 9 like the Bi-layered structure compound material may be a strontium titanate (ST), or other metal oxide ferroelectric Yuden body. That is, strontium (Sr), barium (Ba), lead (Pb), zirconium (Zr), (bismuth) Bi, (tantalum) Ta, (titanium) Ti, (magnesium) Mg and (niobium) A metal oxide containing at least one selected from the group of Nb can be used.
  • the method of forming the ferroelectric film 14 includes, besides the sol-gel method, a sputtering method, a MOD Onetal organic deposition) method, an M ⁇ C VD (organic metal C VD) method, and the like.
  • the form in which the ferroelectric film 14 is formed by the sputtering method will be described in detail in the second embodiment.
  • a Pt film (second conductive film) having a film thickness of about 100 nm is formed on the structure shown in FIG. 3C by a sputtering method at a substrate temperature of about 350 ° C.
  • a resist film pattern (not shown) is formed by photolithography, and a Pt film (second conductive film) is formed by ion milling using an Ar ′ gas using this as a mask. Is dry-etched to form an upper electrode 16 for a capacitor.
  • connection portion 16 a electrically connected to the solder bump of the upper electrode 16 is formed at the portion where the ferroelectric film 14 is removed. Is defined on a silicon substrate 10. That is, the dielectric film 14 is not disposed below the connection portion 16a of the upper electrode 16.
  • the exposed surfaces of the upper electrode 16 and the lower electrode 12 are irradiated with Ar plasma to form fine irregularities on these surfaces.
  • adhesion with an insulating protective film to be formed later can be improved by a so-called anchor effect.
  • a silane coupling agent consisting of aminopropyltriethoxysilane (NH 2 (CH 2 ) 3 Si (OCH 2 ) 3 ) was spin-coated on the structure shown in FIG. 3D at 1500 rpm for 30 seconds.
  • the adhesive material layer is formed by heating at 90 ° C for 90 seconds.
  • a photosensitive polyimide resin having a film thickness of about 3 m or more is applied, and then a predetermined portion is exposed and developed, so that the first and second contact holes 18a, 1a are formed.
  • An insulating protective film 18 (insulating film) having 8b is formed.
  • the first contact hole 18a opens a connection portion 16a of the upper electrode 16, and the second contact hole 18b opens a connection portion 12a of the lower electrode 12.
  • the insulating protective film 18 is formed through fine irregularities formed on the surfaces of the upper electrode 16 and the lower electrode 12 which are the base, and an adhesive material layer made of a silane coupling agent. As a result, it is formed in a state where the adhesion to the upper electrode 16 and the lower electrode 12 is strong. Further, as the insulating protective film 18, it is preferable to use a polyimide resin having a thermal expansion coefficient of about 15 ppmZ ° C. or less to alleviate the stress applied to the underlying film.
  • the coefficient of thermal expansion of polyimide resin is about 40-50 ppm / ° C If it is relatively high, a tensile stress is generated with respect to the underlying film, so that peeling is likely to occur along the interface between the upper electrode 16 and the ferroelectric film 14.
  • the polyimide resin having a thermal expansion coefficient of about 15 ppm / ° C. or less for example, ZFPI (manufactured by Zeon Corporation), which is a fluorinated polyimide, can be used.
  • titanium (T i) having a thickness of 30 O nm is formed in the first and second contact holes 18a and 18b and on the insulating protective film 18 in order from the bottom.
  • a substrate temperature of about 150 ° C. is applied to the metal film 20 e including the film 20 a, the copper (Cu) film 20 nm having a thickness of 200 nm, and the Ni film 20 c having a thickness of 50 nm.
  • the film is formed by the sputtering method described above.
  • an Ni plating film 20 d having a thickness of about 4 m is formed on the metal film 20 e by electrolytic plating using the metal film 20 e as a power supply film.
  • the barrier metal film 20 x composed of the metal film 20 e and the Ni plating film 20 d is formed in a state of being embedded in the first and second contact holes 18 a and 18 b.
  • the barrier metal film 20X is not limited to the above example, and is formed of a single-layer film or a multilayer film selected from a group such as Cr, Ti, Cu, and Ni.
  • a resist film pattern (not shown) is formed by photolithography, and the barrier metal film 20X is wet-etched using the resist film pattern as a mask, thereby forming the first and second resist films.
  • An electrode pad 20 formed as a metal plug in the contact holes 18a and 18b is obtained.
  • This electrode pad 20 is called UBM (under bump metal), and when a solder bump connected to the electrode pad 20 is subjected to a heat treatment ( ⁇ back) in a later step, the solder is applied to the upper electrode. It has a function of preventing diffusion to the 16 and lower electrode 12 sides. In order to prevent the diffusion of solder, the electrode pad 20 is formed with a thickness of about 3 m or more.
  • a resist film (not shown) having an opening is formed on the electrode pad 20, and a solder bump made of, for example, Sn-3.5 wt% Ag is formed in the opening by electroless plating.
  • the solder bumps are heat-treated (wet back) and reflowed to obtain spherical solder bumps 22, as shown in FIG. 4C.
  • the electrode pad 20 has a thickness of about 3 m or more. Since it is formed, there is no danger that the molten solder will diffuse into the upper electrode 16 and the lower electrode 12.
  • solder bump 22 is electrically connected to the connection 16a of the upper electrode 16 and the connection 12a of the lower electrode 12 via the electrode pad 20 (UBM). You. Thus, the capacitor device 1 of the present embodiment is completed.
  • a lower electrode 12, a ferroelectric film 14, and an upper electrode 16 are formed on a silicon substrate 10 in order from the bottom.
  • the portion of the lower electrode 12 where the connecting portion 16a of the upper electrode 16 is arranged is removed by etching.
  • a portion where the connection portion 12a of the lower electrode 12 and a portion where the connection portion 16a of the upper electrode 16 are arranged is removed by etching.
  • the portion of the upper electrode 16 that becomes the connection portion 12a of the lower electrode 12 is removed by etching, and the connection portion 16a of the upper electrode 16 is disposed on the silicon substrate 10.
  • connection portion 16a of the upper electrode 16 is electrically connected to the solder bump 22 via the electrode pad 20.
  • connection portion 12a of the lower electrode 12 is electrically connected to the solder bump 22 via the electrode pad 20.
  • connection portion 12 a is provided in the extended portion protruding outward in one direction from the dielectric film 14, and in the upper electrode 16, the connection portion 12 a is provided from the dielectric film 14.
  • the connecting portion 16a is provided on the extending portion (protruding portion) protruding outside in a direction different from that of the connecting portion 16a. That is, the lower part of the connection part 16a of the upper electrode 16 to which the solder bump 22 is connected via the electrode pad 20 has a structure in which the dielectric film 14 and the lower electrode 12 do not exist. I have. .
  • the film is formed under the solder bump 22. Even when the electrode pad 20X having a thickness of about 3 m is formed, the film constituting the capacity Q does not peel off. Therefore, the reliability of the capacitor device 1 having the structure in which the solder bump 22 is connected to the capacitor Q can be improved. Furthermore, the use of a polyimide resin having a coefficient of thermal expansion of 15 ppmZ ° C or less as the insulating protective film 18 alleviates the stress on the underlying film. Separation at the interface between the body film 14 and the lower electrode 12 or the upper electrode 12 is prevented.
  • FIGS. 5A to 5D are cross-sectional views illustrating a method for manufacturing the capacitor device according to the second embodiment of the present invention.
  • the second embodiment is different from the first embodiment in that a ferroelectric film is formed by a sputtering method instead of a sol-gel method, and therefore detailed description of the same steps as in the first embodiment is omitted.
  • the substrate temperature is 40 0 ° C sputtering
  • the lower electrodes 12 for the capacity are formed by patterning these films.
  • a BST film is formed on the lower electrode 12 and the silicon substrate 10 by a sputtering method.
  • B ST film as an example of a sputtering evening conditions, substrate temperature: 600 ° C, A r gas flow: 80 sc cm, 0 2: 10 sc cm, pressure: 30 mT orr, high frequency power applied: 500 W, film formation time : Perform under 20 minutes.
  • a BST film having a thickness of 100 nm, a relative dielectric constant of 500, and a dielectric loss of 2% is formed.
  • the BST film is patterned by the same method as in the first embodiment to form a ferroelectric film for capacitor 14X.
  • an Au film having a thickness of about 100 nm is formed on the lower electrode 12 and the silicon substrate 10 by a sputtering method at a substrate temperature of about 400.
  • the Au film is etched by ion milling using Ar gas to form an upper electrode 16 X for a capacitor.
  • a capacity Q having a structure similar to that of the first embodiment is obtained.
  • a protective insulating film 18, an electrode pad 20 (UBM), and a solder bump 22 are formed in the same manner as in the first embodiment based on the steps shown in FIGS. 3E to 4C. I do.
  • a capacitor device having the same function as that of the first embodiment is completed.
  • the capacitor device according to the second embodiment also has the same effects as the first embodiment.
  • FIGS. 6A to 6F are cross-sectional views illustrating a method for manufacturing the capacitor device according to the third embodiment.
  • the difference between the third embodiment and the first embodiment is that the thickness of the upper electrode and the lower electrode is increased to provide a solder diffusion preventing function, and that the diffusion of the solder can be prevented even if the electrode pad (UBM) is omitted. That's what we did.
  • UBM electrode pad
  • a Pt film having a thickness of 400 nm (first solder diffusion) is formed on a silicon substrate 10. After forming an anti-conductive film by sputtering, the Pt film is patterned by photoetching to form a lower electrode 12 for capacity.
  • a BST film is formed on the lower electrode 12 and the silicon substrate 10 by the same method as in the second embodiment, and then the capacitor is patterned by photoetching the BST film.
  • a ferroelectric film 14 X is formed.
  • a Pt film second solder diffusion preventing conductive film
  • An upper electrode 16 for a capacitor is formed.
  • the capacitor Q composed of the lower electrode 12, the capacitor ferroelectric film 14X, and the upper electrode 16 is formed in the same positional relationship as in the first embodiment.
  • connection portion 16a of the upper electrode 16 and the connection portion 1 of the lower electrode 12 are formed on the structure of FIG. 6D in the same manner as in the first embodiment.
  • An insulating protective film 18 made of a polyimide resin having first and second contact holes 18a and 18b is formed on 2a.
  • the step of forming the electrode pads 20 in the first embodiment is omitted, and the first and second contact holes 18a and 18b are formed by electroless plating using the insulating protective film 18 as a mask.
  • solder bumps To form solder bumps. Note that a resist film having an opening may be formed on the first and second contact holes 18a and 18b, and a solder bump may be formed by electroless plating using the resist film as a mask.
  • solder bumps are heat treated (wet back) and reflowed. Accordingly, as shown in FIG. 6F, the solder bumps 22 directly connected to the connection portion 16a of the upper electrode 16 and the connection portion 12a of the lower electrode 12 are formed.
  • the capacitor device 1a according to the third embodiment is manufactured.
  • the film thickness of the upper electrode 16 and the lower electrode 12 is increased to about 400 nm or more.
  • they have a solder diffusion preventing function. Therefore, when the solder bump is heat-treated (wet back) and reflowed, the diffusion of the solder is blocked by the thick upper electrode 16 and the lower electrode 12 (Pt film), and the solder on the capacitor Q side is blocked. Is prevented from spreading.
  • the electrode pad 20X of the first embodiment can be omitted, it is not necessary to consider the peeling of the film forming the capacitor Q due to the stress of the electrode pad 20.
  • the step of forming 20X can be omitted, a plurality of sputtering steps and a step of attaching a thick film can be omitted, and the manufacturing cost of the capacitor device 1a can be reduced.
  • the electrode pads should be formed as in the first embodiment. It may be.
  • the electrode pads are embedded in the openings 18 a and 18 b of the protective insulating film 18. It is not necessary to form the electrode pad as thick as possible, and the thickness of the electrode pad can be reduced to, for example, 1 xm or less. As described above, even when the electrode pads are formed, the throughput of the plating process and the wet etching process can be improved, and there is a great advantage in manufacturing. In addition, since the thickness of the electrode pad can be reduced, the stress on the underlying film is reduced.
  • 7A to 7E, 8A to 8C, and 9A to 9B are cross-sectional views illustrating a method for manufacturing the capacitor device according to the fourth embodiment of the present invention.
  • the difference between the fourth embodiment and the first embodiment is that the wiring connected to the connection portion of the upper electrode is redistributed over the insulating film on the upper electrode via a contact hole to extend the wiring.
  • solder bumps are formed on the contact holes on the connection parts via electrode pads. Detailed description of the same steps as those in the first and second embodiments will be omitted.
  • a silicon substrate 10 is prepared, and a T nm film having a thickness of 20 nm is formed on the silicon substrate 10.
  • a Pt film having i 0 2 and a thickness of 100 nm is sequentially formed by a sputtering method at a substrate temperature of 400 ° C. to form a lower electrode 12 for a capacitor.
  • a BST film is formed on the lower electrode 12 by a sputtering method to form a ferroelectric film 14a.
  • a ferroelectric film 1 4 a of sputtering evening conditions substrate temperature: 3 5 0 ° C, A r gas flow rate: 3 0 sccm, 0 2: 4 sccm, pressure: 1 O mT orr, high frequency power applied : 200 W, Deposition time: 30 minutes.
  • a ferroelectric film 14a having a thickness of 100 nm, a relative dielectric constant of 150, and a dielectric loss of 1% is formed.
  • a Pt film having a thickness of 100 nm was formed on the ferroelectric film 14 a by a sputtering method at a substrate temperature of 400 ° C., and an upper electrode was formed.
  • a metal film 16 y is formed.
  • a resist film pattern (not shown) is formed by photolithography so as to form an electrode structure for the capacitor, and ion etching using Ar gas using the resist film as a mask is performed.
  • Predetermined portions of the upper electrode metal film 16a and the ferroelectric film 14a are etched by milling. Thereby, the ferroelectric film 14 for the capacitor and the upper electrode 16 for the capacitor are formed.
  • the surface of the exposed portion of the upper electrode 16 and the lower electrode 12 is irradiated with Ar plasma to form fine irregularities in the same manner as in the first embodiment.
  • connection portion 16a of the upper electrode 16 and the lower electrode 1 are formed.
  • a chromium (Cr) film having a thickness of 80 nm and a thickness of 500 nm are formed on the first insulating protective film 18 and in the first and second contact holes 18a and 18b. Is sequentially formed by a sputtering method to form a conductive film for wiring.
  • FIG. 8B is a plan view of FIG. 8B when this step is completed.
  • a first contact hole 18a is formed on the connection portion 16a of the upper electrode 16 and a connection portion 12a on the lower electrode 12 is formed.
  • a second contact hole 18b is formed.
  • the wiring 24 extends from the first contact hole 18 a on the connection portion 16 a of the upper electrode 16 in one direction on the protective insulating film 18. Then, a connection portion 24a electrically connected to the solder bump is defined in the extension portion of the wiring 24 at a position avoiding the first contact hole 18a.
  • the third and fourth contact holes 26 a are formed on the wiring 24 and the first insulating protective film 18 by the same method as the method for forming the first insulating protective film 18.
  • 26b second insulating film having the second insulating protective film 26b.
  • the second insulating protective film 26 is made of a polyimide resin having a thickness of about 3 m or more.
  • the third contact hole 26a opens a joint 24a of the wiring 24 extending on the first insulating protective film 18.
  • the fourth contact hole 26 b is formed so as to be connected to the second contact hole 18 b of the first insulating protective film 18, whereby the connection portion 12 a of the lower electrode 12 is opened. 5 contact holes 2 6 X
  • a Ti film / Cu film / Ni film is formed on the second insulating protective film 26 and in the third and fifth contact holes 26a and 26x in the same manner as in the first embodiment.
  • a Ni plating film is formed by electroless plating. Subsequently, as shown in FIG. 9A, these metal films are etched to form electrode pads 20 y (UM B).
  • a solder bump is formed on the electrode pad 20y by electroless plating in the same manner as in the first embodiment, and heat treatment (wet back) is performed to reflow the solder bump.
  • a spherical solder bump 22 is formed. This allows The connection portion 16a of the upper electrode 16 is electrically connected to the solder bump 22 via the wiring 24 and the electrode pad 20y. The connection portion 12a of the lower electrode 12 is electrically connected to the solder bump 22 via the electrode pad 20y.
  • the capacitor device 1b according to the fourth embodiment is obtained.
  • the first contact hole 18a is formed on the connection portion 16a of the upper electrode 16, and the first contact hole 18a is formed in the first contact hole 18a.
  • the wiring 24 extends in one direction of the first insulating protective film 18 on the upper electrode 16. That is, the upper electrode 16 is re-wired by the wiring 24 on the first insulating protective film 18 thereon, and the solder bump 22 is located at a position avoiding the first contact hole 18 a in the wiring 24.
  • a connection part 24a to be electrically connected is provided.
  • a third contact hole 26a is opened in the second insulating protective film 26 on the connection portion 24a of the wiring 24, and an electrode pad is provided in the third contact hole 26a. 20 y is formed, and solder bumps 22 are formed thereon. In this way, the connection portion 16a of the upper electrode 16 is electrically connected to the solder bump 22 via the wiring 24 and the electrode pad 20y.
  • the electrode pad 20 y is not formed in the first contact hole 18 a on the connection portion 16 a of the upper electrode 16, and the first insulating protection film It is formed in the third contact hole 26 a on the wiring 24 on 18.
  • the tensile stress generated from the electrode pad 20 y is applied to the first insulating protective film 18 under the electrode pad 20 y, so that, for example, the ferroelectric film 1 Even if a laminated structure of the upper electrode 16 and the lower electrode 16 or the lower electrode 12 exists, peeling of the film constituting the capacity Q is prevented.
  • the first insulating protective film 18 is formed on the upper electrode 16 having an uneven surface, and the first insulating protective film 18 is formed on the upper electrode 16 with a silica. Since the first insulating protective film 18 is formed via the adhesive material layer made of the coupling agent, the first insulating protective film 18 is formed in a state where the adhesiveness to the upper electrode 16 is strong. For this reason, even if the stress of the electrode pad 20 y is applied to the first insulating protective film 18, there is no possibility that peeling will occur along the interface between the first insulating protective film 18 and the upper electrode 16.
  • the ferroelectric film 1 is formed below the first contact hole 18a. 4 and the upper electrode 16 or the lower electrode are laminated, the upper electrode of the capacitor Q is provided under the first contact hole 18a as in the first embodiment.
  • a form in which only 16 exists may be used.

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Abstract

コンデンサ装置は、基板（１０）の上に形成された下部電極（１２）と誘電体膜（１４）と上部電極（１６）とにより構成されるキャパシタＱと、キャパシタＱを覆う絶縁膜（１８）と、上部電極（１６）の接続部（１６ａ）上の絶縁膜（１８）に形成された第１コンタクトホール（１８ａ）と、第１コンタクトホール（１８ａ）内に形成されたはんだ拡散防止用の電極パッド（２０）と、電極パッド（２０）に電気的に接続されたはんだバンプ（２２）とを有し、上部電極（１６）は誘電体膜（１４）からはみ出したはみ出し部（１６ａ）を備え、はみ出し部（１６ａ）上で第１コンタクトホール（１８ａ）と接続することを含む。

Description

明 細 書 コンデンサ装置及びその製造方法 技術分野
本発明はコンデンサ装置及びその製造方法に係り、 より詳しくは、 下部電極、 誘電体膜及び上部電極とにより構成されるキャパシタを有するコンデンサ装置及 びその製造方法に関する。 背景技術
近年、 マイクロプロセッサをはじめとするデジタル L S Iなどの半導体装置で は、演算速度の高速化及び低消費電力化による電源電圧の低減が進められている。 このような L S Iでは、 そのインピーダンスが急激に変動したときなどに L S I の動作電源電圧が不安定になりやすい。 この電源電圧を安定させ、 かつ高周波ノ ィズを低減させるため、 L S Iの電源電圧ラインとグランドラインとの間にデカ ップリングコンデンサが設けられている。
特に、 高速動作デジタル L S Iではさらなる高周波 （G H z ) 領域での安定し た動作が要求されていることからデカップリングコンデンサの高周波追随性など の性能向上が望まれている。 このため、 キャパシ夕容量を増大させるために誘電 体膜の厚さを例えば 1 0 0 n m程度以下に薄くできる技術を導入した薄膜キャパ シタ構造を有するコンデンサ装置が考案されている。 このような薄膜キャパシタ はシリコンなどの支持基板上に金属膜や酸化物などを成膜する薄膜プロセスに基 づいて製造される。 この薄膜プロセスでは、 微細加工が可能なため低インダクタ ンス構造のキャパシ夕が得られる。
図 1 A〜 l E及び図 2 A〜 2 Dは従来技術に係る薄膜キャパシ夕を有するコ ンデンサ装置の製造方法の一例を示す断面図である。 従来のコンデンサ装置の製 造方法では、 まず、 図 1 A及び図 1 Bに示すように、 シリコン基板 1 0 0を用意 した後、 このシリコン基板 1 0 0上に金属膜からなるキャパシ夕用の下部電極 1 0 2を形成する。 その後、 図 1 C及び図 1 Dに示すように、 下部電極 1 0 2上に 誘電体膜 104 aを成膜し、 続いて誘電体膜 104 a上に上部電極用金属膜 10 6 aを成膜する。
次いで、 図 1 Eに示すように、 上部電極用金属膜 1 06 a及び誘電体膜 1 04 aの所定部をエッチングすることにより、 キャパシタ用の上部電極 106及びキ ャパシタ用誘電体膜 104を形成すると共に、 下部電極 1 02の接続部 1 0 2 a を露出させる。 これにより、 下部電極 102、 キャパシタ用強誘電体膜 1 04及 び上部電極 1 06により構成されるキャパシタ Qが形成される。
続いて、 図 2 Aに示すように、 上部電極 1 06の接続部 106 X及び下部電極 1 02の接続部 102 aの上にそれぞれ第 1、 第 2コンタクトホール 1 10 a， 1 10 b有する保護絶縁膜 1 1 0を形成する。 この保護絶縁膜 1 10は例えば膜 厚が 3 m程度のポリイミド樹脂膜からなり、 ポリイミド樹脂膜の所定部を露 光 ·現像することにより第 1、 第 2コンタクトホール 1 1 0 a， 1 10 bが形成 される。
次いで、 図 2 Bに示すように、 保護絶縁膜 1 10上及び第 1、 第 2コンタクト ホール 1 10 a， 1 10 b内にバリア金属膜 1 12 aを形成する。 このバリア金 属膜 1 12 aは積層膜からなり、 スパッタ法と電解めつきとにより第 1、 第 2コ ンタクトホール 1 10 a， 1 10 b内に埋め込まれて形成される。
続いて、 図 2 Cに示すように、 フォトエッチングによりバリア金属膜 1 1 2 a をパ夕一ニングすることにより第 1、 第 2コンタクトホール 1 10 a, 1 1 0 b 内に電極パッド 1 12を残す。 この電極パッド 1 1 2は第 1、 第 2コンタクトホ —ル 1 10 a, 1 10 b内に厚みが 3 x m程度以上の金属プラグとして形成され る。
続いて、電極パッド 1 1 2上に開口部を有するレジスト膜（不図示）を形成し、 無電解めつきによりその開口部にはんだバンプを形成した後、 レジスト膜を除去 する。 その後、 図 2Dに示すように、 はんだバンプを熱処理 （ウエットバック） することによりリフ口一させて球状のはんだバンプ 1 16を得る。
このようにして、 はんだバンプ 1 1 6は、 膜厚が 3 程度以上のプラグ状の 電極パッド 1 12を介して上部電極 1 06の接続部 1 06 X及び下部電極 1 02 の接続部 1 02 aにそれぞれ電気的に接続された状態で形成される。 上記した電極パッド 1 1 2は、 アンダーバンプメタル （U B M) と称されるも のであって、 上記した熱処理 （ウエットバック） 工程で、 はんだバンプ 1 1 6中 のはんだがその下側のキャパシタ Qを構成する膜などに拡散してそれらと反応す ることを防止する機能を有する。
以上のように、 従来技術では、 下部電極 1 0 2 , 誘電体膜 1 0 4及び上部電極 1 0 6とが積層された部分の該上部電極 1 0 6上に第 1コンタクトホール 1 1 0 aが形成され、 上部電極 1 0 6が第 1コンタクトホール 1 1 0 a内に形成された 電極パッド 1 1 2 (U B M) を介してはんだバンプ 1 1 6に電気的に接続されて いる構造となっていた。
上記した電極パッド 1 1 2 a (U B M) では、 はんだの拡散を防止するために は 3 ； a m程度以上の比較的厚い膜厚を必要とするので、 電極パッド 1 1 2 aの影 響により電極パッド 1 1 2 a直下で引張り応力（Tensile stress)が発生しやすい。 このため、 電極パッド 1 1 2 aの下方の上部電極 1 0 6 aと誘電体膜 1 0 4 aと の界面などに沿って剥離が発生しやすいという問題がある。
さらには、保護絶縁膜 1 1 0としては、一般的に熱膨張係数が比較的大きい（4 0〜 5 0 p p m/°C)ポリイミド樹脂膜が使用されるので、その下方の上部電極 1 0 6 aの近傍に引張り応力が発生する。 このため、 上部電極 1 0 6 aと誘電体膜 1 0 4 aとの密着性が弱くなつてその界面に沿って同様に剥離が発生しやすいと いう問題がある。 発明の開示
本発明の目的は、 キャパシ夕の上部電極及び下部電極にそれぞれはんだバンプ が接続された構造を有するコンデンサ装置において、 キャパシタを構成する膜の 剥離を防止できるコンデンサ装置及びその製造方法を提供することである。
本発明はコンデンサ装置に係り、 基板と、 前記基板の上又は上方に形成された 下部電極と、 前記下部電極の上に形成された誘電体膜と、 前記誘電体膜の上に形 成された上部電極とにより構成されるキャパシ夕と、 前記キャパシ夕を覆う絶縁 膜と、 前記上部電極の接続部の上の前記絶縁膜に形成された第 1コンタクトホー ルと、 前記第 1コンタクトホール内に形成されたはんだ拡散防止用の電極パッド と、 前記電極パッドに電気的に接続されたはんだバンプとを有し、 前記上部電極 は前記誘電体膜からはみ出したはみ出し部を備え、 前記はみ出し部上で前記第 1 コンタクトホ一ルと接続することを特徴とする。
前述したように、 密着性が比較的弱い誘電体膜と上部電極又は下部電極とが積 層された構造上にはんだ拡散防止用の電極パッドが形成される場合、 電極パッド の応力により誘電体膜と電極との界面に沿って剥離が発生しやすい。 本願発明者 は、 この問題を鋭意検討した結果、 はんだ拡散防止用の電極パッドの下方に誘電 体膜と電極との界面が存在しないキャパシタ構造を見出した。
本発明の一つの好適な態様では、 下部電極は誘電体膜から一方向にはみ出した はみ出し部に接続部を有し、 かつ上部電極は誘電体膜から前記一方向と異なる方 向にはみ出したはみ出し部に接続部を有する。 そして、 上部電極の接続部上の絶 縁膜に形成された第 1コンタクトホ一ル内にはんだ拡散防止用の電極パッドが形 成され、 この電極パッドにはんだバンプが接続されている。 つまり、 上部電極の 電極パッドが接続される接続部の下方には誘電体膜及び下部電極が存在しない構 造となっている。
このため、 電極パッドの影響でその下方の膜に引っ張り応力が発生するとして も、 その領域には上部電極が単層で存在するだけであって、 密着性が低い誘電体 膜と上部電極又は下部電極との界面を有する構造が存在しない。 従って、 はんだ の拡散を防止するために例えば 3 m程度以上の厚膜の電極パッドをはんだバン プの下に設けてもキャパシ夕を構成する膜の界面での剥離が発生しなくなる。 こ れにより、 キャパシ夕の上部電極及び下部電極に電極パッドを介してはんだバン プが接続された構造を有するコンデンサ装置の信頼性を向上させることができる。 また、 本発明はコンデンサ装置に係り、 基板と、 前記基板の上又は上方に形成 され、 はんだ拡散防止機能を備えたキャパシ夕用の下部電極と、 前記下部電極の 上に形成されたキャパシタ用の誘電体膜と、 前記誘電体膜の上に形成され、 はん だ拡散防止機能を備えたキャパシタ用の上部電極と、 前記キャパシタを覆う絶縁 膜と、 前記上部電極及び前記下部電極の接続部の上の前記絶縁膜にそれぞれ形成 されたコンタクトホールと、 前記コンタクトホール内に形成されたはんだバンプ とを有することを特徴とする。 本発明では、 上記した発明のはんだ拡散防止用の電極パッドを形成する代わり に、 上部電極及び下部電極の膜厚を厚くすることにより、 上部電極及び下部電極 がはんだ拡散防止膜として機能するようにしている。 例えば、 上部電極及び下部 電極として P t膜を用いる場合、 膜厚を 4 0 0 n m程度以上とすることによりは んだ拡散防止膜として機能させることができる。 このため、 はんだバンプを熱処 理 （ウエットバック） してリフローさせる際に、 はんだの拡散が膜厚の厚い上部 電極及び下部電極によりブロックされてキャパシ夕内部へのはんだの拡散が防止 される。
さらに、 本発明では、 電極パッドを省略できるようにしたので、 電極パッドの 応力によるキャパシタを構成する膜の剥離を考慮する必要がなくなる。 また、 本 発明のコンデンサ装置を製造する観点からは、 厚膜の電極パッドを形成する工程 を省略することができるので、 コンデンサ装置の製造コストを低減することがで きる。
また、 本発明はコンデンサ装置に係り、 基板と、 前記基板の上又は上方に形成 された下部電極と、 前記下部電極の上に形成された誘電体膜と、 前記誘電体膜の 上に形成された上部電極とにより構成されるキャパシ夕と、 前記キャパシ夕を覆 う第 1絶縁膜と、 前記上部電極の接続部上の前記第 1絶縁膜に形成された第 1コ ンタク卜ホールと、 前記上部電極の接続部に接続されると共に、 前記第 1コン夕 クトホール内から前記第 1絶縁膜の上に延在する配線と、 前記配線を覆う第 2絶 縁膜と、 前記配線の第 1コンタクトホールを避けた位置に設けられた接続部の上 の前記第 2絶縁膜に形成された第 3コンタクトホールと、 前記第 3コンタクトホ ール内に形成されたはんだ拡散防止用の電極パッドと、 前記電極パッドに電気的 に接続されたはんだバンプとを有することを特徴とする。
' 本発明では、 上部電極の接続部上の第 1コンタクトホールに電極パッドを形成 するのではなく、 上部電極の接続部に接続された配線を、 第 1コンタクトホール を介して上部電極上の第 2絶縁膜上に延在して形成する。 すなわち、 上部電極は 配線によりその上の第 1絶縁膜上に再配線されて、 この配線における第 1コンタ クトホールを避けた位置にはんだバンプと電気的に接続される接続部が設けられ ている。 そして、 配線の接続部上の第 2絶縁膜には第 3コンタクトホールが開口 されていて、 この第 3コンタクトホールにはんだ拡散防止用の電極パッドが形成 され、 その上にはんだバンプが形成されている。
このように、 本発明では、 上部電極の接続部をその上の第 2絶縁膜上に配線に より延在させ、 この配線のはんだバンプと電気的に接続される接続部を、 第 1絶 縁膜上における第 1コンタクトホールを避けた位置に設けるようにしている。 そ して、 この配線の接続部上に形成された第 3コンタクトホール内に電極パッドが 形成されている。
従って、 たとえ電極パッドの下方に強誘電体膜と上部電極又は下部電極との積 層構造が存在しても、 電極パッドから発生する引張り応力はその直下の第 1絶縁 膜にかかるようになるため、 キャパシ夕を構成する膜にかかる応力が緩和されて その剥離が防止される。 図面の簡単な説明
図 1 A〜図 1 Eは従来技術に係る薄膜キャパシタを有するコ
造方法の一例を示す断面図 （その 1 ) であり ；
図 2 A〜図 2 Dは従来技術に係る薄膜キャパシタを有するコ
造方法の一例を示す断面図 （その 2 ) であり ；
図 3 A〜図 3 Eは本発明の第 1実施形態に係るコ 装置の製造方法を示 す断面図 （その 1 ) であり ；
図 4 A〜図 4 Cは本発明の第 1実施形態に係るコ 装置の製造方法を示 す断面図 （その 2 ) であり ；
図 5 A〜図 5 Dは本発明の第 2実施形態に係るコ 装置の製造方法を示 す断面図であり ；
図 6 A〜図 6 Fは本発明の第 3実施形態に係るコ 装置の製造方法を示 す断面図であり ；
図 7 A〜図 7 Eは本発明の第 4実施形態のコ 装置の製造方法を示す部 分断面図 （その 1 ) であり ；
図 8 A〜図 8 Cは本発明の第 4実施形態のコ 装置の製造方法を示す 部分断面図 （その 2 ) であり ； 図 9 A〜図 9 Bは本発明の第 4実施形態のコンデンサ装置の製造方法を示す部 分断面図 （その 3 ) であり ；そして
図 10は図 8 Bを平面側からみた平面図である。 発明を実施するための最良の形態
以下、 本発明の実施の形態について、 添付の図面を参照して説明する。
(第 1の実施の形態）
図 3 A〜図 3 E及び図 4 A〜図 4 Cは、 本発明の第 1実施形態に係るコンデン サ装置の製造方法を示す断面図である。
本発明の第 1実施形態に係るコンデンサ装置の製造方法は、 図 3 Aに示すよう に、 まず、 基板の一例としてシリコン基板 1 0を用意する。 その後、 シリコン基 板 10上又はシリコン酸化膜などを介して膜厚が 20 nmのチタン酸化膜 （T i 〇2)及び膜厚が 100 nmの白金（P t)膜を順次成膜して第 1導電膜とする。 このとき、 T i 02膜及び P t膜は基板温度が 500°C程度のスパッタ法により 成膜される。
続いて、 図 3 Bに示すように、 1:膜及び1： 102膜 （第 1導電膜） をフォト エッチングによりパターニングしてキャパシタ用の下部電極 12を形成する。 こ のとき、 P t膜はアルゴンガスを用いたイオンミリングによりエッチングされ、 T i 02膜はアルゴンガス又は塩素系ガスなどを用いたドライエッチングにより エッチングされる。 なお、 下部電極 1 2として、 Au膜、 Cu膜、 P d膜、 Ru 膜、 I r膜， Ru酸化膜、 I r酸化膜及び P t酸化膜などの群から選択される単 層膜又は積層膜を使用してもよい。
続いて、 シリコン基板 1 0及び下部電極 1 2上にキャパシ夕用の強誘電体膜を 形成する。本実施形態では強誘電体膜としてチタン酸スト口ンチウムバリゥム（B axS r X_XT i 03, 以下 B STという） をゾル ·ゲル法により形成する形態を 例示する。
すなわち、 まず、 B STを構成する金属元素のアルコキシドを有機溶媒に薄膜 が所望の組成になるように調合してゾル液を作成する。 次いで、 このゾル液に水 を加え加水分解して縮重合を起こさせてポリマー状のゲルを作成する。 このよう にして得られたゲルを 20 0 0 r pm、 3 0秒の条件下のスピンコート法により 図 3 Bの構造体の上に塗布して塗布膜を成膜する。
続いて、 塗布膜中の溶媒を蒸発させるため、 1 2 0°C程度の温度雰囲気で塗布 膜を乾燥した後、 40 0°Cで仮焼成 （熱処理） を行う。 そして、 上記したゲルの 塗布、 乾燥及び仮焼成からなる一連の工程を 2回繰り返す。 その後、 7 0 0°C程 度で本焼成 （熱処理） を行うことにより結晶化させる。 これにより、 膜厚が 2 0 0 nm、 比誘電率が 400、 誘電損失が 2 %以下の B S T膜が得られる。 上記し た熱処理は酸素の欠損を防ぐために酸素雰囲気で行うことが好ましいが、 大気雰 囲気や不活性ガス雰囲気などで行ってもよい。
次いで、 図 3 Cに示すように、 フォトリソグラフィにより SBT膜上にレジス ト膜 （不図示） のパターンを形成し、 このレジスト膜をマスクにして A rガスを 用いたイオンミリング法により B ST膜をドライエッチングすることによりキヤ パシタ用強誘電体膜 14とする。 これにより下部電極 1 2のはんだバンプに電気 的に接続される接続部 1 2 aが画定されて露出すると共に、 後で上部電極の接続 部が配置されるシリコン基板 1 0の一部が露出する。
なお、 強誘電体膜 14の材料としては、 B STの他に、 P ZT、 PL ZT、 P LC S ZTのような P ZT系材料、 SrBi2Ta209、 SrBi2 (Ta,Nb) 209 等の Bi層状 構造化合物材料、 チタン酸ストロンチウム （ST) 又はその他の金属酸化物強誘 電体などであってもよい。 つまり、 ストロンチウム （S r)、 バリウム （B a)、 鉛（P b)、 ジルコニウム（Z r)、 （ビスマス） B i、 (タンタル） Ta、 (チタン) T i、 （マグネシウム） Mg及び（ニオブ） Nbの群から選択される少なくとも 1 つを含む金属酸化物を使用することができる。 また、 強誘電体膜 14の形成方法 は、 ゾル ·ゲル法の他に、 スパッタ法、 MOD Onetal organic deposition)法、 又は M〇C VD (有機金属 C VD)法などがある。 なお、 強誘電体膜 14をスパッ 夕法で形成する形態については、 第 2実施形態で詳しく説明する。
続いて、 図 3 Cの構造体の上に基板温度が 3 50°C程度のスパッタ法により膜 厚が 1 0 0 nm程度の P t膜 （第 2導電膜） を成膜する。 その後、 図 3 Dに示す ように、 フォトリソグラフィによりレジスト膜パターン (不図示) を形成し、 こ れをマスクにした A r'ガスを用いたイオンミリング法により P t膜（第 2導電膜） をドライエッチングすることにより、 キャパシタ用の上部電極 1 6を形成する。 このとき、 下部電極 12の接続部 1 2 aが再度露出すると同時に、 上部電極 1 6 のはんだバンプに電気的に接続される接続部 1 6 aが、 強誘電体膜 14が除去さ れた部分のシリコン基板 10上に画定される。 つまり、 上部電極 16の接続部 1 6 aの下側には誘電体膜 14が配置されないようになる。
以上により、 図 3Dに示すように、 下部電極 1 2、 キャパシ夕用誘電体膜 14 及び上部電極 16により構成されるキャパシ夕 Qが得られる。
なお、 上部電極 16として、下部電極 12と同様に、 Au膜、 Cu膜、 P d膜、 RU膜、 I r膜， Ru酸化膜、 I r酸化膜及び P t酸化膜などの群から選択され る単層膜又は積層膜を使用してもよい。
次いで、 上部電極 16及び下部電極 12の露出面に A rプラズマを照射してこ れらの表面に微細な凹凸を形成する。 上部電極 1 6及び下部電極 12の表面に微 細な凹凸を形成することにより、 いわゆるアンカー効果により後で形成する絶縁 保護膜との密着性を向上させることができる。
次いで、 図 3Dの構造体の上にアミノプロピルトリエトキシシラン （NH2 (C H2) 3 S i (OCH2) 3) からなるシランカップリング剤を 1 500 r p m、 3 0秒の条件下のスピンコート法により塗布した後、 90°C、 90秒の条件で加熱 することにより密着材層を形成する。 続いて、 図 3 Eに示すように、 膜厚が 3 m程度以上の感光性ポリイミド樹脂を塗布した後、 所定部を露光 ·現像すること により、 第 1及び第 2コンタクトホール 1 8 a, 1 8 bを有する絶縁保護膜 1 8 (絶縁膜） を形成する。 第 1コンタクトホール 18 aは上部電極 16の接続部 1 6 aを開口し、 また第 2コンタクトホール 1 8 bは下部電極 12の接続部 1 2 a を開口する。
このとき、 絶縁保護膜 18は、 下地である上部電極 16及び下部電極 1 2の表 面に微細な凹凸が形成されていること、 及びシランカップリング剤からなる密着 材層を介して形成されることから上部電極 1 6及び下部電極 12に対して密着性 が強い状態で形成される。 また、 絶縁保護膜 1 8としては、 下地膜に与える応力 を緩和させるため熱膨張係数が 1 5 p pmZ°C程度以下のボリイミド樹脂を使用 することが好ましい。 ポリイミド樹脂の熱膨張係数が 40〜50 p pm/°C程度 と比較的高い場合、 下地膜に対して引っ張り応力が発生するため、 上部電極 16 と強誘電体膜 14の界面などに沿って剥離が発生しやすくなる。 熱膨張係数が 1 5 p pm/°C程度以下のポリイミド樹脂としては、 例えば、 フッ化ポリイミドで ある Z FP I (日本ゼオン社製） を使用することができる。
次いで、 図 4Aに示すように、 第 1、 第 2コンタクトホール 1 8 a， 1 8 b内 及び絶縁保護膜 1 8上に、 下から順に、 膜厚が 3 0 O nmのチタン （T i ) 膜 2 0 a、 膜厚が 200 nmの銅 （C u) 膜 2 0 b及び膜厚が 50 nmの N i膜 20 cから構成される金属膜 2 0 eを基板温度が 1 50°C程度のスパッタ法により成 膜する。
続いて、 金属膜 2 0 eをめつき給電膜に利用した電解めつきにより、 金属膜 2 0 e上に膜厚が 4 m程度の N iめっき膜 2 0 dを成膜する。 これにより、 金属 膜 20 eと N iめっき膜 2 0 dにより構成されるバリア金属膜 20 xが第 1、 第 2コンタクトホール 1 8 a, 1 8 b内に埋め込まれた状態で形成される。 なお、 このバリア金属膜 2 0 Xは、上記した例に限定されるものではなく、 C r、 T i、 Cu及び N iなどの群から選択される単層膜又は積層膜で形成される。
続いて、 図 4 Bに示すように、 フォトリソグラフィによりレジスト膜パターン (不図示） を形成し、 このレジスト膜パターンをマスクにしてバリア金属膜 2 0 Xをウエットエッチングすることにより、 第 1、 第 2コンタクトホール 1 8 a， 1 8 b内に金属プラグとして形成された電極パッド 20が得られる。 この電極パ ッド 2 0は、 UBM (アンダーバンプメタル） と称されるものであって、 後工程 で電極パッド 2 0に接続されるはんだバンプが熱処理 （ゥエツトバック） される 際にはんだが上部電極 1 6及び下部電極 1 2側に拡散することを防止する機能を 有する。 はんだの拡散を防止するために、 電極パッド 20は 3 m程度以上の膜 厚で形成される。
次いで、 電極パッド 20上に開口部を有するレジスト膜 （不図示） を形成し、 無電解めつきによりこの開口部内に例えば S n— 3. 5wt%Agからなるはんだバ ンプを形成する。 続いて、 レジスト膜を除去した後、 図 4 Cに示すように、 はん だバンプを熱処理 （ウエットバック） してリフローさせることにより球状のはん だバンプ 2 2が得られる。 このとき、 電極パッド 2 0は 3 m程度以上の膜厚で 形成されているため、 溶融したはんだが上部電極 1 6及び下部電極 1 2に拡散す る恐れがなくなる。
このようにして、 はんだバンプ 2 2は、 電極パッド 2 0 (U B M) を介して上 部電極 1 6の接続部 1 6 a及び下部電極 1 2の接続部 1 2 aに電気的にそれぞれ 接続される。 以上により本実施形態のコンデンサ装置 1が完成する。
本実施形態のコンデンサ装置 1では、 シリコン基板 1 0上に下から順に下部電 極 1 2、 強誘電体膜 1 4及び上部電極 1 6が形成されている。 下部電極 1 2は上 部電極 1 6の接続部 1 6 aが配置される部分がエッチングされて除去されている。 また、 強誘電体膜 1 4は下部電極 1 2の接続部 1 2 aになる部分、 及び上部電極 1 6の接続部 1 6 aが配置される部分がエッチングされて除去されている。 また 上部電極 1 6は下部電極 1 2の接続部 1 2 aになる部分がエッチングされて除去 されており、 上部電極 1 6の接続部 1 6 aはシリコン基板 1 0上に配置されてい る。
そして、 上部電極 1 6の接続部 1 6 aは電極パッド 2 0を介してはんだバンプ 2 2に電気的に接続されている。 また同様に、 下部電極 1 2の接続部 1 2 aは電 極パッド 2 0を介してはんだバンプ 2 2に電気的に接続されている。
このように、 下部電極 1 2では誘電体膜 1 4から一方向の外側にはみ出した延 在部に接続部 1 2 aが設けられ、 また上部電極 1 6では誘電体膜 1 4から該一方 向とは異なる方向の外側にはみ出した延在部 （はみ出し部） に接続部 1 6 aが設 けられている。 つまり、 はんだバンプ 2 2が電極パッド 2 0を介して接続される 上部電極 1 6の接続部 1 6 aの下側は、 誘電体膜 1 4及び下部電極 1 2が存在し ない構造となっている。 .
このため、 電極パッド 2 0の影響でその下側の膜に引っ張り応力が発生すると しても、 その領域には上部電極 1 6が単層で存在するだけであって、 密着性が弱 い強誘電体膜 1 4と下部電極 1 2又は上部電極 1 2との界面を有する構造は存在 しない。 従って、 はんだの拡散を防止するために 3 程度以上の膜厚の電極パ ッド 2 0をはんだバンプ 2 0の下に設けても従来技術と違ってキャパシ夕 Qを構 成する膜の界面での剥離が発生しなくなる。
このように、 本実施形態のコンデンサ装置 1では、 はんだバンプ 2 2の下に膜 厚が 3 m程度の電極パッド 20 Xを形成してもキャパシ夕 Qを構成する膜の剥 離が発生しない構造となっている。 従って、 キャパシタ Qにはんだバンプ 22が 接続された構造を有するコンデンサ装置 1の信頼性を向上させることができる。 さらに、 絶縁保護膜 18としてその熱膨張係数が 15 p pmZ°C以下のポリイ ミド樹脂を使用することにより下地膜に対する応力が緩和されるため、 絶縁保護 膜 18の応力によって密着性が弱い強誘電体膜 14と下部電極 1 2又は上部電極 12との界面で剥離することが防止される。
(第 2の実施の形態）
図 5 A〜図 5 Dは本発明の第 2実施形態に係るコンデンサ装置の製造方法を示 す断面図である。第 2実施形態が第 1実施形態と異なる点は、強誘電体膜をゾルゲル法ではなくスパッタ法により形成することにあるので、 第 1実施形態と同一 工程についてはその詳しい説明を省略する。
まず、 図 5 A及び図 5 Bに示すように、 第 1実施形態と同様な方法により、 シ リコン基板 1 0上に T i 02膜及び P t層を基板温度が 40 0°Cのスパッタ法に より順次成膜した後、 これらの膜をパターニングすることによりキャパシ夕用の 下部電極 12を形成する。
続いて、 下部電極 12及びシリコン基板 1 0上に B S T膜をスパッ夕法により 成膜する。 B ST膜をスパッ夕条件の一例としては、 基板温度： 600°C、 A r ガス流量： 80 s c cm、 02 ： 10 s c cm、 圧力： 30 mT o r r、 高周波 印加電力： 500W、 成膜時間： 20分の条件下で行う。 これにより、 膜厚が 1 00 nm、 比誘電率が 500、 誘電損失が 2 %の B S T膜が形成される。
次いで、 図 5 Cに示すように、 第 1実施形態と同様な方法により B ST膜をパ ターニングしてキャパシタ用強誘電体膜 14 Xとする。 続いて、 基板温度が 40 0 程度のスパッ夕法により下部電極 1 2及びシリコン基板 1 0上に膜厚が 10 0 nm程度の Au膜を成膜する。 その後、 図 5 Dに示すように、 A rガスを用い たイオンミリングにより Au膜をエッチングしてキャパシタ用の上部電極 1 6 X を形成する。これにより、第 1実施形態と同様な構造のキャパシ夕 Qが得られる。 次いで、 第 1実施形態と同様な方法により、 図 3 E〜図 4 Cに示す工程に基づ いて、 保護絶縁膜 18、 電極パッド 20 (UBM) 及びはんだバンプ 22を形成 する。以上により第 1実施形態と同様な機能を有するコンデンサ装置が完成する。 第 2実施形態のコンデンサ装置においても、第 1実施形態と同様な効果を奏する。
(第 3の実施の形態）
図 6 A〜図 6 Fは第 3実施形態に係るコンデンサ装置の製造方法を示す断面図 である。 第 3実施形態が第 1実施形態と異なる点は、 上部電極及び下部電極の膜 厚を厚くすることによりはんだ拡散防止機能をもたせ、 電極パッド （U B M) を 省略してもはんだの拡散を防止できるようにしたことである。
第 3実施形態に係るコンデンサ装置の製造方法では、 まず、 図 6 A及び図 6 B に示すように、 シリコン基板 1 0上に膜厚が 4 0 0 n mの P t膜 （第 1のはんだ 拡散防止導電膜） をスパッタ法により成膜した後、 フォトエッチングにより P t 膜をパターニングしてキャパシ夕用の下部電極 1 2を形成する。
その後、 図 6 Cに示すように、 第 2実施形態と同様な方法により、 下部電極 1 2及びシリコン基板 1 0上に B S T膜を成膜した後、 フォトエッチングにより B S T膜をパターニングすることによりキャパシタ用強誘電体膜 1 4 Xを形成する。 次いで、 図 6 Dに示すように、 膜厚が 4 0 0 n m程度の P t膜 （第 2のはんだ 拡散防止導電膜） をスパッタ法により成膜し、 フォトエッチングにより P t膜を パターエングしてキャパシタ用の上部電極 1 6を形成する。 これにより下部電極 1 2、 キャパシタ用強誘電体膜 1 4 X及び上部電極 1 6により構成されるキャパ シタ Qが第 1実施形態と同様な位置関係で形成される。
次いで、 図 6 Eに示すように、 第 1実施形態と同様な方法により、 図 6 Dの構 造体の上に、 上部電極 1 6の接続部 1 6 a及び下部電極 1 2の接続部 1 2 a上に 第 1及び第 2コンタクトホール 1 8 a， 1 8 bを有するポリイミド樹脂からなる 絶縁保護膜 1 8を形成する。
続いて、 第 1実施形態での電極パッド 2 0の形成工程を省略し、 絶縁保護膜 1 8をマスクにした無電解めつきにより、 第 1及び第 2コンタクトホール 1 8 a , 1 8 b内にはんだバンプを形成する。 なお、 第 1及び第 2コンタクトホール 1 8 a , 1 8 b上に開口部を有するレジスト膜を形成し、 このレジスト膜をマスクに した無電解めつきによりはんだバンプを形成してもよい。
その後、 はんだバンプを熱処理 （ウエットバック） してリフローさせることに より、 図 6 Fに示すように、 上部電極 1 6の接続部 1 6 a及び下部電極 1 2の接 続部 1 2 aにそれぞれ直接接続されたはんだバンプ 2 2が形成される。
以上により、 第 3実施形態に係るコンデンサ装置 1 aが製造される。 第 3実施 形態のコンデンサ装置 1 aでは、 第 1実施形態で使用した電極パッドを省略する 代わりに、 上部電極 1 6及び下部電極 1 2の膜厚を 4 0 0 n m程度以上と厚くす ることによりこれらにはんだ拡散防止機能をもたせている。 このため、 はんだバ ンプを熱処理 （ウエットバック） してリフローさせる際に、 はんだの拡散が厚膜 の上部電極 1 6及び下部電極 1 2 ( P t膜） によりブロックされてキャパシタ Q 側へのはんだの拡散が防止される。
また、 第 3実施形態では、 第 1実施形態の電極パッド 2 0 Xを省略できるよう にしたので、 電極パッド 2 0の応力によるキャパシタ Qを構成する膜の剥離を考 慮する必要がなくなる。
また、 第 3実施形態のコンデンサ装置 1 aを製造する観点からは、 電極パッド
2 0 Xを形成する工程を省略することができるので、 複数のスパッ夕工程や厚膜 のめつき工程を省略することができ、 コンデンサ装置 1 aの製造コストを低減す ることができる。
なお、 第 3実施形態において、 上部電極 1 6及び下部電極を厚膜としてもはん だの拡散を完全に防止できない場合が想定されるときには、 第 1実施形態のよう に電極パッドを形成するようにしてもよい。 この場合、 上部電極 1 6及び下部電 極 1 2がはんだの拡散を概ね防止できる膜厚で形成されているため、 電極パッド を保護絶縁膜 1 8の開口部 1 8 a , 1 8 bに埋め込む程度に厚く形成する必要は なく、 電極パッドの膜厚を例えば 1 x m以下と薄くすることができる。 このよう に、 たとえ電極パッドを形成する形態としても、 めっき工程やウエットエツチン グ工程のスループットを向上させることができ、 製造上のメリットが大きい。 し かも、 電極パッドの膜厚を薄くすることができるため下地膜に対する応力が緩和 される。
(第 4の実施の形態）
図 7 A〜図 7 E、 図 8 A〜図 8 C及び図 9 A〜図 9 Bは本発明の第 4実施形態 のコンデンサ装置の製造方法を示す断面図、 図 1 0は図 8 Bを平面側からみた平 面図である。 第 4実施形態が第 1実施形態と異なる点は、 上部電極の接続部に接 続される配線をコンタクトホールを介して上部電極上の絶縁膜上に再配線して延 在させ、 この配線の接続部上のコンタクトホール上に電極パッドを介してはんだ バンプを形成するようにしたことにある。 第 1及び第 2実施形態と同様な工程に ついては、 その詳しい説明を省略する。
第 4実施形態のコンデンサ装置の製造方法では、 まず、 図 7 A及び図 7 Bに示 すように、 シリコン基板 1 0を用意し、 このシリコン基板 1 0上に膜厚が 2 0 n mの T i 0 2及び膜厚が 1 0 0 n mの P t膜を基板温度が 4 0 0 °Cのスパッタ法 により順次成膜してキャパシタ用の下部電極 1 2とする。
その後、 図 7 Cに示すように、 下部電極 1 2上にスパッタ法により B S T膜を 成膜して強誘電体膜 1 4 aを形成する。 強誘電体膜 1 4 aのスパッ夕条件の一例 としては、 基板温度： 3 5 0 °C、 A rガス流量： 3 0 s c c m、 0 2 ： 4 s c c m、 圧力： 1 O mT o r r、 高周波印加電力： 2 0 0 W、 成膜時間： 3 0分の条 件下で行う。 これにより、膜厚が 1 0 0 n m、比誘電率が 1 5 0、誘電損失が 1 % の強誘電体膜 1 4 aが形成される。
次いで、 図 7 Dに示すように、 強誘電体膜 1 4 a上に基板温度が 4 0 0 °Cのス パッタ法により膜厚が 1 0 0 n mの P t膜を成膜して上部電極用金属膜 1 6 yを 形成する。
続いて、 図 7 Eに示すように、 フォトリソグラフィによりキャパシタ用の電極 構造が形成されるようにレジスト膜パターン （不図示） を形成し、 このレジスト 膜をマスクにした A rガスを用いたイオンミリングにより上部電極用金属膜 1 6 a及び強誘電体膜 1 4 aの所定部をエッチングする。 これにより、 キャパシタ用 強誘電体膜 1 4及びキャパシタ用の上部電極 1 6が形成される。 続いて、 第 1実 施形態と同様な方法により、 上部電極 1 6及び下部電極 1 2の露出部の表面に A rプラズマを照射して微細な凹凸を形成する。
次いで、 図 8 Aに示すように、 第 1実施形態と同様な方法で、 シランカツプリ ング剤を塗布して密着材層を形成した後に、 上部電極 1 6の接続部 1 6 a及び下 部電極 1 2の接続部 1 2 aに第 1、 第 2コンタクトホール 1 8 a， 1 8 bをそれ ぞれ有するポリイミド樹脂からなる第 1絶縁保護膜 1 8 (第 1絶縁膜） を形成す る。
次いで、 第 1絶縁保護膜 1 8上及び第 1、 第 2コンタクトホ一ル 1 8 a， 1 8 b内に膜厚が 8 0 n mのクロム （C r ) 膜及び膜厚が 5 0 0 n mの銅 （C u ) 膜 をスパッタ法により順次成膜して配線用導電膜とする。
続いて、 図 8 Bに示すように、 ウエットエッチングにより配線用導電膜をパタ —ニングすることにより配線 2 4を形成する。 この工程が終了した時点で図 8 B を平面からみた様子を説明する。 図 1 0及び図 8 Bに示すように、 上部電極 1 6 の接続部 1 6 a上には第 1コンタクトホール 1 8 aが形成され、 また下部電極 1 2上の接続部 1 2 aには第 2コンタクトホール 1 8 bが形成されている。 配線 2 4は上部電極 1 6の接続部 1 6 a上の第 1コンタクトホール 1 8 aから保護絶縁 膜 1 8上の一方向に延在して形成される。 そして、 配線 2 4の第 1コンタクトホ —ル 1 8 aを避けた位置の延在部にはんだバンプに電気的に接続される接続部 2 4 aが画定される。
次いで、 図 8 Cに示すように、 第 1絶縁保護膜 1 8の形成方法と同様な方法に より、 配線 2 4及び第 1絶縁保護膜 1 8上に第 3及び第 4コンタクトホール 2 6 a， 2 6 bを有する第 2絶縁保護膜 2 6 (第 2絶縁膜） を形成する。 第 2絶縁保 護膜 2 6は膜厚が 3 m程度以上のポリイミド樹脂からなる。 第 3コンタクトホ —ル 2 6 aは第 1絶縁保護膜 1 8上に延在する配線 2 4の接合部 2 4 aを開口す る。 また第 4コンタクトホール 2 6 bは第 1絶縁保護膜 1 8の第 2コンタクトホ ール 1 8 b上に繋がって形成され、 これにより下部電極 1 2の接続部 1 2 aを開 口する第 5コンタクトホール 2 6 Xとなる。
その後、第 1実施形態と同様な方法により、第 2絶縁保護膜 2 6上、及び第 3、 第 5コンタクトホール 2 6 a , 2 6 x内に T i膜/ C u膜/ N i膜をスパッタ法 により順次成膜した後、 無電解めつきにより N iめっき膜を成膜する。 続いて、 図 9 Aに示すように、 これらの金属膜をエッチングすることにより電極パッド 2 0 y (UM B ) を形成する。
次いで、 図 9 Bに示すように、 第 1実施形態と同様な方法により、 電極パッド 2 0 y上に無電解めつきによりはんだバンプを形成し、熱処理. (ウエットバック） してリフローさせることにより球状のはんだバンプ 2 2を形成する。これにより、 上部電極 1 6の接続部 1 6 aは配線 2 4及び電極パッド 2 0 yを介してはんだバ ンプ 2 2に電気的に接続される。 また下部電極 1 2の接続部 1 2 aは電極パッド 2 0 yを介してはんだバンプ 2 2に電気的に接続される。
以上により、 第 4実施形態のコンデンサ装置 1 bが得られる。
第 4実施形態のコンデンサ装置 1 bでは、 上部電極 1 6の接続部 1 6 a上に第 1コンタクトホ一ル 1 8 aが形成されていて、 この第 1コンタクトホール 1 8 a 内に形成された配線 2 4が上部電極 1 6上の第 1絶縁保護膜 1 8の一方向に延在 している。 すなわち、 上部電極 1 6はその上の第 1絶縁保護膜 1 8上に配線 2 4 により再配線されて、 配線 2 4における第 1コンタクトホール 1 8 aを避けた位 置にはんだバンプ 2 2と電気的に接続される接続部 2 4 aが設けられている。 そ して、 配線 2 4の接続部 2 4 a上の第 2絶縁保護膜 2 6には第 3コンタクトホー ル 2 6 aが開口されていて、 この第 3コンタクトホール 2 6 a内に電極パッド 2 0 yが形成され、その上にはんだバンプ 2 2が形成されている。このようにして、 上部電極 1 6の接続部 1 6 aは、 配線 2 4、 電極パッド 2 0 yを介してはんだバ ンプ 2 2に電気的に接続されている。
以上のように、 第 4実施形態では、 電極パッド 2 0 yは、 上部電極 1 6の接続 部 1 6 a上の第 1コンタクトホール 1 8 aには形成されておらず、 第 1絶縁保護 膜 1 8上の配線 2 4上の第 3コンタクトホール 2 6 a内に形成されている。
このようにすることにより、 電極パッド 2 0 yから発生する引張り応力はその 下の第 1絶縁保護膜 1 8にかかるようになるため、 たとえ電極パッド 2 0 yの下 方に強誘電体膜 1 4と上部電極 1 6又は下部電極 1 2との積層構造が存在すると しても、 キャパシ夕 Qを構成する膜の剥離が防止される。
なお、 第 1絶縁保護膜 1 8は、 第 1実施形態で説明したように、 表面に凹凸が 形成された状態の上部電極 1 6上に形成されること、 及び上部電極 1 6上にシラ ンカップリング剤からなる密着材層を介して形成されることから、 第 1絶縁保護 膜 1 8は上部電極 1 6に対して密着性が強い状態で形成される。 このため、 電極 パッド 2 0 yの応力が第 1絶縁保護膜 1 8にかかっても第 1絶縁保護膜 1 8と上 部電極 1 6との界面に沿って剥離が発生する恐れはない。
また、 第 4実施形態では、 第 1コンタクトホール 1 8 aの下方に強誘電体膜 1 4と上部電極 1 6又は下部電極とが積層された構造が存在する形態を例示したが、 第 1実施形態と同様に、 第 1コンタクトホール 1 8 aの下にはキャパシタ Qのう ち上部電極 1 6のみが存在する形態としてもよい。 第 4実施形態では、 キャパシ 夕 Qを構成する膜の剥離がその配置構造に影響されないようにしたので、 電極パ ッド 2 0 yの下方にはいかなる配置構造のキャパシ夕 Qが存在してもそれらの膜 の剥離を防止することができる。

Claims

請 求 の 範 囲
1 . 基板と、
前記基板の上又は上方に形成された下部電極と、 前記下部電極の上に形成され た誘電体膜と、 前記誘電体膜の上に形成された上部電極とにより構成されるキヤ 前記キャパシタを覆う絶縁膜と、
前記上部電極の接続部の上の前記絶縁膜に形成された第 1コンタクトホールと、 前記第 1コンタクトホール内に形成されたはんだ拡散防止用の電極パッドと、 前記電極パッドに電気的に接続されたはんだバンプとを有し、
前記上部電極は前記誘電体膜からはみ出したはみ出し部を備え、 前記はみ出し 部上で前記第 1コンタクトホールと接続することを特徴とするコンデンサ装置。
2 . 基板と、
前記基板の上又は上方に形成された下部電極と、 前記下部電極の上に形成され た誘電体膜と、 前記誘電体膜の上に形成された上部電極とにより構成されるキヤ パシタと、
前記キャパシタを覆う絶縁膜と、
前記上部電極の接続部の上の前記絶縁膜に形成された第 1コンタクトホールと、 前記第 1コンタクトホール内に形成されたはんだ拡散防止用の電極パッドと、 前記電極パッドに電気的に接続されたはんだバンプとを有し、
前記電極パッドの下方には前記誘電体膜が配置されていないことを特徴とする コンデンサ装置。
3 . 基板と、
前記基板の上又は上方に形成され、 はんだ拡散防止機能を備えたキャパシ夕用 の下部電極と、
前記下部電極の上に形成されたキャパシタ用の誘電体膜と、
前記誘電体膜の上に形成され、 はんだ拡散防止機能を備えたキャパシ夕用の上 部電極と、
前記キャパシタを覆う絶縁膜と、
前記上部電極及び前記下部電極の接続部の上の前記絶縁膜にそれぞれ形成され たコンタク 1、ホールと、
前記コンタクトホール内に形成されたはんだバンプとを有することを特徴とす るコンデンサ装置。
4 . 基板と、
前記基板の上又は上方に形成された下部電極と、 前記下部電極の上に形成され た誘電体膜と、 前記誘電体膜の上に形成された上部電極とにより構成されるキヤ 前記キャパシ夕を覆う第 1絶縁膜と、
前記上部電極の接続部上の前記第 1絶縁膜に形成された第 1コンタクトホール と、
前記上部電極の接続部に接続されると共に、 前記第 1コンタクトホール内から 前記第 1絶緣膜の上に延在する配線と、
前記配線を覆う第 2絶縁膜と、
前記配線の第 1コンタクトホールを避けた位置に設けられた接続部の上の前記 第 2絶縁膜に形成された第 3コンタクトホールと、
前記第 3コンタクトホール内に形成されたはんだ拡散防止用の電極パッドと、 前記電極パッドに電気的に接続されたはんだバンプとを有することを特徴とす
5 . 前記はんだ拡散防止用の電極パッドは、 チタン （T i )、 銅 （C u )、 及び ニッケル （N i〉 の群から選択される単層膜又は積層膜であって、 膜厚が 3 /z m 以上であることを特徴とする請求項 1に記載のコンデンサ装置。 '
6 . 前記下部電極の接続部上の前記絶縁膜に形成された第 2コンタクトホール と、
前記第 2コンタクトホール内に形成されたはんだ拡散防止用の電極パッドと、 前記電極パッドに電気的に接続されたはんだバンプとをさらに有することを特 徵とする請求項 1に記載のコンデンサ装置。
7 . 前記下部電極は前記誘電体膜から一方向にはみ出したはみ出し部に前記接 続部を有し、 かつ前記上部電極は前記誘電体膜から前記一方向と異なる方向には み出したはみ出し部に前記接続部を有するこ-とを特徴とする請求項 1に記載のコ
8.前記はんだ拡散防止機能を備えたキャパシタ用の上部電極及び下部電極は、 白金 （P t) からなり、 膜厚が 400 nm以上であることを特徴とする請求項 3 に記載のコンデンサ装置。
9. 前記下部電極及び上部電極は白金 （P t) からなり、 かつ前記第 1絶縁膜 は熱膨張係数が 1 5 p pmZ°C以下のポリイミド樹脂からなることを特徴とする 請求項 1に記載のコンデンサ装置。
10. 前記上部電極と前記第 1絶縁膜と間にはシランカップリング剤からなる 密着材層が形成されていることを特徴とする請求項 1に記載のコンデンサ装置。
1 1. 前記上部電極の前記絶縁膜側の面には凹凸が形成されていることを特徴 とする請求項 1に記載のコンデンサ装置。
1 2. 前記誘電体膜は、ストロンチウム（S r)、 バリウム （B a)、鉛（P b)、 ジルコニウム (Z r)、 (ビスマス) B i、 (タンタル) T a、 （チタン） T i、 （マ グネシゥム） Mg及び （ニオブ） Nbの群から選択される少なくとも 1つを含む 金属酸化物からなることを特徴とする請求項 1に記載のコンデンサ装置。
1 3. 前記上部電極又は前記下部電極は、 金 （Au) 膜、 銅 （Cu) 膜、 鉛 （P d) 膜、 ルテニウム （Ru) 膜、 イリジウム （I r) 膜， ルテニウム （Ru) 酸 化膜、 イリジウム （I r) 酸化膜及び白金 （P t) 酸化膜の群から選択される単 層膜又は積層膜からなることを特徴とする請求項 1に記載のコンデンサ装置。
14. 基板の上又は上方に第 1導電膜を形成する工程と、
前記第 1導電膜をパターニングすることにより、 キャパシタ用の上部電極の接 続部が配置される部分が除去され、 所定の接続部が画定されたキャパシタ用の下 部電極を形成する工程と、
前記下部電極を覆う誘電体膜を形成する工程と、
前記誘電体膜をパターニングすることにより、 前記上部電極の接続部が配置さ れる部分と前記下部電極の接続部とを露出させるキャパシタ用誘電体膜を形成す る工程と，
前記キャパシタ用誘電体膜を覆う第 2導電膜を形成する工程と、
前記第 2導電膜をパターニングすることにより、 前記下部電極の接続部を露出 すると共に、 前記下部電極が除去された部分に接続部を有する前記キャパシ夕用 の上部電極を形成する工程と、
前記上部電極の上に、 前記上部電極の接続部及び前記下部電極の接続部の上に 第 1及び第 2コンタクトホールをそれぞれ有する絶縁膜を形成する工程と、 前記第 1及び第 2コンタクトホール内にはんだ拡散防止用の電極パッドをそれ ぞれ形成する工程と、
前記電極パッドに電気的に接続されるはんだバンプを形成する工程とを有す ることを特徴とするコンデンサ装置の製造方法。
1 5 . 基板の上又は上方に下部電極となる第 1のはんだ拡散防止導電膜を形成 する工程と、
前記第 1のはんだ拡散防止導電膜をパターエングすることにより、 キャパシタ 用の上部電極の接続部が配置される部分が除去され、 所定の接続部が画定された キャパシタ用の前記下部電極を形成する工程と、
前記下部電極を覆う誘電体膜を形成する工程と、
前記誘電体膜をパターニングすることにより、 前記上部電極の接続部が配置さ れる部分と前記下部電極の接続部とを露出させるキャパシタ用誘電体膜を形成す る工程と、
前記キャパシタ用誘電体膜を覆う、 上部電極となる第 2のはんだ拡散防止導電 膜を形成する工程と、
前記第 2のはんだ拡散防止導電膜をパターニングすることにより、 前記下部電 極の接続部を露出すると共に、 前記下部電極が除去された部分に接続部を有する 前記キャパシタ用の前記上部電極を形成する工程と、
前記上部電極の上に、 前記上部電極の接続部及び前記下部電極の接続部の上に 第 1及び第 2コンタクトホールをそれぞれ有する絶縁膜を形成する工程と、 前記第 1及び第 2コンタクトホールを介して前記上部電極の接続部及び前記下 部電極の接続部にそれぞれ電気的に接続されるはんだバンプを形成する工程とを 有することを特徴とするコンデンサ装置の製造方法。
1 6 . 前記第 1及びは第 2のはんだ拡散防止導電膜は、 膜厚が 4 0 0 n m以上 の白金 （P t ) 膜からなることを特徴とする請求項 1 5に記載のコンデンサ装置 の製造方法。
1 7 . 基板の上又は上方に第 1導電膜を形成する工程と、
前記第 1導電膜をパターニングすることにより、 キャパシタ用の上部電極の接 続部が配置される部分が除去され、 所定の接続部が画定されたキャパシタ用の下 部電極を形成する工程と、
前記下部電極を覆う誘電体膜を形成する工程と、
前記誘電体膜をパ夕一ニングすることにより、 前記上部電極の接続部が配置さ れる部分と前記下部電極の接続部とを露出させるキャパシタ用誘電体膜を形成す る丄¾£と、
前記キャパシタ用誘電体膜を覆う第 2導電膜を形成する工程と、
前記第 2導電膜をパターニングすることにより、 前記下部電極の接続部を露出 すると共に、 前記下部電極が除去された部分に接続部を有する前記キャパシ夕用 の上部電極を形成する工程と、
前記上部電極の上に、 前記上部電極の接続部及び前記下部電極の接続部の上に 第 1及び第 2コンタクトホ一ルをそれぞれ有する第 1絶縁膜を形成する工程と、 前記上部電極の接続部に接続されると共に、 前記第 1コンタクトホールから前 記絶縁膜上の一方向に延在する配線を形成する工程と、
前記配線を覆い、 前記配線における前記第 1コンタクトホ一ルを避けた部分の 延在部上に第 3コンタクトホールを備えた第 2絶縁膜を形成する工程と、 前記第 3コンタクトホール内にはんだ拡散防止用の電極パッドを形成するェ 程と、
前記電極パッドに電気的に接続されるはんだバンプを形成する工程とを有す ることを特徴とするコンデンサ装置の製造方法。
1 8 . 前記絶縁膜は、 熱膨張係数が 1 5 p p m/°C以下のポリイミド樹脂膜か らなることを特徴とする請求項 1 4に記載のコンデンサ装置の製造方法。
1 9 . 前記上部電極上に絶縁膜を形成する工程の前であって、 前記上部電極を 形成する工程の後に、 前記上部電極の上にシラン力ップリング剤を塗布する工程 をさらに有することを特徴とする請求項 1 4に記載のコンデンサ装置の製造方法
2 0 . 前記上部電極上に絶縁膜を形成する工程の前であって、 前記上部電極を 形成する工程の後に、 前記上部電極の表面にプラズマを照射して凹凸を形成する 工程をさらに有することを特徴とする請求項 1 4に記載のコンデンサ装置の製造 方法。
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Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10338078B4 (de) * 2003-08-19 2008-10-16 Infineon Technologies Ag Halbleiterelement mit verbesserten Haftungseigenschaften der nichtmetallischen Oberflächen und Verfahren zu dessen Herstellung
JP4523299B2 (ja) * 2003-10-31 2010-08-11 学校法人早稲田大学 薄膜コンデンサの製造方法
US7091542B1 (en) * 2005-01-28 2006-08-15 International Business Machines Corporation Method of forming a MIM capacitor for Cu BEOL application
JP4638768B2 (ja) * 2005-05-20 2011-02-23 三井金属鉱業株式会社 キャパシタ回路付フィルムキャリアテープ及びその製造方法、キャパシタ回路付表面実装フィルムキャリアテープ及びその製造方法
KR100817174B1 (ko) * 2005-06-21 2008-03-27 세향산업 주식회사 다층박막 캐패시터와 그 제조방법 및 장치
WO2007023747A1 (ja) * 2005-08-23 2007-03-01 Rohm Co., Ltd. 半導体チップおよびその製造方法ならびに半導体装置
KR20080049807A (ko) 2005-10-03 2008-06-04 로무 가부시키가이샤 반도체 장치
WO2007046173A1 (ja) * 2005-10-18 2007-04-26 Murata Manufacturing Co., Ltd. 薄膜キャパシタ
JP4684856B2 (ja) * 2005-11-08 2011-05-18 富士通株式会社 電子部品
JP4997757B2 (ja) * 2005-12-20 2012-08-08 富士通株式会社 薄膜キャパシタ及びその製造方法、電子装置並びに回路基板
JP2007201022A (ja) * 2006-01-24 2007-08-09 Murata Mfg Co Ltd 電子部品
JP2007227874A (ja) 2006-01-30 2007-09-06 Fujitsu Ltd 薄膜キャパシタ及びその製造方法
US20070177576A1 (en) * 2006-01-31 2007-08-02 Niels Thybo Johansen Communicating metadata through a mesh network
JP4983102B2 (ja) * 2006-06-06 2012-07-25 Ｔｄｋ株式会社 誘電体素子
KR20090079934A (ko) 2006-10-12 2009-07-22 씨-쓰리 인터내셔널, 엘엘씨 유체 가공 시스템 및 그의 성분을 위한 예방적 표면 처리를 제공하기 위한 방법
WO2008058121A2 (en) * 2006-11-06 2008-05-15 Drexel University Sol-gel precursors and methods for making lead-based perovskite films
TW200836276A (en) * 2007-02-16 2008-09-01 Chipmos Technologies Inc Conductive structure for a semiconductor integrated circuit and method for forming the same
US20090032941A1 (en) * 2007-08-01 2009-02-05 Mclellan Neil Under Bump Routing Layer Method and Apparatus
US7906424B2 (en) * 2007-08-01 2011-03-15 Advanced Micro Devices, Inc. Conductor bump method and apparatus
US7919860B2 (en) * 2007-08-27 2011-04-05 Texas Instruments Incorporated Semiconductor device having wafer level chip scale packaging substrate decoupling
JP4405537B2 (ja) 2007-08-30 2010-01-27 富士通株式会社 キャパシタ内蔵インタポーザ、それを備えた半導体装置及びキャパシタ内蔵インタポーザの製造方法
JP5029299B2 (ja) * 2007-11-08 2012-09-19 富士通株式会社 キャパシタ及びキャパシタを含む半導体装置、及びキャパシタの製造方法
US8730647B2 (en) * 2008-02-07 2014-05-20 Ibiden Co., Ltd. Printed wiring board with capacitor
US8623301B1 (en) 2008-04-09 2014-01-07 C3 International, Llc Solid oxide fuel cells, electrolyzers, and sensors, and methods of making and using the same
US8314474B2 (en) * 2008-07-25 2012-11-20 Ati Technologies Ulc Under bump metallization for on-die capacitor
JP5287644B2 (ja) * 2009-09-30 2013-09-11 Ｔｄｋ株式会社 薄膜コンデンサ
TWI405515B (zh) * 2009-12-30 2013-08-11 Unimicron Technology Corp 線路板及其製程
EP2534723A4 (en) 2010-02-10 2015-08-05 Fcet Inc LOW TEMPERATURE ELECTROLYTE FOR SOLID FUEL CELLS WITH HIGH ION CONDUCTIVITY
US8853819B2 (en) 2011-01-07 2014-10-07 Advanced Semiconductor Engineering, Inc. Semiconductor structure with passive element network and manufacturing method thereof
CN102623439B (zh) * 2011-01-28 2015-09-09 精材科技股份有限公司 电容耦合器封装结构
US8710658B2 (en) * 2011-11-18 2014-04-29 Cambridge Silicon Radio Limited Under bump passive components in wafer level packaging
WO2015009618A1 (en) 2013-07-15 2015-01-22 Fcet, Llc Low temperature solid oxide cells
JP6822192B2 (ja) 2017-02-13 2021-01-27 Tdk株式会社 電子部品内蔵基板
JP6862886B2 (ja) 2017-02-13 2021-04-21 Tdk株式会社 電子部品内蔵基板
JP2018137310A (ja) 2017-02-21 2018-08-30 Tdk株式会社 薄膜キャパシタ
JP2018137311A (ja) 2017-02-21 2018-08-30 Tdk株式会社 薄膜キャパシタ
US11276531B2 (en) 2017-05-31 2022-03-15 Tdk Corporation Thin-film capacitor and method for manufacturing thin-film capacitor

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10335182A (ja) * 1997-05-28 1998-12-18 Shizuki Denki Seisakusho:Kk 樹脂封止電気部品
JP2000244130A (ja) * 1998-12-25 2000-09-08 Ngk Spark Plug Co Ltd 配線基板、コア基板及びその製造方法
JP2000340456A (ja) * 1999-05-27 2000-12-08 Kyocera Corp 薄膜コンデンサおよび基板
JP2002164258A (ja) * 2000-11-24 2002-06-07 Kyocera Corp 薄膜コンデンサおよびコンデンサ基板
JP2002222925A (ja) * 2001-01-26 2002-08-09 Fujitsu Ltd キャパシタ及び半導体装置
JP2002231577A (ja) * 2000-06-30 2002-08-16 Kyocera Corp 薄膜電子部品および基板

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55166947A (en) 1979-06-14 1980-12-26 Hitachi Ltd Thin film capacitor integrated circuit
US6262513B1 (en) * 1995-06-30 2001-07-17 Kabushiki Kaisha Toshiba Electronic component and method of production thereof
US6266227B1 (en) * 1998-08-26 2001-07-24 Kyocera Corporation Thin-film capacitor
US6333857B1 (en) * 1998-12-25 2001-12-25 Ngk Spark Plug Co., Ltd. Printing wiring board, core substrate, and method for fabricating the core substrate
US6573584B1 (en) * 1999-10-29 2003-06-03 Kyocera Corporation Thin film electronic device and circuit board mounting the same
JP2001185444A (ja) 1999-12-24 2001-07-06 Kyocera Corp 薄膜電子部品
JP2002060490A (ja) * 1999-12-10 2002-02-26 Nitto Denko Corp ポリアミド酸とそれより得られるポリイミド樹脂とそれらの回路基板への利用
US6624501B2 (en) * 2001-01-26 2003-09-23 Fujitsu Limited Capacitor and semiconductor device
US6686659B2 (en) * 2001-02-23 2004-02-03 Intel Corporation Selectable decoupling capacitors for integrated circuit and methods of use
KR100897771B1 (ko) * 2001-03-13 2009-05-15 도쿄엘렉트론가부시키가이샤 막형성방법 및 막형성장치
US6806553B2 (en) * 2001-03-30 2004-10-19 Kyocera Corporation Tunable thin film capacitor
US6794481B2 (en) * 2001-06-28 2004-09-21 Mitsubishi Gas Chemical Company, Inc. Bifunctional phenylene ether oligomer, its derivatives, its use and process for the production thereof

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10335182A (ja) * 1997-05-28 1998-12-18 Shizuki Denki Seisakusho:Kk 樹脂封止電気部品
JP2000244130A (ja) * 1998-12-25 2000-09-08 Ngk Spark Plug Co Ltd 配線基板、コア基板及びその製造方法
JP2000340456A (ja) * 1999-05-27 2000-12-08 Kyocera Corp 薄膜コンデンサおよび基板
JP2002231577A (ja) * 2000-06-30 2002-08-16 Kyocera Corp 薄膜電子部品および基板
JP2002164258A (ja) * 2000-11-24 2002-06-07 Kyocera Corp 薄膜コンデンサおよびコンデンサ基板
JP2002222925A (ja) * 2001-01-26 2002-08-09 Fujitsu Ltd キャパシタ及び半導体装置

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