CN111328427A - 配线基板、半导体装置以及配线基板的制造方法 - Google Patents

配线基板、半导体装置以及配线基板的制造方法 Download PDF

Info

Publication number
CN111328427A
CN111328427A CN201880072878.2A CN201880072878A CN111328427A CN 111328427 A CN111328427 A CN 111328427A CN 201880072878 A CN201880072878 A CN 201880072878A CN 111328427 A CN111328427 A CN 111328427A
Authority
CN
China
Prior art keywords
wiring
pattern
wiring board
inductor
capacitor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201880072878.2A
Other languages
English (en)
Inventor
今吉孝二
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toppan Inc
Original Assignee
Toppan Printing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toppan Printing Co Ltd filed Critical Toppan Printing Co Ltd
Publication of CN111328427A publication Critical patent/CN111328427A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/023—Reduction of cross-talk, noise or electromagnetic interference using auxiliary mounted passive components or auxiliary substances
    • H05K1/0233—Filters, inductors or a magnetic substance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F27/00—Details of transformers or inductances, in general
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES OR LIGHT-SENSITIVE DEVICES, OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/40—Structural combinations of fixed capacitors with other electric elements, the structure mainly consisting of a capacitor, e.g. RC combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/15—Ceramic or glass substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/023—Reduction of cross-talk, noise or electromagnetic interference using auxiliary mounted passive components or auxiliary substances
    • H05K1/0231—Capacitors or dielectric substances
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
    • H05K1/162—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor incorporating printed capacitors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
    • H05K1/165—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor incorporating printed inductors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/38—Improvement of the adhesion between the insulating substrate and the metal
    • H05K3/388—Improvement of the adhesion between the insulating substrate and the metal by the use of a metallic or inorganic thin film adhesion layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
    • H05K3/4605—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated made from inorganic insulating material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/097—Alternating conductors, e.g. alternating different shaped pads, twisted pairs; Alternating components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007—Types of components
    • H05K2201/1006—Non-printed filter
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0011—Working of insulating substrates or insulating layers
    • H05K3/0017—Etching of the substrate by chemical or physical means
    • H05K3/0026—Etching of the substrate by chemical or physical means by laser ablation
    • H05K3/0029—Etching of the substrate by chemical or physical means by laser ablation of inorganic insulating material

Abstract

提供一种配线基板，即使在使用基板厚度较薄的玻璃基板等作为芯基板的情况下，在制造工序中也不会产生玻璃破裂等、且电容器的电特性稳定。为此，玻璃配线基板(100)具有：芯配线基板(110)，其具有包含电感器(5)和电容器(11)在内的模拟双工器，具有线圈构造的电感器(5)以及与外层连接的焊盘图案(4a)，该电感器(5)包含经由无机贴合层(2)而设置于玻璃基板(10)的贯通电极(3)以及配线图案(4)；电容器(11)，其由在由绝缘树脂层(6)覆盖的芯配线基板(110)的绝缘树脂层(6)之上由上下电极图案(7、9)夹持介电质层(8)的构造构成；以及用于与外部基板等外部部件连接的配线图案(14)。

Description

配线基板、半导体装置以及配线基板的制造方法
技术领域
本发明涉及配线基板、半导体装置以及配线基板的制造方法。
背景技术
对于移动体通信(蜂窝电话)而言，由电感器部件和电容器部件形成的模拟双工器(双工器)的搭载个数的增加以及高精度化的要求因LTE(Long Term Evolution)、载波聚合等技术革新而增强。
当前，对于双工器使用采用陶瓷材料的基板。然而，因近年来以智能手机为代表的电子仪器的迅速发展，对于双工器也要求滤波频率的高频化。然而，对于当前的陶瓷基板而言，存在如下问题，即，因由电容器表面的凹凸引起的特性的波动、以及由导电性材料形成的电感器配线的表面凹凸引起的表皮部的电阻升高等理由，难以实现双工器的小型化、特性的改善。
因此，近年来，对于基板使用硅基板、玻璃基板的配线形成技术发展后的高频用滤波基板的开发受到关注。对于上述由硅、玻璃材料构成的基板，因追随基材的平滑性的电容器电极的表面平滑化、以及通过电镀形成电感器配线，使得配线表面的凹凸减少且表皮部的电阻降低，因此能够期待双工器的特性的改善。
另外，对于高频用滤波基板，可以形成在基板内部开设微细的贯通孔而填充导电性物质的称为TSV(Through-Silicon Via)、TGV(Through-Glass Via)的贯通电极。通过使用该贯通电极、以及将贯通电极之间电连接的配线而形成线圈构造，并且能够形成以基板材料为芯材的3D构造的电感器配线。
另外，对于电容器而言，在高频用滤波基板通过半导体技术、平板技术中使用的真空成膜成膜出最佳的介电质材料，并通过夹持介电质材料的构造而形成上下电极，由此能够对特性进行控制。
如果对硅配线基板以及玻璃配线基板这两者进行比较，则硅配线基板与玻璃配线基板相比，微细加工性更优异，配线形成工艺、TSV形成工艺也已经确立。另一方面，硅配线基板具有如下缺点，即，仅能对圆形的硅晶片进行处理，因此无法使用晶片周围部、无法以大型尺寸进行统一生产，从而成本提高。
另一方面，对于玻璃配线基板，可以实施大型面板的统一处理，另外还考虑了辊对辊方式的生产方法，因此能够实现成本的大幅降低。另外，关于贯通孔的形成，针对玻璃配线基板通过放电、激光加工以及氢氟酸处理等而形成贯通孔，与此相对，针对硅配线基板通过气体蚀刻而开设贯通孔，因此加工时间延长、包含晶片薄化工序等也成为成本高的主要原因。
并且，在电特性方面，硅基板为半导体材料，在形成配线这方面，需要成膜出具有绝缘性的SiO2等的绝缘膜。因此，使用本身为绝缘材料的玻璃基板形成双工器的技术受到关注。
如上，如果使用玻璃基板，则能够廉价地制作玻璃配线基板。然而，在电感器的线圈的尺寸设计中要求的玻璃基板的厚度减薄的过程中，玻璃基板在制造中途的处理中容易破裂成为问题。
玻璃配线基板中使用的玻璃基板的厚度处于大于或等于50μm小于或等于1000μm的范围。其中，大于或等于400μm小于或等于1000μm的范围是平坦面板显示器中通常使用的区域。对于该厚度的玻璃配线基板采用在玻璃基板的单面层叠形成配线图案的构造，通过玻璃基板的背面吸附、端部保持等方法能够稳定地进行处理。
对于玻璃配线基板，要求半导体封装的小型化、以及薄型化，因此将玻璃配线基板的厚度设为大于或等于50μm小于或等于400μm的范围的要求提高，配线图案需要层叠形成于玻璃基板的两面。
如果对玻璃基板实施薄型化，则因自重引起的挠曲增大。另外，如果对玻璃基板实施薄型化，则因玻璃基板在产生形变之后出现裂纹等的起点的情况下破坏等而变得难以处理。对于玻璃配线基板而言，在大于或等于50μm小于或等于400μm的厚度的玻璃基板形成大于或等于10μm小于或等于200μm至几百μm的孔径的贯通孔，并形成在贯通孔内形成的具有导电性的贯通电极和在玻璃基板的表面背面形成的配线图案导通而成的配线电路基板。
作为配线图案，还可以使用溅射膜等导电性的金属薄膜，但为了降低配线电阻还可以通过电解镀铜而增大配线厚度。
另外，在玻璃基板上形成配线图案的情况下，形成能够获得相对于玻璃基板的贴合力的无机贴合层，在其上方形成配线图案(例如参照专利文献1)。作为无机贴合层，可以使用相对于玻璃基板的贴合性良好的钛、铬、铬-铜合金等。
专利文献1：日本特开2006-60119号公报
发明内容
但是，在玻璃基板上且在同一层形成电感器的配线和电容器的下电极的情况下，直至形成贯通电极、电感器的配线图案以及电容器的下电极为止构成第1层的形成工序。在该电容器的下电极上成膜出介电质层之后直至形成上电极为止构成第2层的形成工序。而且，为了完成电感器图案和电容器图案而通过蚀刻将不需要的导通区域去除。已知具有上述各工序的工艺法。
在该工艺法中，在玻璃正上方层叠形成两层配线图案以及一层介电质层图案。因此，随着配线图案的应力的累积，因各工序中的向玻璃基板和配线图案界面的应力集中而会产生玻璃基板的裂纹、或者因外部物体与玻璃基板表面接触而会产生成为破裂起点的裂纹等，从而在容易破裂的状态下对玻璃基板进行处理。
另外，在通过蚀刻将用于形成电容器的上电极图案的晶种层去除时、以及通过蚀刻将用于形成电容器的下电极图案的晶种层去除时，存在如下问题，即，对上电极图案进行2次蚀刻，因此电容器的有效的电极面积发生变动，从而作为电容器的电特性发生变动。
另外，在由有机树脂构成的绝缘树脂层之上通过电镀形成电容器作为下电极的情况下，在绝缘树脂层的表面凹凸之上形成电镀膜，从而电镀膜的粒块和绝缘树脂层的表面凹凸在下电极的表面重叠。因此，存在如下问题，即，电容器电极表面的面积与设计值不同，成为下电极与上电极之间短路的原因。
本发明的目的在于，提供一种即使在使用基板厚度较薄的玻璃基板等作为芯基板的情况下也不会在制造工序中产生玻璃破裂等，且电容器的电特性稳定的具有包含电感器以及电容器在内的电路的配线基板、半导体装置以及配线基板的制造方法。
根据本发明的一个方式，提供一种配线基板，其具有包含电感器和电容器在内的电路，其中，具有：芯配线基板，其具有电感器以及焊盘图案，该电感器包含贯通电极和配线图案具有经由无机贴合层而设置于芯基板的线圈构造，该焊盘图案设置于所述芯基板，与外层连接；绝缘树脂层，其将所述芯配线基板的两面覆盖；电容器，其形成于所述芯配线基板的一个面的所述绝缘树脂层之上，具有由与所述电感器的配线图案导通的下电极图案和上电极图案夹持介电质层的构造；以及用于与外部基板连接的配线图案，其与所述焊盘图案导通且形成于所述绝缘树脂层之上。
另外，根据本发明的其他方式，提供一种半导体装置，其具有：上述方式的配线基板；以及半导体芯片，其安装于上述配线基板。
并且，根据本发明的其他方式，其提供一种配线基板的制造方法，其中，所述配线基板的制造方法具有如下工序：在芯基板形成贯通孔的工序；在包含所述贯通孔的内侧在内的所述芯基板的表面形成无机贴合层，在该无机贴合层之上形成电感器以及与外层连接的焊盘图案以后，将未层叠所述电感器以及所述焊盘图案的区域的所述无机贴合层去除的工序；在将所述无机贴合层去除的工序以后，利用绝缘树脂将形成有所述电感器以及所述焊盘图案的所述芯基板的两面覆盖，在该绝缘树脂形成用于与所述电感器以及所述焊盘图案实现导通的开口部的工序；在所述绝缘树脂之上形成电容器以及外部连接配线图案的工序，其中，该电容器具有经由所述开口部与所述电感器导通的下电极图案、介电质层以及上电极图案按照该顺序层叠而成的构造，该外部连接配线图案经由所述开口部而与所述焊盘图案导通、且与外部基板连接；以及使得绝缘树脂以将所述电容器和所述外部连接配线图案覆盖的方式层叠，在该绝缘树脂形成用于与所述电容器的所述上电极图案和所述外部连接配线图案实现导通的开口部的工序。
发明的效果
根据本发明的一个方式，即使在使用基板厚度较薄的玻璃基板等作为芯基板的情况下，也能够实现不会在制造工序中产生玻璃破裂等、且具有电容器的电特性稳定的电路的配线基板。
附图说明
图1是表示第1实施方式所涉及的玻璃配线基板的一个例子的概略剖面图。
图2是表示电感器的一个例子的示意性的斜视图。
图3是表示第2实施方式所涉及的半导体装置的一个例子的概略剖面图。
图4是表示第3实施方式所涉及的半导体装置的一个例子的概略结构图。
图5是用于对第1实施方式所涉及的玻璃配线基板的制造工序的一个例子进行说明的工序图。
具体实施方式
下面，参照附图对本发明的一个实施方式进行说明。其中，对下面说明的各图中彼此对应的部分标注相同的标号，对于重复的部分适当地省略后述的说明。另外，对于各附图为了容易说明而适当地夸张表现。
并且，本发明的实施方式举例示出了用于使本发明的技术思想实现具体化的结构，各部分的材质、形状、构造、配置、尺寸等并不特别限定于下述方式。在权利要求书中记载的权利要求规定的技术范围内，可以对本发明的技术思想施加各种变更。
(第1实施方式)
图1是表示应用第1实施方式所涉及的配线基板的玻璃配线基板100的一个例子的概略剖面图。
如图1所示，第1实施方式所涉及的玻璃配线基板100具有：玻璃基板10，其具有多个贯通孔1；无机贴合层2，其形成于玻璃基板10的表面；以及电感器5，其由贯通电极3及配线图案4构成。贯通电极3形成为筒状，经由无机贴合层2以贴合的方式形成于贯通孔1的内周。配线图案4经由无机贴合层2而形成于玻璃基板10的两面，在玻璃基板10的两面与贯通电极3电连接。
另外，玻璃配线基板100具有：绝缘树脂层6，其以将玻璃基板10的两面的配线图案4覆盖的方式层叠；以及电容器11，其通过形成于在玻璃配线基板100的一个面形成的绝缘树脂层6之上的下电极图案7、介电质层8以及上电极图案9按照该顺序层叠而成。配线图案4和下电极图案7经由形成于绝缘树脂层6的导通孔12a而电连接。另外，在玻璃基板10的形成有电容器11一侧的面形成有与配线图案4电连接的焊盘图案4a，焊盘图案4a经由形成于绝缘树脂层6的导通孔12b而与在绝缘树脂层6之上形成的配线图案18电连接。
另外，在玻璃基板10的两面的绝缘树脂层6上分别层叠有绝缘树脂层13，该绝缘树脂层13具有将电容器11覆盖的厚度，在形成有电容器11一侧的面的绝缘树脂层13上形成有用于与外部部件连接的配线图案14。在形成有电容器11一侧的面的绝缘树脂层13形成有导通孔15a、15b，上电极图案9和配线图案14经由导通孔15a而电连接。另外，配线图案18和配线图案14经由导通孔15b而电连接。
在玻璃基板10的两面的绝缘树脂层13上分别形成有阻焊剂层16。在玻璃基板10的形成有配线图案14一侧的面的绝缘树脂层13残留有配线图案14的表面的一部分而形成阻焊剂层16。配线图案14的露出的部分形成相对于外部部件的连接电极部17。
图2是表示电感器5的构造例的示意性的斜视图。电感器5在通过激光加工艺法、放电加工艺法、玻璃的蚀刻加工艺法中的1种工艺法或2种工艺法而形成于玻璃基板10的贯通孔1的内壁、以及玻璃基板10的两面，具有通过溅射法、无电镀法形成的具有导电性以及相对于玻璃的贴合性的无机贴合层2。并且，电感器5在无机贴合层2上具有通过电镀法、无电镀法、或者丝网印刷法形成的贯通电极3以及隔着玻璃基板10而在其两面形成的配线图案4，经由贯通电极3将形成于玻璃基板10的两面的配线图案4电连接而具有螺线管型的电感器构造。
另外，在玻璃基板10之上还形成有与配线图案4连接、且相对于用于与外层连接的导通孔12b电连接的焊盘图案4a。此外，这里所说的“外层”表示在绝缘树脂层6上形成的下电极图案7以及配线图案18。
无机贴合层2仅存在于贯通电极3和玻璃基板10的界面、以及配线图案4及焊盘图案4a和玻璃基板10的界面，以在配线图案4之间不导通短路的方式通过干蚀刻法或者湿蚀刻法而将其他部分的无机贴合层2去除。
如图1所示，电容器11具有：下电极图案7，其在绝缘树脂层6之上通过溅射法、无电镀法、电镀法而形成；介电质层8，其在上述下电极图案7之上通过CVD成膜法、溅射法或者丝网印刷法而形成；以及上电极图案9，其在介电质层8之上通过无电镀法、电镀法而形成，形成为由下电极图案7和上电极图案9夹持介电质层8的构造。
作为下电极图案7和上电极图案9的形成方法，在下电极图案7以及上电极图案9的剖面形状、尺寸控制的方面优选所述工艺法中的由半加法构成的电镀法。晶种层能够通过无电镀法形成、或者使用溅射膜。
在绝缘树脂层6通过无电镀法而形成有晶种层的情况下，通过UV处理、利用碱性的处理液对绝缘树脂层6表面实施粗糙化而直至算术表面粗糙度Ra大于或等于50nm小于或等于300nm的程度，由此提高晶种层的贴合性。另外，在通过电镀形成下电极图案7以及上电极图案9的情况下，金属粒块排列，因此使得下电极图案7的镀覆表面的算术表面粗糙度Ra大于或等于50nm小于或等于150nm。
另一方面，在由溅射膜形成晶种层的情况下，通过溅射前的等离子体处理而获得与绝缘树脂层6的贴合性，因此能够形成算术表面粗糙度Ra小于或等于50nm的晶种层。
另外，还可以通过使用研磨粒子的抛光研磨法、基于化学溶液的化学研磨法或者基于磨床的切削，使通过电镀法形成的下电极图案7以及上电极图案9的表面变得平滑。
通过上述记载的工艺法而实施减少绝缘树脂层6以及下电极图案7的任一者、或者二者的表面凹凸的对策，从而如果形成为下电极图案7的算术表面粗糙度Ra小于或等于150nm，则能够减少上下电极图案之间产生短路的情况。
这里，如果下电极图案7的算术表面粗糙度Ra超过150nm，则明显产生电容器11的电特性的波动、下电极图案7与上电极图案9之间的电短路。并且，如果下电极图案7的算术表面粗糙度Ra超过200nm，则形成的介电质层8的膜厚波动增大，电容器11的电特性的波动增大、且产生下电极图案7与上电极图案9之间的电短路的次数增加。此外，利用激光干涉仪对下电极图案7的算术表面粗糙度Ra进行测定。
对于介电质层8的除了与下电极图案7重叠的部分以外的部分，只要将上电极图案9作为掩模材料并通过干蚀刻法、湿蚀刻法而去除、或者从以将上电极图案9覆盖的方式形成的由感光性材料等构成的掩模材料之上通过干蚀刻法、湿蚀刻法而去除即可。
(玻璃配线基板的构造)
如图1所示，本实施方式所涉及的玻璃配线基板100是形成包含电感器5以及电容器11在内的高频用滤波器的配线电路基板。玻璃配线基板100具有芯配线基板110，该芯配线基板110具有：线圈构造的电感器5，其由经由无机贴合层2而设置于玻璃基板10的贯通电极3和配线图案4构成；以及与外层连接的焊盘图案4a。并且，玻璃配线基板100在由绝缘树脂层6覆盖的芯配线基板110的绝缘树脂层6之上，具有由上下电极图案7、9夹持介电质层8的构造构成的电容器11、以及用于与外部基板等外部部件连接的配线图案14。
(芯配线基板的基板厚度)
芯配线基板110包含厚度大于或等于50μm小于或等于1000μm的玻璃基板10，玻璃基板10的厚度为电感器5的贯通电极3的配线长度。另外，可以根据与上下电极图案7、9电连接的贯通电极3的数量设定电感器5的圈数。电感器5的配线长度以及圈数并不特别规定，只要根据所需的电感器5的特性设定即可。
(贯通孔以及贯通电极的构造)
贯通孔1的开口直径在上下端部为最大直径，根据玻璃基板10的厚度和贯通孔1的形成方法、以及电感器5的配线图案4的配线宽度而确定最大直径。作为贯通孔1的形成方法并不特别规定，但可以举出基于CO2激光(二氧化碳激光)、短脉冲激光以及放电加工的方法并使用利用氢氟酸系的水溶液进行蚀刻处理等。
优选地，为了获得纯圆度较高的加工形状，利用CO2激光、放电加工等方法使激光能量集中而在玻璃基板10形成贯通孔1。此时，根据透过玻璃基板10的激光能量而确定贯通孔1的直径，贯通孔1的直径随着玻璃基板10的厚度的增大而减小。
另外，可以利用激光并利用氢氟酸系的水溶液对玻璃基板10的改性层进行蚀刻而形成贯通孔，可以根据蚀刻时间对贯通孔的直径进行调整。
同样地，可以利用氢氟酸系的水溶液对通过激光以及放电加工形成的贯通孔进行蚀刻而形成贯通孔，可以根据蚀刻时间对贯通孔的直径进行调整。
电感器5的配线图案4如图2所示，由将接近的贯通电极3彼此电连接的电容器形成面的直线图案4α、背面的直线图案4β以及从电感器5的引出配线图案4a形成。为了避免电感器5的配线图案4的不必要的电阻增大，优选焊盘图案4α以及直线图案4β的尺寸等同或抑制尺寸差。可以使用最大直径大于或等于15μm小于或等于150μm的贯通孔1。在利用CO2激光、放电加工等方法在玻璃基板10形成贯通孔的情况下，根据能够利用CO2激光、放电加工等方法加工的贯通孔的直径的观点，优选小于或等于100μm。如果贯通孔1的直径大于150μm，则电感器5的尺寸增大而导致双工器变得大型化，因此并不优选。
(电感器的构造)
利用具有导电性的金属薄膜形成无机贴合层2，由此能够将电感器5的配线图案4的厚度设为能够在无机贴合层2与配线图案4之间获得贴合效果的小于或等于1μm。
另外，为了降低配线图案4的配线电阻，还可以通过电镀而使配线图案4实现厚膜化。但是，在使得配线图案4形成于玻璃基板10表面时，膜应力随着配线图案4的厚膜化而增大，有可能在配线图案4和玻璃基板10的界面产生玻璃裂纹。有可能以30μm的电镀膜厚以及2600N/m的膜应力产生玻璃裂纹，能够以25μm的电镀膜厚以及小于或等于2000N/m的膜应力避免玻璃裂纹。
电感器5将贯通电极3和配线图案4电连接而形成螺线管型的线圈。
(无机贴合层的材质)
无机贴合层2可以使用氧化锡、氧化铟、氧化锌、镍、镍磷、铬、氧化铬、氮化铝、氮化铜、氧化铝、钽、钛、铜中的单体材料的单层的膜、或者大于或等于2种的材料复合而成的大于或等于2层的单层或层叠的膜。形成方法并不特别规定，但可以使用能够实现与玻璃基板10的贴合、且未将贯通孔1封闭而能够形成于内壁的、湿涂、溅射成膜、CVD成膜、无电镀等各种成膜法。
(贯通电极和配线图案的材质)
贯通电极3、配线图案4以及焊盘图案4a可以使用铝、铜、铬、钛、银、金、镍、铂、钯、钌、锡、锡银、锡银铜、锡铜、锡铋、锡铅中的任一种单体金属、或者大于或等于两种的合金、或者层叠膜的任一种。
贯通电极3的成膜方法并不特别规定，但为了降低配线电阻且获得相对于外部基板的配线的电接合性，优选通过电镀、无电镀、丝网印刷法而形成。
配线图案4的形成方法可以使用基于电镀的半加法、电镀成膜后的删减法。
配线图案4的与外部基板的配线电接合的部分、以及焊盘图案4a可以通过在配线图案4的规定区域利用无电镀法、丝网印刷法形成导通面而制作。
介电质层8的材料可以应用由铝、铜、铬、钛、银、金、镍、铂、钯、钌、钽的任一种金属、以及它们的金属的氧化物、氮化物、合金以及多晶硅的任意组合构成的材料。
可以由下电极图案7和上电极图案9夹持介电质层8的材料而形成电容器构造。
(绝缘树脂层的材质)
将芯配线基板110覆盖的绝缘树脂层6的材料可以使用环氧系树脂、苯酚系树脂、聚酰亚胺系树脂、环烯烃、PBO树脂、丙烯酸系树脂中的任一种材料、或者至少两种材料组合而成的复合材料，可以使用热硬化性树脂、光硬化性树脂。
绝缘树脂层6使用杨氏模量处于大于或等于2GPa小于或等于15GPa的范围的材质，将芯配线基板110的两面覆盖而使得配线图案4的应力分散至与配线图案4接触的绝缘树脂层6。由此，配线图案4的应力集中于玻璃基板10和下电极图案7的界面，能够抑制在玻璃基板10产生裂纹。另外，在玻璃配线基板100的制作工序的早期阶段利用绝缘树脂层6将基板厚度较薄的玻璃基板10覆盖，由此使得针对玻璃芯基板(玻璃基板10)的来自外部的应力、形变导致玻璃破坏的外力的集中分散而避免处理时的玻璃破裂。
这里，关于杨氏模量，玻璃基板为80GPa左右，金属材料中的铜为130GPa左右，钛为107GPa左右，镍为200GPa左右。如果相对于玻璃基板而配线图案的杨氏模量较高，则因形成配线图案的部分和未形成配线图案的部分而使得芯配线基板110的翘曲容易度、挠曲容易度产生差异。因此，优选将芯配线基板110覆盖的绝缘树脂层6的杨氏模量与玻璃基板等同、或小于玻璃基板。特别是通过使用杨氏模量小于15GPa的绝缘树脂层6，能够使配线图案4的应力分散而对玻璃基板赋予翘曲容易度、挠曲容易度。杨氏模量的下限值并不特别规定，但如果大于2GPa，则能够获得基于绝缘树脂层6的应力降低效果。此外，根据JIS K7127对绝缘树脂层6的杨氏模量进行测定。
(电容器的构造)
作为下电极图案7以及上电极图案9，可以使用铜、银、金、镍、铂、钯、钌、锡、锡银、锡银铜、锡铜、锡铋、锡铅中的任一种单体金属、或者大于或等于两种的化合物的任一种。
下电极图案7以及上电极图案9的成膜方法并不特别规定，但为了降低配线电阻而优选电镀、无电镀。
作为配线图案形成方法，可以使用基于电镀的半加法、电镀成膜后的删减法。对于上电极图案9的与外部基板的配线的电接合部，可以在上电极图案9的所需部分通过无电镀法、丝网印刷法而形成导通面。
介电质层8可以从氧化硅、氮化硅、钛酸钡、锶、五氧化二钽、锆钛酸铅、钛酸锶、氧化铝、苯环丁烷树脂、卡多树脂、聚酰亚胺树脂等的、氧化物、氮化物、合金以及多晶硅的氮化物等任意的组合中选择。
作为介电质层8的形成方法，可以使用CVD、溅射成膜、丝网印刷等各种成膜法。
可以通过形成由下电极图案7和上电极图案9夹持介电质材料的构造而获得电容器构造。
(玻璃配线基板的制造方法)
本实施方式所涉及的玻璃配线基板的制造方法具有如下工序：在玻璃基板10形成贯通孔1的贯通孔形成工序；在玻璃基板10的表面形成无机贴合层2，在其上形成电感器5以及用于与外层连接的焊盘图案4a的芯配线基板110形成工序；利用绝缘树脂层6将芯配线基板110的两面覆盖，形成成为用于使得芯配线基板110的表面的配线图案4以及焊盘图案4a实现导通的导通孔12a、12b的开口部的工序；在芯配线基板110的一个面的绝缘树脂层6之上形成由下电极图案7、介电质层8以及上电极图案9构成的电容器、以及用于与外部基板连接的配线图案18的工序；以及在电容器11以及配线图案18上使得绝缘树脂层13层叠且使得所需的部分开口的工序。
绝缘树脂层13可以使用与将芯配线基板110覆盖的绝缘树脂层6相同的材质。绝缘树脂层13可以是阻焊剂等作为外层材料而使用的绝缘树脂层。另外，绝缘树脂层的层叠数、以及在其上方形成的配线图案的总数并不特别规定，只要根据产品的设计而选择所需的层数即可。
这样，本发明的一个实施方式所涉及的玻璃配线基板100，在玻璃基板10上形成由贯通电极3和配线图案4构成的电感器5，并且在玻璃基板10之上形成用于与外部基板连接的焊盘图案4a而制作芯配线基板110。此时，在玻璃基板10上形成无机贴合层2，与无机贴合层2层叠地形成有贯通电极3和电感器5的配线图案4、以及焊盘图案4a，通过蚀刻将无机贴合层2去除而形成芯配线基板110，在利用绝缘树脂层6将该芯配线基板110覆盖以后形成电容器11。即，在玻璃基板10使用贯通电极3而形成电感器5，利用绝缘树脂将形成该电感器5的芯配线基板110覆盖，在该绝缘树脂层6上形成电容器11，由此使得电感器5和电容器11形成于不同的层。
这样，利用绝缘树脂层6将芯配线基板110覆盖，由此能够避免在玻璃基板10产生导致玻璃破坏的外力的集中，在玻璃配线基板100的形成工序中，能够降低在电容器11的形成工序以后的工序中在玻璃基板10产生破裂的风险。
另外，电感器5仅形成于玻璃基板10，电容器11仅形成于绝缘树脂层6上，从而能够使得电感器5和电容器11配置于不同的层，通过不同的工序形成电感器5和电容器11，由此能够将作为电容器11的介电质层8界面的晶种层的无机贴合层2和介电质层8的侧蚀刻量抑制为最小。因此，通过蚀刻工序而能够避免将上电极图案9等蚀刻至所需程度以上。即，能够避免因蚀刻至所需程度以上而引起电容器11的电特性未达到期望的电特性的情况，能够稳定地控制电特性。
另外，减少形成电容器11的绝缘树脂层6的表面凹凸、下电极图案7的表面的凹凸，使得下电极图案7的算术表面粗糙度Ra小于或等于150nm。因此，因在下电极图案7的表面产生凹凸使得下电极图案7、上电极图案9的表面面积未到达设计值，由此能够避免电容器11的电特性未达到期望的电特性。其结果，能够进行电容器11的电特性的稳定控制，并且能够避免在下电极图案7与上电极图案9之间产生电短路。
此外，在上述第1实施方式中，对将玻璃基板用作芯基板而制作玻璃配线基板的情况进行了说明，但并不局限于玻璃基板，还可以将石英、硅晶片等的基板用作芯基板。
另外，在上述第1实施方式中，对应用于具有如下双工器的玻璃配线基板情况进行了说明，即，该双工器具有包含电容器11和电感器5在内的高频用滤波器，但并不局限于双工器，例如也可以应用于带通滤波器、发射器等具有包含电容器11以及电感器5在内的电路的玻璃配线基板。
(第2实施方式)
(半导体装置的构造)
也可以在图1所示的玻璃配线基板100安装半导体芯片、电容器、电感器等部件。另外，玻璃配线基板100可以是安装于其他配线基板的构造的半导体装置。
下面，对形成将玻璃基板用作芯基板的双工器的玻璃配线基板100进行说明。
图3是表示在玻璃配线基板100安装有半导体芯片、芯片部件303的半导体装置300的构造的概略剖面图。如图3所示，例如可以经由连接焊盘302将半导体芯片、芯片部件303安装于玻璃配线基板100而构成半导体装置300。
(第3实施方式)
图4是表示将图1所示的玻璃配线基板100安装于其他配线基板401的构造的概略剖面图。如图4所示，经由连接焊盘402将玻璃配线基板100安装于配线基板401而形成半导体装置400。
以上对本发明的实施方式进行了详细叙述，但实际上并不局限于上述实施方式，未超出本发明的主旨的范围的变更也包含于本发明。
实施例1
下面对实施例进行说明。在本实施例中，利用图5所示的第1实施方式所涉及的制造方法制作了玻璃配线基板100。
首先，在低膨胀玻璃基板10(厚度为300μm，CTE(热膨胀率)：3.5)形成了开口直径为80μm的贯通孔1。具体而言，作为第1处理而利用短脉冲激光进行加工，作为第2处理而利用氢氟酸水溶液进行蚀刻(参照图5(a))。
接下来，作为无机贴合层2而通过溅射法在玻璃基板表面层叠形成Ti膜和Cu膜，为了弥补贯通孔1内的溅射膜的较薄的部分而形成了无电解镀镍膜(参照图5(b))。
接下来，作为用于通过半加法形成由电感器5以及与外层连接的焊盘图案构成的配线图案4的晶种层而使用无机贴合层2，在使得“日立化成株式会社”制的干膜抗蚀剂RY-3525(厚度W为25μm)层叠于玻璃基板10的两面之后，通过光刻而形成了开口部(参照图5(c))。
接下来，通过电解镀铜以15μm的配线厚度而形成了贯通电极3以及电感器5的配线图案4，通过蚀刻将不需要的部分的晶种层去除而形成了芯配线基板110(参照图5(d))。
接下来，利用“味の素ファイテクノ社”制的厚度为25μm的绝缘树脂层6ABF将芯配线基板110的两面覆盖，形成了用于形成相对于芯配线基板110的表面的配线图案4而实现导通的导通孔12的开口部(参照图5(e))。
利用碱系的表面粗化液以60nm的算术表面粗糙度Ra对绝缘树脂层6的表面进行处理，作为用于形成电容器11的下电极图案7的晶种层而形成无电解镀铜膜，通过半加法以15μm的配线厚度形成了下电极图案7。获得的下电极图案7的算术表面粗糙度Ra为150nm。
接下来，在下电极图案7之上，作为介电质层8通过CVD成膜法以400nm的厚度形成了SiN膜，作为用于形成上电极图案9的晶种层而通过溅射法形成了Ti膜和Cu膜。
而且，在通过半加法以10μm的配线厚度形成上电极图案9以后，通过湿蚀刻法和干蚀刻法将上电极图案部、电容器图案部的介电质层8以及下电极图案7部以外的不需要的部分的晶种层和介电质层8去除，形成由下电极图案7、介电质层8以及上电极图案9构成的电容器11、以及用于与外部基板连接的配线图案18(参照图5(f))。
接下来，使得厚度为35μm的绝缘树脂层13层叠于电容器11和配线图案18上而形成用于实现与外部的导通的导通孔15a、15b，在绝缘树脂层13上以15μm的配线厚度形成配线图案14，在配线图案14之上形成有阻焊剂层16。如上形成了玻璃配线基板100(参照图5(g))。
在本实施例中，使得阻焊剂层16层叠于绝缘树脂层13上的配线图案14上，但层叠的配线层数和阻焊剂层的形成、绝缘树脂层的开口部的镀Ni、镀Au、钎焊等形成方法可以选择任意方法，并不特别规定。
对于通过上述工序制作的玻璃配线基板100，可以以无工序中途的玻璃破裂的方式制作配线基板。另外，获得的电特性也能够获得符合设计值的电容器的电特性值，能够将电容器部的短路的产生次数抑制得较低，能够获得能以高频使用的双工器。
工业实用性
本发明所涉及的玻璃配线基板及其制造方法可以用于由电感器、电容器构成的具有功能性材料的半导体部件。
标号的说明
1 贯通孔
2 无机贴合层
3 贯通电极
4 配线图案
5 电感器
6 绝缘树脂层
7 下电极图案
8 介电质层
9 上电极图案
10 玻璃基板
11 电容器
12a、12b 导通孔
13 绝缘树脂层
14 配线图案
15a、15b 导通孔
16 阻焊剂层
17 连接电极部
18 配线图案
100 玻璃配线基板
110 芯配线基板
302、402 连接焊盘
303 芯片部件
401 其他配线基板
403 半导体装置

Claims (12)

1.一种配线基板，其具有包含电感器和电容器在内的电路，
所述配线基板的特征在于，具有：
芯配线基板，其具有电感器以及焊盘图案，该电感器包含贯通电极和配线图案，具有经由无机贴合层而设置于芯基板的线圈构造，该焊盘图案设置于所述芯基板，与外层连接；
绝缘树脂层，其将所述芯配线基板的两面覆盖；
电容器，其形成于所述芯配线基板的一个面的所述绝缘树脂层之上，具有由与所述电感器的配线图案导通的下电极图案和上电极图案夹持介电质层的构造；以及
用于与外部基板连接的配线图案，其与所述焊盘图案导通而形成于所述绝缘树脂层之上。
2.根据权利要求1所述的配线基板，其特征在于，
所述电容器的所述下电极图案表面的算术表面粗糙度Ra大于或等于50nm而小于或等于150nm。
3.根据权利要求1或权利要求2所述的配线基板，其特征在于，
包含所述电感器和电容器在内的电路是高频用滤波器。
4.根据权利要求1至权利要求3中任一项所述的配线基板，其特征在于，
所述芯基板是厚度大于或等于50μm而小于或等于1000μm的玻璃基板。
5.根据权利要求1至权利要求4中任一项所述的配线基板，其特征在于，
形成有所述贯通电极的贯通孔的最大直径大于或等于15μm而小于或等于150μm。
6.根据权利要求1至权利要求5中任一项所述的配线基板，其特征在于，
所述电感器的所述配线图案的厚度小于或等于25μm。
7.根据权利要求1至权利要求6中任一项所述的配线基板，其特征在于，
所述无机贴合层是氧化锡、氧化铟、氧化锌、镍、镍磷、铬、氧化铬、氮化铝、氮化铜、氧化铝、钽、钛、铜中的单体材料的单层的膜，或者使大于或等于2种的材料复合而成的大于或等于2层的单层或层叠的膜。
8.根据权利要求1至权利要求7中任一项所述的配线基板，其特征在于，
所述电感器中包含的所述贯通电极以及所述配线图案，是铜、银、金、镍、铂、钯、钌、锡、锡银、锡银铜、锡铜、锡铋、锡铅中的任意者的单体金属，或者大于或等于两种的化合物的任意者。
9.根据权利要求1至权利要求8中任一项所述的配线基板，其特征在于，
所述绝缘树脂层由环氧系树脂、苯酚系树脂、聚酰亚胺树脂、环烯烃、PBO树脂、丙烯酸系树脂中的任一种材料、或者将至少两种材料组合而成的复合材料形成。
10.一种半导体装置，其特征在于，
所述半导体装置具有：
权利要求1至权利要求9中任一项所述的配线基板；以及
半导体芯片，其安装于上述配线基板。
11.一种半导体装置，其特征在于，
包含权利要求1至权利要求9中任一项所述的配线基板的模拟双工器安装于其他配线基板而构成所述半导体装置。
12.一种配线基板的制造方法，其特征在于，
所述配线基板的制造方法具有如下工序：
在芯基板形成贯通孔的工序；
在包含所述贯通孔的内侧在内的所述芯基板的表面形成无机贴合层，在该无机贴合层之上形成电感器以及与外层连接的焊盘图案以后，将未层叠所述电感器以及所述焊盘图案的区域的所述无机贴合层去除的工序；
在将所述无机贴合层去除的工序以后，利用绝缘树脂将形成有所述电感器以及所述焊盘图案的所述芯基板的两面覆盖，在该绝缘树脂形成用于与所述电感器以及所述焊盘图案实现导通的开口部的工序；
在所述绝缘树脂之上形成电容器以及外部连接配线图案的工序，其中，该电容器具有经由所述开口部与所述电感器导通的下电极图案、介电质层以及上电极图案按照该顺序层叠而成的构造，该外部连接配线图案经由所述开口部而与所述焊盘图案导通，与外部基板连接；以及
使得绝缘树脂以将所述电容器和所述外部连接配线图案覆盖的方式层叠，在该绝缘树脂形成用于与所述电容器的所述上电极图案和所述外部连接配线图案实现导通的开口部的工序。
CN201880072878.2A 2017-12-06 2018-12-05 配线基板、半导体装置以及配线基板的制造方法 Pending CN111328427A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2017-234558 2017-12-06
JP2017234558A JP2019102733A (ja) 2017-12-06 2017-12-06 配線基板、半導体装置、及び配線基板の製造方法
PCT/JP2018/044778 WO2019111966A1 (ja) 2017-12-06 2018-12-05 配線基板、半導体装置、及び配線基板の製造方法

Publications (1)

Publication Number Publication Date
CN111328427A true CN111328427A (zh) 2020-06-23

Family

ID=66750592

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201880072878.2A Pending CN111328427A (zh) 2017-12-06 2018-12-05 配线基板、半导体装置以及配线基板的制造方法

Country Status (5)

Country Link
US (1) US11006516B2 (zh)
EP (1) EP3723120A4 (zh)
JP (1) JP2019102733A (zh)
CN (1) CN111328427A (zh)
WO (1) WO2019111966A1 (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7409031B2 (ja) 2019-11-18 2024-01-09 Ｔｏｐｐａｎホールディングス株式会社 ガラスコア多層配線基板及びその製造方法
JP7421935B2 (ja) 2020-01-06 2024-01-25 日立Astemo株式会社 半導体装置
CN115118246A (zh) * 2021-03-23 2022-09-27 北京京东方技术开发有限公司 射频双工器及射频基板
TWI815483B (zh) * 2022-05-27 2023-09-11 友達光電股份有限公司 高頻電路結構及其製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55133597A (en) * 1979-04-06 1980-10-17 Hitachi Ltd Multilayer circuit board
JP2001126946A (ja) * 1999-10-28 2001-05-11 Murata Mfg Co Ltd 積層セラミック電子部品及びその製造方法
JP2002111222A (ja) * 2000-10-02 2002-04-12 Matsushita Electric Ind Co Ltd 多層基板
JP4387269B2 (ja) 2004-08-23 2009-12-16 株式会社テクニスコ ビアが形成されたガラス基板及びビアの形成方法
US7667557B2 (en) 2005-12-06 2010-02-23 Tdk Corporation Thin-film bandpass filter using inductor-capacitor resonators
JP5835475B2 (ja) * 2012-05-01 2015-12-24 株式会社村田製作所 高周波フィルタ
US10115671B2 (en) * 2012-08-03 2018-10-30 Snaptrack, Inc. Incorporation of passives and fine pitch through via for package on package
US20140104284A1 (en) * 2012-10-16 2014-04-17 Qualcomm Mems Technologies, Inc. Through substrate via inductors
JP2017073424A (ja) * 2015-10-05 2017-04-13 日本特殊陶業株式会社 配線基板及びその製造方法
JP6672756B2 (ja) * 2015-12-04 2020-03-25 株式会社村田製作所 電子部品および電子部品の製造方法

Also Published As

Publication number Publication date
EP3723120A1 (en) 2020-10-14
JP2019102733A (ja) 2019-06-24
US11006516B2 (en) 2021-05-11
US20200275548A1 (en) 2020-08-27
EP3723120A4 (en) 2021-01-06
WO2019111966A1 (ja) 2019-06-13

Similar Documents

Publication Publication Date Title
US11406025B2 (en) Glass wiring board, method for manufacturing the same, and semiconductor device
KR100647180B1 (ko) 반도체 장치 및 그 제조 방법, 캐패시터 구조체 및 그 제조방법
CN111328427A (zh) 配线基板、半导体装置以及配线基板的制造方法
US8043896B2 (en) Semiconductor chip, method of manufacturing the semiconductor chip and semiconductor chip package including an inclined via hole
JP5755690B2 (ja) 基板内蔵用積層セラミック電子部品及び積層セラミック電子部品内蔵型印刷回路基板
JP2012182604A (ja) 弾性波フィルタ部品
JP2020115587A (ja) キャパシタ
US11270922B2 (en) Radio-frequency module
JP5456989B2 (ja) 電子部品の製造方法
JP2019016672A (ja) 実装基板及び実装基板の製造方法
JP2018107419A (ja) 貫通電極基板、貫通電極基板を備える実装基板並びに貫通電極基板の製造方法
JP2014027249A (ja) 電子部品の製造方法
JP5133091B2 (ja) 電子部品及びその製造方法
JP4447881B2 (ja) インターポーザの製造方法
US11430730B2 (en) Wiring substrate and semiconductor device
US10609813B2 (en) Capacitive interconnect in a semiconductor package
US20100164061A1 (en) Semiconductor chip, semiconductor mounting module, mobile communication device, and process for producing semiconductor chip
JP2020188091A (ja) キャパシタ
JP7182084B2 (ja) 貫通電極基板およびその製造方法
US20230138349A1 (en) Embedded packaging structure
JP6955943B2 (ja) 配線基板及び電子装置
JP2022110076A (ja) 配線基板及び配線基板を備える実装基板並びに配線基板の製造方法
JP2006197413A (ja) 薄膜圧電共振素子、薄膜圧電共振器及びそれらの製造方法
JP2005197389A (ja) 半導体モジュール
CN115831905A (zh) 电子元件及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination