JP2020115587A - キャパシタ - Google Patents
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Abstract
【課題】上部電極、基板、下部電極からなる基板容量の発生を防止したキャパシタを提供する。【解決手段】本発明の一側面に係るキャパシタは、基板と、基板上に形成された下部電極と、下部電極上に形成された誘電体膜と、誘電体膜上の一部に形成された上部電極と、上部電極に接続する第１端子電極と、を備え、上部電極及び第１端子電極は、第１端子電極側からキャパシタを見た平面視において、下部電極の形成領域内に形成されている。【選択図】図１
Description
本発明は、キャパシタに関する。
半導体集積回路に用いられる代表的なキャパシタ素子として、例えばＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）キャパシタがよく知られている。ＭＩＭキャパシタは、絶縁体を下部電極と上部電極とで挟んだ平行平板型の構造を有するキャパシタである。
例えば特許文献１には、絶縁特性及びリーク電流特性の劣化を防止する薄膜ＭＩＭキャパシタを提供する技術について開示されている。特許文献１に記載の薄膜ＭＩＭキャパシタは、基板と、該基板上に形成された貴金属からなる下部電極と、該下部電極上に形成された誘電体層薄膜と、該誘電体薄膜上に形成された貴金属からなる上部電極と、を有する。
キャパシタは、上部電極及び下部電極を、外部と電気的に接続させるための端子電極を備える。しかしながら、上部電極に接続する端子電極が下部電極の形成領域を超えて延在した場合、上部電極に繋がる端子電極と下部電極が接近し、基板を挟んで容量結合する場合がある。この結果、上部電極、誘電体膜、下部電極からなる真正容量と並列接続した、上部電極、基板、下部電極からなる浮遊容量が生じる。上部電極、基板、下部電極からなる浮遊容量を基板容量という。
上部電極と下部電極との間に電圧が印加されたときに基板容量の変動が顕在化する。容量変動が起こると、キャパシタが所望の電荷を貯めることができないため、キャパシタが実装された電子回路が動作不良となる。また、電子回路を複数の周波数で動作させる場合、動作周波数で基板容量が真正容量や浮遊容量と比較して大きく変動すると、所望の電荷を貯めることができないことがある。この結果、キャパシタが実装された電子回路が動作不良となる。
本発明はこのような事情に鑑みてなされたものであり、上部電極、基板、下部電極からなる基板容量の発生を防止したキャパシタを提供することを目的とする。
本発明の一側面に係るキャパシタは、基板と、基板上に形成された下部電極と、下部電極上に形成された誘電体膜と、誘電体膜上の一部に形成された上部電極と、上部電極に接続する第１端子電極と、を備え、上部電極及び第１端子電極は、第１端子電極側からキャパシタを見た平面視において、下部電極の形成領域内に形成されている。
本発明によれば、上部電極、基板、下部電極からなる基板容量の発生を防止することができる。
（第１実施形態）
図１は、本実施形態に係るキャパシタの構成要素の形成領域を示す平面図である。図２は、本実施形態に係るキャパシタの断面図である。
図１は、本実施形態に係るキャパシタの構成要素の形成領域を示す平面図である。図２は、本実施形態に係るキャパシタの断面図である。
基板１上には絶縁膜２が形成されており、絶縁膜２上に下部電極３が形成されている。絶縁膜２及び下部電極３上には、下部電極３を被覆する誘電体膜４が形成されている。誘電体膜４上の一部には上部電極５が形成されている。誘電体膜４及び上部電極５上には保護層６が形成されており、保護層６には上部電極５を露出させる開口部６ａと、下部電極３の一部を露出させる開口部６ｂが形成されている。保護層６の開口部６ａ，６ｂをそれぞれ埋め込むように保護層６上には第１端子電極７ａ及び第２端子電極７ｂが形成されている。第１端子電極７ａは上部電極５に接続されており、第２端子電極７ｂは下部電極３に接続されている。なお、第１端子電極７ａ及び第２端子電極７ｂを区別する必要がない場合には、単に端子電極７という。
本実施形態では、上部電極５及び第１端子電極７ａは、端子電極７側からキャパシタを見た平面視において（図１）、下部電極３の形成領域内に形成されている。また、第２端子電極７ｂも、端子電極７側からキャパシタを見た平面視において、下部電極３の形成領域内に形成されている。また、上部電極５は、端子電極７側からキャパシタを見た平面視において、第１端子電極７ａの形成領域内に形成されている。以下、本実施形態のキャパシタを構成する各層の材料及び厚さの一例について説明する。
基板１の材料に限定はないが、シリコン基板やガリウム砒素基板等の半導体基板、ガラスやアルミナ等の絶縁性基板が好ましい。例えば、基板１の長辺の長さは２００μｍ〜６００μｍ、短辺の長さは１００μｍ〜３００μｍである。また、基板の厚さに限定はないが、５μｍ以上３００μｍ以下が好ましい。基板の厚さが５μｍより薄い場合、基板の機械的強度が弱くなるため、後述するキャパシタの製造において、バックグラインドやダイシング時にウエハに割れや欠けが生じる。基板の厚さが３００μｍより厚い場合、キャパシタの縦、横の長さよりも厚くなってしまい、キャパシタの実装時のハンドリングが難しくなる。
また、基板を含めたキャパシタ全体の厚さは、１０μｍ以上３００μｍ以下が好ましい。
また、基板を含めたキャパシタ全体の厚さは、１０μｍ以上３００μｍ以下が好ましい。
絶縁膜２の材料に限定はないが、ＳｉＯ2、ＳｉＮ、Ａｌ2Ｏ3、ＨｆＯ2、Ｔａ2Ｏ5、ＺｒＯ2等からなる絶縁膜が好ましい。絶縁膜の厚さに限定はないが、基板とその上部に形成されるキャパシタが絶縁できればよく、０．０５μｍ以上であることが好ましい。
下部電極３の材料に限定はないが、Ｃｕ、Ａｇ、Ａｕ、Ａｌ、Ｎｉ、Ｃｒ、Ｔｉ等からなる金属又はこれらの金属を含む導電体が好ましい。下部電極の厚さに限定はないが、０．５μｍ以上１０μｍ以下が好ましく、２μｍ以上６μｍ以下がさらに好ましい。下部電極厚が０．５μｍより薄い場合、電極の抵抗が大きくなり、キャパシタの高周波特性に影響を及ぼす。下部電極厚が１０μｍより厚い場合、電極の応力によって素子の機械的強度が弱くなり、キャパシタが歪む可能性がある。
誘電体膜４の材料に限定はないが、ＳｉＯ2、ＳｉＮ、Ａｌ2Ｏ3、ＨｆＯ2、Ｔａ2Ｏ5、ＺｒＯ2等の酸化物、窒化物が好ましい。誘電体膜の厚さは、特に限定はないが、０．１μｍ以上１．５μｍ以下が好ましい。
上部電極５の材料に限定はないが、Ｃｕ、Ａｇ、Ａｕ、Ａｌ、Ｎｉ、Ｃｒ、Ｔｉ等からなる金属又はこれらの金属を含む導電体が好ましい。上部電極５の厚さは、限定はないが、下部電極３と同様の理由から、０．５μｍ以上１０μｍ以下が好ましく、２μｍ以上６μｍ以下がさらに好ましい。また、下部電極３の厚さは上部電極５の厚さよりも厚いことが好ましい。下部電極３の長さは上部電極５の長さより長い。このため、下部電極３の厚さが薄い場合、等価直列抵抗（ＥＳＲ）が大きくなるためである。
保護層６の材料に特に限定はないが、ポリイミド等の樹脂材料が好ましい。保護層６の厚さに限定はないが、１μｍ以上２０μｍ以下が好ましい。保護層の厚さが１μｍより薄い場合、保護層６を挟んだ第１端子電極７ａと下部電極３の間の容量が、誘電体膜４を挟んだ下部電極３と上部電極５の間の容量と比較して大きくなり、保護層６を挟んだ容量の電圧変動や周波数特性がキャパシタ全体に影響を及ぼす。保護層６の厚さを２０μｍより厚くしようとすると、高粘度の保護層材料が必要となり、厚さの制御が難しく、キャパシタ容量にばらつきを生じる要因となる。また、保護層６の周縁は、上面から見た場合、ダイシングした基板１の端部と下部電極３を覆う誘電体膜４の側壁の間にあってもよい。下部電極３の側壁部の誘電体膜厚は薄くなったり、段差部分で堆積していないことがあり、本実施形態に係るキャパシタが、はんだ実装される際に、はんだと下部電極３が接触することを回避することができる。
端子電極７の材料に限定はないが、下部電極３及び上部電極５の材料よりも抵抗率の低い材料であることが好ましく、ＣｕやＡｌ等からなる金属であることが好ましい。これにより抵抗を下げることが可能となるからである。また、端子電極７の最表面は、ＡｕやＳｎであってもよい。
本実施形態では、上部電極５及び第１端子電極７ａは、端子電極７側からキャパシタを見た平面視において、下部電極３の形成領域内に形成されている（図１）。換言すれば、上部電極５及び第１端子電極７ａは、キャパシタを上から見た平面視において、下部電極３の周縁で画定される領域内にのみ形成されている。このような構造にすることによって、電圧印加時に、上部電極５と第１端子電極７ａから出る電気力線は、誘電体膜４と保護層６を通って、図２の断面図において上部電極５と第１端子電極７ａの下方に形成される下部電極３に入る。第１端子電極７ａは下部電極３の外側に形成されていないため、上部電極５と下部電極３は基板１を挟んだ容量結合をしない。
これに対して図３に示す比較例の構造では、第１端子電極７ａは下部電極３の形成領域を超えて延在している。このため、電圧印加時に、上部電極５と第１端子電極７ａから出る電気力線の一部が、誘電体膜４、保護層６、絶縁膜２及び基板１を通って、下部電極３に入る。この結果、上部電極５、誘電体膜４、下部電極３からなる真正容量と並列接続した、上部電極５、基板１、下部電極３からなる浮遊容量である基板容量Ｃａが生じる。上部電極５と下部電極３との間に電圧が印加されたときに基板容量Ｃａの変動が顕在化する。容量変動が起こると、キャパシタが所望の電荷を貯めることができないため、キャパシタが実装された電子回路が動作不良となる。また、電子回路を複数の周波数で動作させる場合、動作周波数で基板容量が真正容量や浮遊容量と比較して大きく変動すると、所望の電荷を貯めることができないことがある。この結果、キャパシタが実装された電子回路が動作不良となる。
本実施形態によれば、上述したように、上部電極５と下部電極３は基板１を挟んだ容量結合をしないため、電圧が印加されたときに基板容量の変動が全体の容量に影響しない。また、本実施形態の構造とすることによって、基板容量が顕在化しないため、基板容量が全体のキャパシタ容量の周波数特性に影響しない。
また、本実施形態では、端子電極７は保護層６の側壁部分に形成されていないため、平坦な形状をしている。端子電極７が保護層６の側壁に形成される場合、端子電極７を形成する金属膜が側壁の段差で途切れたり、電圧印加時に電界が集中して、キャパシタの絶縁耐性に悪影響がある。保護層６の上面にのみ平坦な端子電極７を形成することにより、キャパシタの絶縁耐性を向上させることができる。
さらに、本実施形態では、上部電極５は、端子電極７側からキャパシタを見た平面視において、第１端子電極７ａの形成領域内に形成されている。上部電極５が端子電極７の形成領域を超えて延在すると、上部電極５の延在部の存在により、真正容量に直列接続される等価直列抵抗（ＥＳＲ）や等価直列インダクタンス（ＥＳＬ）が大きくなり、Ｑ値が低下する。本実施形態によれば、上部電極５は第１端子電極７ａの形成領域内に形成されていることから、等価直列抵抗（ＥＳＲ）や等価直列インダクタンス（ＥＳＬ）を低減でき、Ｑ値を向上させることができる。
次に、本実施形態に係るキャパシタの製造方法について図４〜図９を参照して説明する。
図４に示すように、基板１上に絶縁膜２を形成する。絶縁膜２は、ＳｉＯ2、ＳｉＮ、Ａｌ2Ｏ3からなる絶縁膜が好ましい。絶縁膜２は、スパッタリング法やＣＶＤ（化学的気相堆積）法で形成することができる。絶縁膜２の厚さは、０．１μｍ以上であることが好ましい。
次に、図５に示すように、絶縁膜２上に下部電極３のパターンを形成する。下部電極３として、例えば、Ｃｕ、Ａｇ、Ａｕ、Ａｌからなる金属又はこれらを含む導電体を堆積する。下部電極３の厚さは、０．５μｍ以上１０μｍ以下が好ましく、２〜６μｍがさらに好ましい。下部電極３のパターン形成の方法に限定はないが、例えばセミアディティブ工法を使用する。セミアディティブ工法では、スパッタリングや無電解めっきによりシード層を成膜し、フォトリソグラフィ技術によりシード層の一部を開口するレジストパターンを形成し、無電解めっきにより開口部に下部電極材料を形成し、レジストを剥離し、最後に下部電極材料が形成されていない部位のシード層を除去する。
次に、図６に示すように、下部電極３の領域を含む基板全面に誘電体膜４を形成し、パターニングを行って、誘電体膜４の一部を露出させる開口部４ａを形成する。誘電体膜４として、例えば、ＳｉＯ2、ＳｉＮ、Ａｌ2Ｏ3、ＨｆＯ2、Ｔａ2Ｏ5等の酸化物又は窒化物を０．１μｍ以上１．５μｍ以下の厚さで形成する。誘電体膜４は、スパッタリング法やＣＶＤ法で形成することができる。パターニングは、例えばフォトリソグラフィ及びエッチングにより行う。
次に、図７に示すように、誘電体膜４の一部に上部電極５のパターンを形成する。上部電極５として、例えば、Ｃｕ、Ａｇ、Ａｕ、Ａｌからなる金属又はこれらを含む導電体を堆積する。上部電極５の厚さは、０．５μｍ以上１０μｍ以下が好ましく、２〜６μｍがさらに好ましい。上部電極５のパターン形成の方法に限定はないが、下部電極３と同様に、例えばセミアディティブ工法を使用する。
次に、図８に示すように、保護層６を堆積し、パターニングを行って、保護層６に上部電極５を露出させる開口部６ａと、誘電体膜４を露出させる開口部６ｂとを形成する。例えば、保護層６として、ポリイミド等の樹脂材料を堆積する。保護層６の厚さは、１〜２０μｍが好ましい。パターニングでは、フォトリソグラフィ技術により保護層６上にレジストパターンを形成し、レジストパターンをマスクとして保護層６の不要な部分をエッチングする。
次に、図９に示すように、保護層６の開口部６ａ，６ｂをそれぞれ埋め込む第１端子電極７ａ及び第２端子電極７ｂのパターンを形成する。本実施形態では、第１端子電極７ａ及び第２端子電極７ｂを下部電極３の形成領域内にのみ形成する。また、保護層６の上面のみに第１端子電極７ａ及び第２端子電極７ｂを形成し、保護層６の側壁に第１端子電極７ａ及び第２端子電極７ｂを形成しないことが好ましい。また、できるだけ上部電極５の全面に接続するように第１端子電極７ａをパターン形成することが好ましい。端子電極７として、例えばＣｕ又はＡｌを用いる。Ｃｕ又はＡｌからなる端子電極７は、スパッタリングやめっきで形成することができる。また、端子電極７はＮｉ／Ａｕをめっきすることが好ましい。端子電極７のパターン形成の方法に限定はないが、下部電極３と同様に、例えばセミアディティブ工法を使用する。
以上のようにして本実施形態に係るキャパシタが製造される。
（第２実施形態）
第２の実施形態以降では第１の実施形態と共通の事柄についての記述を省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については実施形態毎には逐次言及しない。
第２の実施形態以降では第１の実施形態と共通の事柄についての記述を省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については実施形態毎には逐次言及しない。
図１０は、第２実施形態に係るキャパシタの断面図である。
第２実施形態では、下部電極３が形成される基板１の領域には、複数のトレンチが形成されており、凹凸構造をなしている。基板１のトレンチを被覆するように、絶縁膜２、下部電極３、誘電体膜４、上部電極５が順に形成されている。
第２実施形態では、下部電極３が形成される基板１の領域には、複数のトレンチが形成されており、凹凸構造をなしている。基板１のトレンチを被覆するように、絶縁膜２、下部電極３、誘電体膜４、上部電極５が順に形成されている。
第２実施形態によれば、下部電極３が形成される基板１の領域には、複数のトレンチが形成されていることから、容量結合する下部電極３の表面積を増大させることができ、キャパシタの容量値を増大させることができる。
第２実施形態に係るキャパシタは、下記のようにして製造される。まず、基板１上にレジストパターンを形成し、当該レジストパターンをマスクとした異方性ドライエッチングにより、基板１に複数のトレンチ１ａを形成する。その後、第１実施形態と同様に図４〜図９に示した工程を経ればよい。
（第３実施形態）
図１１は、第３実施形態に係るキャパシタの断面図である。
第３実施形態では、基板１にピラミッド形状のテクスチャ構造が形成されている。これにより、第３実施形態では、基板１のピラミッドの斜面を被覆するように、絶縁膜２、下部電極３、誘電体膜４、上部電極５が順に形成されている。
図１１は、第３実施形態に係るキャパシタの断面図である。
第３実施形態では、基板１にピラミッド形状のテクスチャ構造が形成されている。これにより、第３実施形態では、基板１のピラミッドの斜面を被覆するように、絶縁膜２、下部電極３、誘電体膜４、上部電極５が順に形成されている。
第３実施形態によれば、下部電極３が形成される基板１の領域には、複数のピラミッド構造が形成されていることから、容量結合する下部電極３の表面積を増大させることができ、キャパシタの容量値を増大させることができる。
第３実施形態に係るキャパシタを製造するには、基板材料としてシリコン基板を使用することが好ましい。基板１に形成されるテクスチャ構造は、（１００）面のシリコン基板をＮａＯＨやＫＯＨ等のアルカリ溶液に浸漬し、（１１１）面を露出させることで形成することができる。（１１１）面が出ると、図１１内のピラミッドの斜面をなす二辺の間の角θ1は、１１０°程度となる。
その後、第１実施形態と同様に図４〜図９に示した工程を経ればよい。
その後、第１実施形態と同様に図４〜図９に示した工程を経ればよい。
以上、本発明の例示的な実施形態について説明した。
本実施形態に係るキャパシタ１０は、基板１と、基板１上に形成された下部電極３と、下部電極３上に形成された誘電体膜４と、誘電体膜４上の一部に形成された上部電極５と、上部電極５に接続する第１端子電極７ａと、を備え、上部電極５及び第１端子電極７ａは、第１端子電極７ａ側からキャパシタ１０を見た平面視において、下部電極３の形成領域内に形成されている（図２）。これにより、電圧印加時に、上部電極５と第１端子電極７ａから出る電気力線は、誘電体膜４と保護層６を通って、図２の断面図において上部電極５と第１端子電極７ａの下方に形成される下部電極３に入る。第１端子電極７ａは下部電極３の外側に形成されていないため、上部電極５と下部電極３は基板１を挟んだ容量結合をしない。このように、上部電極５と下部電極３は基板１を挟んだ容量結合をしないため、電圧が印加されたときに基板容量の変動が全体の容量に影響しない。また、本実施形態の構造とすることによって、基板容量が顕在化しないため、基板容量が全体のキャパシタ容量の周波数特性に影響しない。
例えば、下部電極３に接続する第２端子電極７ｂをさらに備え、第２端子電極７ｂは、第１端子電極７ａ側からキャパシタ１０を見た平面視において、下部電極３の形成領域内に形成されている（図２）。このように、第１端子電極７ａ及び第２端子電極７ｂの双方が下部電極３の形成領域内に形成されることにより、下地の段差の影響を受けずに平坦な端子電極７となる。この結果、端子電極７を形成する金属膜が側壁の段差で途切れたり、電圧印加時に電界が集中して、キャパシタの絶縁耐性が低下することを防止できる。
好ましくは、上部電極５は、第１端子電極７ａ側からキャパシタ１０を見た平面視において、第１端子電極７ａの形成領域内に形成されている（図２）。これにより、真正容量に直列接続される等価直列抵抗（ＥＳＲ）や等価直列インダクタンス（ＥＳＬ）を低減でき、Ｑ値を向上させることができる。
好ましくは、下部電極３が形成される基板１の領域には、トレンチ１ａが形成されている（図１０）。これにより、容量結合する下部電極３の表面積を増大させることができ、キャパシタの容量値を増大させることができる。
例えば、トレンチ１ｂの内壁はテーパー形状をなしている（図１１）。これにより、トレンチの内壁が垂直な場合と比べて、トレンチの内壁を被覆するように形成される下部電極３及び上部電極５の応力が低減される。
なお、以上説明した各実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更／改良され得るととともに、本発明にはその等価物も含まれる。即ち、各実施形態に当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。例えば、各実施形態が備える各要素及びその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。さらに、図面の寸法比率は図示の比率に限られるものではない。また、各実施形態は例示であり、異なる実施形態で示した構成の部分的な置換又は組み合わせが可能であることは言うまでもなく、これらも本発明の特徴を含む限り本発明の範囲に包含される。
１…基板
１ａ，１ｂ…トレンチ
２…絶縁膜
３…下部電極
４…誘電体膜
４ａ…開口部
５…上部電極
６…保護層
６ａ，６ｂ…開口部
７…端子電極
７ａ…第１端子電極
７ｂ…第２端子電極
１０，１０ａ…キャパシタ
１ａ，１ｂ…トレンチ
２…絶縁膜
３…下部電極
４…誘電体膜
４ａ…開口部
５…上部電極
６…保護層
６ａ，６ｂ…開口部
７…端子電極
７ａ…第１端子電極
７ｂ…第２端子電極
１０，１０ａ…キャパシタ
Claims (5)
- 基板と、
前記基板上に形成された下部電極と、
前記下部電極上に形成された誘電体膜と、
前記誘電体膜上の一部に形成された上部電極と、
前記上部電極に接続する第１端子電極と、
を備え、
前記上部電極及び前記第１端子電極は、前記第１端子電極側からキャパシタを見た平面視において、前記下部電極の形成領域内に形成されている、
キャパシタ。 - 前記下部電極に接続する第２端子電極をさらに備え、
前記第２端子電極は、前記第１端子電極側からキャパシタを見た平面視において、前記下部電極の形成領域内に形成されている、
請求項１に記載のキャパシタ。 - 前記上部電極は、前記第１端子電極側からキャパシタを見た平面視において、前記第１端子電極の形成領域内に形成されている、
請求項１又は２に記載のキャパシタ。 - 前記下部電極が形成される前記基板の領域には、トレンチが形成されている、
請求項１〜３のいずれか一項に記載のキャパシタ。 - 前記下部電極が形成される前記基板の領域には、ピラミッド構造が形成されている、
請求項１〜３のいずれか一項に記載のキャパシタ。
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