JP5456989B2 - 電子部品の製造方法 - Google Patents

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Description

本発明は、多層セラミック基板を用いた電子部品の製造方法に関する。
携帯電話をはじめとする移動体無線通信機器の分野においては、通信システムや通信周波数バンドの複数化が進むと共に、アプリケーションの増加、多様化が進んでいる。このため、移動体無線通信機器に搭載される高周波モジュールや高周波デバイスには、部品搭載スペースの制約から小型化及び低背化の要求が強い。
モジュールの小型化を実現するために、インダクタやキャパシタをはじめとする受動部品を集積したＩＰＤ(Integrated Passive Device)が採用されている。また、さらなる小型化のために、多層セラミックからなるパッケージ基板の表面に薄膜からなるＩＰＤを形成し、その上に機能素子や受動素子を実装する構造が提案されている。
特許文献１には、セラミック基板上に絶縁層を挟んで受動デバイスを形成したＩＣチップが記載されている。また、特許文献２及び３には、セラミックシートの表面に多数のパッケージ作製区画を設け、その作製区画内に機能素子を実装するためのキャビティーを形成する技術が記載されている。
特開平１０−９８１５８号公報 特許第３４２７０３１号公報 特許第３４０４３７５号公報
従来の多層セラミック基板を用いたモジュールでは、ＩＰＤが形成される面と反対側の面に、外部接続用の電極パッドをはじめとする導体パターンを印刷等により形成していた。この導体パターンは所定の厚みを持つため、導体パターンがセラミック基板の平坦面から大きく突出し、表面に凹凸が生じる場合があった。これにより、加熱・冷却工程における熱伝導性の低下や、基板のチャック時における安定性の低下が生じ、結果として製造歩留まりが低下してしまうという課題があった。
本発明は上記の課題に鑑みてなされたものであり、多層セラミック基板を用いた電子部品において、導体パターンが形成される面の平坦性を向上させることにより、製造歩留まりを向上させた電子部品の製造方法を提供することを目的とする。
本発明は、積層されたグリーンシートの第１の主面に、内部配線と電気的に接続された導体パターンを印刷する工程と、前記導体パターンに対応する領域に開口部が形成された開口グリーンシートを前記第１の主面に重ねる工程と、前記開口グリーンシートが重ねられた積層グリーンシートを積層方向に加圧する工程と、前記積層グリーンシートと前記導体パターンとを一括して焼成することにより、多層セラミック基板を形成する工程と、前記多層セラミック基板における前記第１の主面の反対側の第２の主面に、前記内部配線と電気的に接続された電子素子を設ける工程と、を有し、前記積層グリーンシートと前記導体パターンとを一括して焼成する工程は、前記積層グリーンシートを加圧する工程において前記導体パターンの表面が前記開口グリーンシートの表面と同一平面または前記開口部の内側に窪んだ形状となるようにすることで、焼成後の前記多層セラミック基板及び前記導体パターンの表面が同一平面または表面の凹凸が５μｍ以下となるように焼成を行うことを特徴とする電子部品の製造方法である。本発明によれば、第１の主面に形成された導体パターンが、開口グリーンシートの開口部に埋め込まれるため、焼成後における多層セラミック基板の平坦性を向上させることができる。これにより、その後の製造プロセスにおける熱伝導性及び安定性が向上するため、製造歩留まりを向上させることができる。
上記構成において、前記積層グリーンシートを加圧する工程において、前記導体パターンの表面が前記開口グリーンシートの表面と同一平面または前記開口部の内側に窪んだ形状となる構成とすることができる。この構成によれば、多層セラミック基板の平坦性をさらに向上させることができる。
上記構成において、前記セラミック基板を形成する工程の後に、前記導体パターンの表面に保護膜を形成する工程をさらに有する構成とすることができる。この構成によれば、導体パターンのマイグレーションを抑制することができる。
上記構成において、前記電子素子を設ける工程は、前記多層セラミック基板の前記第２の主面に金属層を形成することにより、前記電子素子を形成する工程を含む構成とすることができる。この構成によれば、多層セラミック基板の平坦性が確保されることにより、第２の主面に金属層を形成する工程の歩留まりを向上させることができる。
上記構成において、前記第１の主面における、前記導体パターンが印刷されていない領域にキャビティーを形成する工程と、前記キャビティーの底面に、前記積層グリーンシートの前記内部配線と電気的に接続された導体パターンを形成する工程と、をさらに有する構成とすることができる。
上記構成において、前記キャビティーの底面に、前記内部配線と電気的に接続された、前記電子素子とは別の電子素子を設ける工程をさらに有する構成とすることができる。この構成によれば、キャビティー内に電子素子を設けることにより、装置を小型化・低背化することができる。
上記構成において、前記導体パターンは、Ａｇ、Ｃｕ、またはＮｉを主成分とする導体からなる構成とすることができる。
上記構成において、前記多層セラミック基板を、所定の区画ごとに切断する工程をさらに有する構成とすることができる。
本発明は、内部配線を有し、第１の主面に凹部を有する多層セラミック基板と、前記凹部の底面に設けられ、前記内部配線と電気的に接続され、前記多層セラミック基板と一括して焼成された導体パターンと、を具備することを特徴とするウェハである。本発明によれば、第１の主面に形成された凹部に導体パターンが埋め込まれているため、導体パターンが形成される面の平坦性を向上させることができる。本発明の多層セラミック基板を用いて電子部品の製造を行うことで、製造歩留まりを向上させることができる。
本発明によれば、多層セラミック基板を用いた電子部品において、導体パターンが形成される面の平坦性を向上させることができるため、製造歩留まりを向上させることができる。
最初に、本発明が解決すべき課題について、図面を用いて詳細に説明する。
図１は、ウェハ状態の多層セラミック基板の上面図である。誘電体ウェハ１０の表面には、電子部品であるＲＦ(Radio Frequency)モジュールを形成するための部品形成区画１２が規則正しく設けられている。また、誘電体ウェハ１０には、所定の方向にオリエンテーションフラット１４が形成されている。
図２は、従来例に係る多層セラミック基板の断面図である。多層セラミック基板２０は、セラミック基板２０ａ〜２０ｃが縦方向に積層されてなる。それぞれのセラミック基板には貫通孔が形成され、その中に貫通配線２２ａが形成されている。また、それぞれのセラミック基板の接合面には内層配線２２ｂが形成されている。これらの貫通配線２２ａ及び内層配線２２ｂを合わせた内部配線２２により、多層セラミック基板２０の上面と下面が電気的に接続されている。
多層セラミック基板２０の上面は、様々な電子素子（受動素子や機能素子）を設けるための領域である。これらの電子素子は、例えば薄膜形成技術を用いて基板表面に直接形成されるか、基板表面に形成された実装用の電極パッド（不図示）に半田付けされるなどして、内部配線２２と電気的に接続される。
多層セラミック基板２０の下面には、内部配線２２と電気的に接続された導体パターン２４が形成されている。導体パターン２４は例えば、多層セラミック基板２０を用いて製造される電子部品を外部に実装するための電極パッドを含む。導体パターン２４の厚みは通常１０〜５０μｍ程度であり、焼成により５〜３０μｍ程度となる。また、マイグレーションを防止するために、導体パターン２４の表面には保護膜２６が設けられている。保護膜２６は例えば、導体パターン２４の側から順にＮｉ／Ｐｄ／ＡｕやＮｉ／Ａｕ、あるいはＣｕが積層されてなり、合計の厚みは２〜５μｍ程度である。
上記の導体パターン２４及び保護膜２６は所定（例えば、２０μｍ）の厚みをもつため、多層セラミック基板２０の下面には凹凸が生じる。これにより、加熱工程や冷却工程において効率的な過熱・放熱ができない場合や、設定温度と実際の温度にずれが生じる場合があった。例えば、多層セラミック基板２０上面に受動素子を形成する工程において、めっきに用いるシード層をイオンミリングにより除去する場合、放熱効率が悪いと多層セラミック基板２０が過熱状態となり、レジストが変質硬化することにより後のレジスト除去が不可能となる場合があった。また、多層セラミック基板２０の下面が平坦でないために、レジストの露光時などにおける基板のチャックが不安定になる場合や、搬送時におけるトラブル発生の原因となる場合があった。その結果、製造プロセスにおける歩留まりが低下してしまうという課題があった。
以上のように、多層セラミック基板２０において導体パターン２４が形成される面（すなわち、受動素子や機能素子が設けられる面の反対側）には、所定の平坦性が求められる。製造プロセスに支障が出ない程度の平坦度の目安としては、基板平面に対して凹凸が約５μｍ未満であることが望ましい。以下の実施例では、多層セラミック基板を用いた電子部品において、導体パターンが形成される面の平坦性を向上させることにより、製造歩留まりを向上させた電子部品及びその製造方法について図面を用いて説明する。
以下、図３（ａ）〜図３（ｆ）を用い、実施例１に係る電子部品の製造に用いられるウェハ（多層セラミック基板）の製造方法について説明する。図３（ａ）は、積層されたグリーンシートの断面図である。図示するように、グリーンシート３０ａ〜３０ｃが縦方向に積層されている。グリーンシート３０ａ〜３０ｃは例えば、アルミナ（Ａｌ２Ｏ３）、シリコン酸化物（ＳｉＯ２）、チタン酸化物（ＴｉＯ２）またはカルシウム酸化物（ＣａＯ）等の金属酸化物からなる。各々のグリーンシート３０ａ〜３０ｂには貫通孔が形成され、その中にＡｇ、ＡｕまたはＣｕ等の金属を埋め込むことにより貫通配線２２ａが形成されている。また、図示しないが、積層前のグリーンシート３０ｂ〜３０ｃの表面には、同じくＡｇ、ＡｕまたはＣｕ等の金属からなる配線パターンが形成されており、積層後にシート間に挟まれることにより内層配線２２ｂが形成されている。貫通配線２２ａ及び内層配線２２ｂを合わせた内部配線２２は、図１の従来例にて示したものと同じであり、最上層のグリーンシート３０ａの表面から最下層のグリーンシート３０ｃの表面へと導通している。
図３（ｂ）を参照に、積層されたグリーンシート３０ａ〜３０ｃの下面（第１の主面）に、内部配線２２と電気的に接続された導体パターン２４を印刷により形成する。導体パターン２４は、例えばＡｇ、Ｃｕ、またはＮｉを主成分とする導体からなる。
図３（ｃ）を参照に、導体パターン２４が形成されたグリーンシート３０ａ〜３０ｃの下面に、開口グリーンシート３０ｄを重ねる。開口グリーンシート３０ｄには、導体パターン２４に対応した位置に開口部３２が設けられている。これにより、開口グリーンシート３０ｄの開口部から、導体パターン２４が表面に露出する。導体パターン２４は、外部への接続等に支障のない範囲で露出していればよい。従って図示するように、開口部３２は導体パターン２４と同一形状である必要はなく、開口部３２が下から見た場合に導体パターン２４より小さく形成されていてもよい。
図３（ｄ）を参照に、開口グリーンシート３０ｄが重ねられた積層グリーンシート３０を、水圧等を用いて上下方向（シートの積層方向）に加圧する。これにより、導体パターン２４の一部が開口部３２の開口方向に押し出される。このとき、導体パターン２４の表面は、開口グリーンシート３０ｄの表面と同一平面か、それよりも開口部３２の内側に窪んだ形状となることが好ましい。これは、導体パターン２４の量（厚みや体積）に応じて、開口グリーンシート３０ｄの厚みや開口部３２の形状を調節することにより達成することができる。例えば、導体パターン２４の厚みが２０μｍ程度の場合は、２５μｍ程度の厚みをもつ開口グリーンシート３０ｄを用いればよい。
図３（ｅ）を参照に、加圧工程が終了したら、積層グリーンシート３０を導体パターン２４と共に一括して焼成する。これにより、下面に導体パターン２４が設けられた多層セラミック基板４０が形成される。図３（ｄ）における開口グリーンシート３０ｄの開口部３２は、多層セラミック基板４０の凹部４２となる。焼成工程により、導体パターン２４及び積層グリーンシート３０は一定割合で収縮するため、開口グリーンシート３０ｄの開口部３２は、当該収縮及び焼成後の凹部４２の形状を考慮して成形することが好ましい。
図３（ｆ）を参照に、開口部３２から露出した導体パターン２４の表面に保護膜２６を形成する。保護膜２６は、図１における保護膜２６と同じく、導体パターン２４のマイグレーションを防止するためのものであり、基板側からＮｉ／Ｐｄ／ＡｕやＮｉ／Ａｕ、あるいはＣｕを積層することにより形成される。ここで、保護膜２６を形成した後の多層セラミック基板４０の下面が平坦になるように、保護膜２６の表面が最下層のセラミック基板４０ｄの表面と一致することが好ましい。一致しない場合でも、表面の凹凸が５μｍ以下となることが好ましい。上記の条件を満たすために、前述のように導体パターン２４の量、開口グリーンシート３０ｄの厚み、及び開口部３２の開口面積を調節するとともに、焼成後の導体パターン２４の表面と最下層のセラミック基板４０ｄの凹凸に応じて、保護膜２６の厚みを調節することが好ましい。
また、多層セラミック基板４０の上面に露出した貫通配線２２ａの表面にも、同じように保護膜２６を形成する。以上の工程はウェハ状態で行うことができる。これにより、実施例１に係る電子部品を製造するためのウェハ（表面に導体パターンが設けられた多層セラミック基板）が完成する。
続いて、上記ウェハの表面に集積化受動素子（ＩＰＤ）を形成する工程について説明する。
図４（ａ）を参照に、多層セラミック基板４０の上面に絶縁膜４４として感光性ＳＯＧ（spin on glass）を用いスピンコートする。感光性ＳＯＧとしては、例えばSliecs社製ＸＣ８００を用いる。スピンコートは複数回行い、ＳＯＧの膜厚を所望の値としてもよい。例えば１２０℃で熱処理を行う。図４（ｂ）を参照に、露光現像することにより、貫通配線２２上に絶縁膜４４の開口部４５を形成する。例えば２５０℃でキュアを行う。以上により、絶縁膜４４としてＳＯＧ酸化膜が形成される。
図４（ｃ）を参照に、絶縁膜４４上に金属層４６を形成する。金属層４６は、例えば基板側からＴｉ／Ａｕ／Ｔｉ（２０ｎｍ／１０００ｎｍ／２０ｎｍ）を順に積層することにより形成する。Ａｕ膜はＣｕ膜でもよい。また、金属層５０は、基板側からＴｉ／Ｃｕ／Ｔｉ／Ａｕ（２０ｎｍ／８００ｎｍ／２００ｎｍ／２０ｎｍ）としてもよい。電気抵抗低減のため、金属層４６はＡｌ、ＡｕおよびＣｕ膜を主な膜として含むことが好ましい。図４（ｄ）を参照に、金属層４６の所定領域を例えばイオンミリング法を用い除去する。これにより、金属層４６からキャパシタの下部電極５２が形成される。
図５（ａ）を参照に、下部電極５２上に誘電体膜５４を形成する。誘電体膜５４は、例えばスパッタ法やＰＥＣＶＤ（Plasma enhanced chemical vapor deposition）を用い形成され、ＳｉＯ２、Ｓｉ３Ｎ４、Ａｌ２Ｏ３またはＴａ２Ｏ３膜を用いることができる。誘電体膜５４の膜厚としては例えば５０ｎｍから１０００ｎｍとすることができる。
図５（ｂ）を参照に、絶縁膜４４および金属層４６上に例えば膜厚が２０ｎｍのＣｒ膜および膜厚が５００ｎｍのＡｕ膜からなるシード層４７を形成する。シード層４７上の所定領域に電解めっき法を用い例えば膜厚が１０μｍのＣｕからなるめっき層４８を形成する。イオンミリング法等を用い、めっき層４８をマスクにシード層４７を除去する。以上により、めっき層４８から上部電極５６が形成される。下部電極５２、誘電体膜５４および上部電極５６によりキャパシタ５０が形成される。めっき層４８よりインダクタ６０のコイルが形成される。さらに、めっき層４８より、接続端子の下部層が形成される（キャパシタ５０及びインダクタ６０においては、シード層４７を省略して図示する）。
図５（ｃ）を参照に、めっき層４８を覆うように多層セラミック基板４０上に低誘電体膜７０を形成する。低誘電体膜７０としては、ＰＢＯ（Polybenzoxazole）、ＢＣＢ（Benzocyclobutene）等を用いることができる。
図５（ｄ）を参照に、低誘電体膜７０の所定領域を除去し、上部めっき層を形成すべきめっき層４８の上面を露出させる。めっき層４８に接するように電解めっき法を用い例えば膜厚が１０μｍのＣｕからなるめっき層４９を形成する。なお、めっき層４９を形成する際、図５（ａ）においての説明と同様に、シード層を用いるが説明を省略する。めっき層４９上に例えばＡｕ膜およびＮｉ膜からなるパッド層８０を形成する。貫通配線２２ａ上には、金属層４６、めっき層４８、４９およびパッド層８０からなる第１接続端子９０が形成される。以上により、多層セラミック基板４０を用いた集積化受動素子が完成する。
図６は、集積化受動素子上にチップ（機能素子）をフリップチップした図である。接続端子９０上には、半田やＡｕ等の金属からなるバンプ９２を形成する。バンプ９２を用い、表面弾性波（ＳＡＷ：Surface Acoustic Wave）フィルタまたはＩＣ等の電子素子が形成されたチップ１００を接続端子９０上にフリップチップ実装する。以上の工程により、多層セラミック基板４０に受動素子及び機能素子が設けられる。これを所定位置で切断して固片化することにより、実施例１に係る電子部品が完成する。
実施例１に係るウェハ及び電子部品によれば、多層セラミック基板４０の下面（第１の主面）において、配線パターンに対応した形状の凹部４２を有する。また、内部配線２２と電気的に接続された導体パターン２４が、凹部４２の底面に設けられている。このため、導体パターン２４が多層セラミック基板４０の表面から大きく突出することを抑制でき、多層セラミック基板４０下面の平坦性を確保することができる。
例えば、図５（ｂ）で説明したシード層４７をイオンミリングにより除去する工程では、多層セラミック基板４０を短時間で冷却する必要がある。このとき、上記のように多層セラミック基板４０の下面の平坦性が確保されていると、多層セラミック基板４０の下面からの熱の放出を効率的に行うことができるため、シード層４７を効率よく除去することができる。
また、上記以外の場面においても、多層セラミック基板４０の上面（第２の主面）に電子素子を設ける工程においては、多層セラミック基板４０を加熱・冷却する場合がある。多層セラミック基板４０下面の平坦性を確保することで、多層セラミック基板４０の加熱・冷却を効率よく行うことができる。また、平坦性を確保することでレジスト露光時などにおける基板のチャックを安定して行うことができる。その結果、電子部品の製造工程における歩留まりを向上させることができる。
セラミック基板の表面に導体パターンを形成する他の方法としては、焼成済みのセラミック基板にスパッタリング等により導体パターン形成する方法があるが、導体パターンの密着性が低下してしまうという課題があった。これに対し、本実施例では導体パターン２４を積層グリーンシート３０と一括して焼成しているため、多層セラミック基板４０との密着性の高い導体パターン２４を得ることができる。
上述したように、多層セラミック基板４０の下面においては、保護膜２６の表面が最下層のセラミック基板４０ｄの表面と一致することが好ましく、一致しない場合でも、表面の凹凸が５μｍ以下となることが好ましい。これにより、熱伝導の効率及び安定性をさらに向上させることができる。また、上記の条件を満たすために、図３（ｃ）において積層グリーンシート３０を加圧する工程においては、導体パターン２４の表面が、開口グリーンシート３０ｄの表面と同一平面または開口部３２の内側に窪んだ形状となることが好ましい。
上記の製造工程において、保護膜２６を形成する工程を省略することもできるが、導体パターン２４のマイグレーションを防止するためには保護膜２６を設けたほうがよい。
また、上述の実施例１では、多層セラミック基板４０の表面に薄膜形成技術を用いて金属層を形成することにより受動素子（キャパシタ５０及びインダクタ６０）を直接形成したが、既に他で完成された受動素子や機能素子を、多層セラミック基板４０の表面に実装するのみでもよい。この場合も、本実施例における多層セラミック基板４０を用いることで、半田付け等の実装工程において良好な熱伝導性を得ることができる。
実施例２は、多層セラミック基板において導体パターンが形成される側の面に、電子部品を実装するためのキャビティーを形成する例である。
図７（ａ）は、実施例２に係る電子部品を製造するためのウェハの斜視図であり、図１を拡大した図に相当する。誘電体ウェハ１０の表面は複数の部品形成区画１２に分割されており、それぞれの区画の表面には、内部配線（不図示）と電気的に接続された表面配線パターン１６が設けられている。これらの表面配線パターン１６は、実施例１における導体パターン２４と同じく、例えばＡｇ、Ｃｕ、またはＮｉ等の金属を主成分として形成することができる。
それぞれの部品形成区画１２には、電子部品１８ａ〜１８ｃが設けられている。ここでは１つの区画のみについて図示し、残りは省略する。電子部品１８ａ〜１８ｃは、実施例で説明したような各種の受動素子（インダクタ、キャパシタ等）及び機能素子（ＩＣチップ、ＳＡＷデバイス等）である。これらは既に完成したものをフリップチップ接続等で実装してもよいし、実施例１で説明したように薄膜形成技術を用いて誘電体ウェハ１０の表面に直接形成してもよい。
図７（ｂ）は図７（ａ）を裏側からみた斜視図である。誘電体ウェハ１０の裏面には、各部品形成区画１２ごとに電子素子を実装するためのキャビティー１９が設けられている。キャビティー１９が形成されていない部分には裏面配線パターン２４が形成されている。この裏面配線パターン２４は、実施例１の導体パターン２４に対応するものであり（以下、導体パターン２４とする）、不図示の内部配線と電気的に接続されている。また、キャビティー１９の底面には、導体パターン２４とは別の配線パターン（以下、底面パターン２５）が設けられている。底面パターン２５は不図示の内部配線と電気的に接続されており、キャビティー１９に実装される電子素子との電気的接続に使用される。
図８（ａ）は、実施例２に係る電子部品のウェハ状態における断面模式図であり、図７（ａ）のＡ−Ｂ線に沿った断面を含むものである。セラミック基板４０ａ〜４０ｅが縦方向に積層された多層セラミック基板４０の下面に、キャビティー１９が形成されている。キャビティー１９は、セラミック基板４０ｃの下面を底面とし、セラミック基板４０ｄ及び４０ｅを側壁として形成されている。多層セラミック基板４０の内部には内部配線２２が形成されており、多層セラミック基板４０の上面と下面とが内部配線２２により電気的に接続されている。
多層セラミック基板４０の下面（第１の主面）において、キャビティー１９の底面には内部配線２２と電気的に接続された導体パターン（底面パターン２５）が形成されている。そして、例えばＩＣチップ等の電子素子１１０が、半田ボール２９を介して底面パターン２５に実装されている。
図８（ｂ）は、図８（ａ）における領域Ｃの拡大図である。キャビティー１９の側壁部分は、セラミック基板４０ｄ及び４０ｅにより構成されている。セラミック基板４０ｄの表面には内部配線２２と接続された導体パターン２４が形成され、導体パターン２４の表面にはマイグレーション防止のための保護膜２６が形成されている。セラミック基板４０ｅは、上記の導体パターン２４及び保護膜２６の合計の厚みとほぼ同程度の厚みをもち、導体パターン２４及び保護膜２６に相当する部分に開口部４１が設けられている。すなわち、多層セラミック基板４０全体としては、下面における導体パターン２４に対応した領域に、最下層のセラミック基板４０ｅの開口部４１により形成された凹部が設けられていることとなる。
再び図８（ａ）を参照に、多層セラミック基板４０の上面には受動素子１１２が形成されている。また、接続端子９０には、機能素子１１４が半田バンプ９３を介して実装されている。受動素子１１２及び機能素子１１４は、それぞれ内部配線２２と電気的に接続されている。実施例１にて述べたように、多層セラミック基板４０の上面には、電子部品に要求される機能に応じて、インダクタ、キャパシタ、ＩＣチップ、ＳＡＷフィルタ等の様々な電子素子を設けることができる。また、上記の電子素子は、多層セラミック基板４０の表面に直接形成してもよいし、半田バンプ等を用いて完成品を実装してもよい。
実施例２に係る電子部品の製造工程においては、まずセラミック基板４０ａ〜４０ｅの基となるグリーンシートを順次積層し、導体パターン２４と共に焼成することで、キャビティー１９の形成された多層セラミック基板４０を形成する。その後、保護膜２６の形成及び電子素子１１０、受動素子１１２、機能素子１１４の形成・実装を行う。最後に、上記の電子素子が設けられた多層セラミック基板４０を所定位置で切断し固片化することにより、実施例２に係る電子部品が完成する。
実施例２の電子部品によれば、多層セラミック基板４０の下面において、導体パターン２４が印刷されていない領域にキャビティー１９が形成されており、当該キャビティー１９に電子素子１１０を実装することにより、装置全体の低背化・小型化を図ることができる。しかし、例えば多層セラミック基板４０の下面を加熱ステージ等に搭載した場合には、キャビティー１９の部分が加熱ステージ等に接触しないため、加熱ステージ等からの熱が効率的に伝わりにくくなることが考えられる。また、キャビティー１９の側壁部分において全体の質量を支えることとなるため、安定性が低下するおそれがある。
そこで、図８（ｂ）に示したように、多層セラミック基板４０の下面に形成される導体パターン２４及び保護膜２６を、多層セラミック基板４０下面に設けられた凹部（セラミック基板４０ｅの開口部４１）を埋めるように形成することで、多層セラミック基板４０下面の平坦性を向上させることができる。これにより、熱伝導性及び安定性の向上を図ることができるため、製造歩留まりを向上させることができる。このように、導体パターン２４を多層セラミック基板４０の凹部に埋め込む構造は、実施例２のように導体パターン２４と同じ面にキャビティー１９を形成する場合に特に有効である。
以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
図１は、従来例及び実施例１〜２に係る電子部品を製造するためのウェハの上面図である。 図２は、従来例に係る電子部品の断面図である。 図３（ａ）〜（ｆ）は、実施例１に係る電子部品の製造工程を示した図（その１）である。 図４（ａ）〜（ｄ）は、実施例１に係る電子部品の製造工程を示した図（その２）である。 図５（ａ）〜（ｄ）は、実施例１に係る電子部品の製造工程を示した図（その３）である。 図６は、実施例１に係る電子部品の断面図である。 図７（ａ）は、実施例２に係る電子部品を製造するためのウェハの斜視図であり、図７（ｂ）は図７（ａ）の裏面の斜視図である。 図８は、実施例２に係る電子部品の断面図である。
符号の説明
１０ 誘電体ウェハ
１２ 部品形成区画
１９ キャビティー
２２ 内部配線
２４ 導体パターン
２６ 保護膜
３０ グリーンシート
４０ セラミック基板
５０ キャパシタ
６０ インダクタ
９０ 接続端子

Claims (7)

  1. 積層されたグリーンシートの第１の主面に、内部配線と電気的に接続された導体パターンを印刷する工程と、
    前記導体パターンに対応する領域に開口部が形成された開口グリーンシートを前記第１の主面に重ねる工程と、
    前記開口グリーンシートが重ねられた積層グリーンシートを積層方向に加圧する工程と、
    前記積層グリーンシートと前記導体パターンとを一括して焼成することにより、多層セラミック基板を形成する工程と、
    前記多層セラミック基板における前記第１の主面の反対側の第２の主面に、前記内部配線と電気的に接続された電子素子を設ける工程と、を有し、
    前記積層グリーンシートと前記導体パターンとを一括して焼成する工程は、前記積層グリーンシートを加圧する工程において前記導体パターンの表面が前記開口グリーンシートの表面と同一平面または前記開口部の内側に窪んだ形状となるようにすることで、焼成後の前記多層セラミック基板及び前記導体パターンの表面が同一平面または表面の凹凸が５μｍ以下となるように焼成を行うことを特徴とする電子部品の製造方法。
  2. 前記多層セラミック基板を形成する工程の後に、前記導体パターンの表面に保護膜を形成する工程をさらに有することを特徴とする請求項１に記載の電子部品の製造方法。
  3. 前記電子素子を設ける工程は、前記多層セラミック基板の前記第２の主面に金属層を形成することにより、前記電子素子を形成する工程を含むことを特徴とする請求項１または２に記載の電子部品の製造方法
  4. 前記第１の主面における、前記導体パターンが印刷されていない領域にキャビティーを形成する工程と、
    前記キャビティーの底面に、前記積層グリーンシートの前記内部配線と電気的に接続された導体パターンを形成する工程と、
    をさらに有することを特徴とする請求項１から３のうちいずれか１項に記載の電子部品の製造方法。
  5. 前記キャビティーの底面に、前記内部配線と電気的に接続された、前記電子素子とは別の電子素子を設ける工程をさらに有することを特徴とする請求項４に記載の電子部品の製造方法。
  6. 前記導体パターンは、Ａｇ、Ｃｕ、またはＮｉを主成分とする導体からなることを特徴とする請求項１から５のうちいずれか１項に記載の電子部品の製造方法。
  7. 前記多層セラミック基板を、所定の区画ごとに切断する工程をさらに有することを特徴とする請求項１から６のうちいずれか１項に記載の電子部品の製造方法。
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