JPWO2018008625A1 - キャパシタ - Google Patents

キャパシタ Download PDF

Info

Publication number
JPWO2018008625A1
JPWO2018008625A1 JP2018526389A JP2018526389A JPWO2018008625A1 JP WO2018008625 A1 JPWO2018008625 A1 JP WO2018008625A1 JP 2018526389 A JP2018526389 A JP 2018526389A JP 2018526389 A JP2018526389 A JP 2018526389A JP WO2018008625 A1 JPWO2018008625 A1 JP WO2018008625A1
Authority
JP
Japan
Prior art keywords
electrode
capacitor
lower electrode
film
end surface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2018526389A
Other languages
English (en)
Other versions
JP6372640B2 (ja
Inventor
宣博 石田
宣博 石田
泉谷 淳子
淳子 泉谷
真臣 原田
真臣 原田
武史 香川
武史 香川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Murata Manufacturing Co Ltd
Original Assignee
Murata Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Murata Manufacturing Co Ltd filed Critical Murata Manufacturing Co Ltd
Application granted granted Critical
Publication of JP6372640B2 publication Critical patent/JP6372640B2/ja
Publication of JPWO2018008625A1 publication Critical patent/JPWO2018008625A1/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40Capacitors
    • H01L28/60Electrodes
    • H01L28/75Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01GCAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G17/00Structural combinations of capacitors or other devices covered by at least two different main groups of this subclass with other electric elements, not covered by this subclass, e.g. RC combinations
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01GCAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00Fixed capacitors; Processes of their manufacture
    • H01G4/002Details
    • H01G4/018Dielectrics
    • H01G4/06Solid dielectrics
    • H01G4/08Inorganic dielectrics
    • H01G4/12Ceramic dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01GCAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00Fixed capacitors; Processes of their manufacture
    • H01G4/33Thin- or thick-film capacitors 
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01GCAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00Fixed capacitors; Processes of their manufacture
    • H01G4/40Structural combinations of fixed capacitors with other electric elements, the structure mainly consisting of a capacitor, e.g. RC combinations
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01GCAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G7/00Capacitors in which the capacitance is varied by non-mechanical means; Processes of their manufacture
    • H01G7/06Capacitors in which the capacitance is varied by non-mechanical means; Processes of their manufacture having a dielectric selected for the variation of its permittivity with applied voltage, i.e. ferroelectric capacitors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Ceramic Capacitors (AREA)

Abstract

基板と、基板上に形成され、上面、下面、及び、当該上面と当該下面とをつなぐ端面を有する下部電極と、下部電極上に形成された誘電膜と、誘電膜上に形成された上部電極と、上部電極に接続する端子電極とを備え、前記下部電極の上面は前記下部電極の下面の周縁の内側の領域に形成されており、端面の少なくとも一部はテーパ形状を有する、キャパシタ。

Description

本発明は、キャパシタに関する。
半導体集積回路に用いられる代表的なキャパシタ素子として、例えばMIM(Metal Insulator Metal)キャパシタがよく知られている。MIMキャパシタは、誘電体を下部電極と上部電極とで挟んだ平行平板型の構造を有するキャパシタである。
例えば特許文献1には、このようなキャパシタが開示されている。特許文献1に記載のキャパシタは、下地電極と、該下地電極上に形成された誘電体層と、該誘電体層上に形成された上部電極層と、上部電極層に接続された端子電極と、を有する。
特開2015−216246号公報
例えば高周波インピーダンス用マッチング素子として用いられる、容量値:0.1〜数10pF程度のキャパシタは、狙い容量値:±0.05pFといった狭偏差で形成することが求められる。キャパシタを狙い通りの容量値で精度良く形成するためには、誘電体層を下部電極と上部電極とで挟んだMIM部(真性容量)を高精度で形成するのに加えて、層間膜を下部電極と上部電極層に接続された端子電極とで挟んだ浮遊容量を小さくすることが必要となる。ここで、下部電極と端子電極の対向面積をS、層間距離をd、層間絶縁膜の誘電率をεとすると、下部電極と端子電極の間で発生する浮遊容量Cは、C=ε×S/dで表すことができる。上記従来の薄膜キャパシタでは、下部電極断面、端子電極断面ともに矩形形状に形成されているため、対向面積Sは比較的大きくなる。また、素子を低背化するためには、層間距離dを短くすることが必要となる。層間距離dが短い場合、dがばらつくことで浮遊容量Cのばらつきも大きくなる。
これらのことから、下部電極と端子電極の間には、ばらつきを持つ、比較的大きな浮遊容量Cが発生してしまう。浮遊容量はMIM部(真性容量)に並列に寄生するため、比較的大きな浮遊容量Cが発生すると、MIM部(真性容量)を高精度で形成したとしても、狙いの容量値から外れてしまい、狭偏差化が実現できないという問題が生じていた。
本発明はこのような事情に鑑みてなされたものであり、下部電極と端子電極との間で発生する浮遊容量を低減できるキャパシタを提供することを目的とする。
本発明の一側面に係るキャパシタは、基板と、基板上に形成され、上面、下面、及び、当該上面と当該下面とをつなぐ端面を有する下部電極と、下部電極上に形成された誘電膜と、誘電膜上に形成された上部電極と、上部電極に接続する端子電極とを備え、前記端子電極から前記下部電極を見た平面視において、下部電極の上面の少なくとも一部は下部電極の下面の周縁の内側の領域に形成されており、端面の少なくとも一部はテーパ形状を有する。
本発明によれば、下部電極と端子電極との間で発生する浮遊容量を低減できるキャパシタを提供することが可能となる。
第1実施形態に係るキャパシタ10の構造を概略的に示す平面図である。 図1のAA´断面を示す図である。 第1実施形態に係るキャパシタ10の比較例を示す図である。 第1実施形態に係るキャパシタ10の製造方法の工程を示す図である。 第1実施形態に係るキャパシタ10の製造方法の工程を示す図である。 第1実施形態に係るキャパシタ10の製造方法の工程を示す図である。 第1実施形態に係るキャパシタ10の製造方法の工程を示す図である。 第1実施形態に係るキャパシタ10の製造方法の工程を示す図である。 第1実施形態に係るキャパシタ10の製造方法の工程を示す図である。 第1実施形態に係るキャパシタ10の製造方法の工程を示す図である。 第1実施形態に係るキャパシタ10の製造方法の工程を示す図である。 第2実施形態に係るキャパシタ10の構造を概略的に示す断面図である。 第3実施形態に係るキャパシタ10の構造を概略的に示す断面図である。
以下、添付の図面を参照して本発明の実施形態について説明する。
(1.第1実施形態)
図1は、本発明の第1実施形態に係るキャパシタ10の構造を概略的に示す平面図である。また、図2は、図1のAA´断面を示す図である。なお、図1及び図2においては、キャパシタ10の構造における特徴の少なくとも一部を説明するのに必要な構成を抽出して記載しているが、キャパシタ10が不図示の構成を備えることを妨げるものではない。
キャパシタ10は、基板20と、下部電極30と、誘電膜40と、上部電極50とを備えて構成される。また、キャパシタ10は、上部電極50に電気的に接続されたビア電極70及び端子電極80と、下部電極30に電気的に接続されたコンタクト電極52、ビア電極72及び端子電極82とを備える。
基板20は、キャパシタ10を端子電極80から基板20に向かう平面視(図1)において、矩形形状を有する。基板20は、例えばシリコンなどの半導体基板である。基板20の長辺の長さは200μm以上600μm以下、短辺の長さは100μm以上300μm以下を想定している。キャパシタ10は、基板20の表面に、例えば酸化シリコンなどの絶縁膜22を有する。絶縁膜22は、絶縁膜22の下に形成される基板20及び絶縁膜22の上に形成される下部電極30と密着する材料により形成される。絶縁膜22は、異なる材料から形成された複数の層からなる膜であってもよい。絶縁膜22は基板20と下部電極30を電気的に絶縁できればよく、膜厚は0.5μm以上3μm以下程度が好ましい。また、基板20は、例えばアルミナなどの絶縁材料により形成されてもよい。この場合、絶縁膜22は、基板20上に形成されなくともよい。
下部電極30は、基板20の上層において、平面視で基板20の周縁の内側の領域に形成される。下部電極30は基板20の周縁の端部から5μm以上30μm以下程度内側に形成されていることが好ましい。下部電極30は、絶縁膜22と接する下面32と、誘電膜40と接する上面34と、下面32と上面34とをつなぐ端面36とを有する。下部電極30の膜厚は直列抵抗を下げるために、厚い方が好ましい。具体的には、下部電極30の膜厚は、0.3μm以上10μm以下が好ましく、0.5μm以上5μm以下が更に好ましい。
下部電極30の下面32及び上面34は、矩形形状を有する。また、上面34は、平面視において、下面32の周縁の内側の領域に形成されおり、端面36は、かかる下面32と上面34とをつなぐように、下面32又は上面34に対して斜めに形成される。すなわち、下部電極30は、下面32から上面34に向かうにつれて、平面視における面積(断面における幅)が徐々に小さくなるように、端面36がテーパ形状を有する。下面32と端面36がなす角度θは、30°以上60°以下が好ましく、40°以上50°以下が更に好ましい。角度θが30°よりも小さい場合、端面36の形状を制御することが難しくなる。角度θが60°よりも大きい場合、浮遊容量低減の効果が小さくなる。例えば、下部電極の膜厚を5μm、θ=45°、W2=10μmとすると、W1=5μmとなる。下部電極と端子電極との間で発生する浮遊容量は、対向する電極幅に概ね比例するため、端面36をテーパ形状にすることにより浮遊容量を50%以上低減することができる。
本実施形態において、下部電極30は平面視において矩形形状を有しており、端面36が斜めに傾斜している。もっとも、下部電極30は、端面36のうち、少なくとも、平面視において端子電極80と重なる端面36が、下面32又は上面34に対して斜めに形成されていればよい。また、端面36は、階段状に形成されてもよい。
下部電極30は、Cu、Ag、Au、Al、Ni、Cr、Ti等からなる金属又はこれらの金属を含む導電体が好ましい。下部電極30は、異なる材料から形成された複数の層を有するように形成されてもよい。
誘電膜40は、下部電極30の表面を覆うように形成される。具体的には、誘電膜40は、下部電極30の上面34及び端面36を覆うように形成されるとともに、コンタクト電極52が形成される位置において、下部電極30が露出した開口を有する。誘電膜40は、SiO2、SiN、Al23、HfO2、Ta25、ZrO2等の酸化物、窒化物などの誘電性ないし絶縁性を有する材料により形成される。誘電膜40の膜厚は、0.02μm以上2μm以下であることが好ましい。
上部電極50は、誘電膜40上において、平面視で下部電極30の上面34の周縁の内側に形成される。また、上部電極50は、下部電極30の上面34の一部の領域に形成される。上部電極50の膜厚は直列抵抗を下げるために、厚い方が好ましい。具体的には、上部電極50の膜厚は、0.3μm以上10μm以下が好ましく、0.5μm以上5μm以下が更に好ましい。
コンタクト電極52は、下部電極30に対して電気的に接続された電極である。コンタクト電極52は、下部電極30の上面34において上部電極50が形成される一部の領域以外の領域に形成される。また、コンタクト電極52は、誘電膜40に形成された開口を充填するように形成される。すなわち、コンタクト電極52は、当該開口の内部において、下部電極30と接触するように形成される。また、コンタクト電極52は、当該開口の内部から当該開口の周囲における誘電膜40上に亘って形成されてもよい。
本実施形態において、上部電極50及びコンタクト電極52は、同一の材料で形成される。上部電極50及びコンタクト電極52はCu、Ag、Au、Al、Ni、Cr、Ti等からなる金属又はこれらの金属を含む導電体が好ましい。
保護膜60は、上部電極50及びコンタクト電極52を覆うように形成される。また、保護膜60は、ビア電極70及び72が形成される位置において、それぞれ、上部電極50及びコンタクト電極52が露出した開口を有する。また、保護膜60は、基板20の端部において、誘電膜40及び絶縁膜22を覆うように形成される。保護膜60は、平面視において、基板20の周縁の内側の領域に形成されてもよい。また、保護膜60は、ポリイミド樹脂や酸化シリコンなどの絶縁材料により形成される。保護膜60の膜厚は、1μm以上20μm以下であることが好ましい。
ビア電極70及び72は、それぞれ、上部電極50と端子電極80、コンタクト電極52と端子電極82を電気的に接続する電極である。ビア電極70及び72は、保護膜60に形成された開口を充填するように形成される。なお、ビア電極70及び72は、後述する端子電極80及び82と一体に形成されてもよい。
端子電極80は、保護膜60及びビア電極70上に形成され、上部電極50と外部とを電気的に接続する端子である。本実施形態において、端子電極80の当該端面は、下部電極30の上面34の周縁よりも外側に形成される。
端子電極82は、保護膜60及びビア電極72上に形成され、下部電極30と外部とを電気的に接続する端子である。端子電極82は、平面視において、矩形形状を有しているものの、端子電極80とは異なり、必ずしも、端面の少なくとも1つが、下部電極30と重なるように、上部電極50の周縁よりも外側に形成されなくともよい。端子電極80及び端子電極82は、下部電極30及び上部電極50の材料よりも抵抗率の低い材料であることが好ましく、CuやAl等からなる金属であることが好ましい。これにより抵抗を下げることが可能となるからである。また、端子電極7の最表面は、AuやSnであってもよい。端子電極80及び端子電極82の膜厚は、1μm以上10μm以下であることが好ましい。
図3は、本実施形態に係るキャパシタ10の比較例を示す図である。本比較例に係るキャパシタ12では、下部電極30の端面36が、下部電極30の下面32に対して垂直に形成されている。本比較例に係るキャパシタ12を用いて、第1実施形態に係るキャパシタ10の作用効果を説明する。
比較例に係るキャパシタ12では、下部電極30の上面34と端面36のなす角度は直角であって、下部電極30の上面34が、誘電膜40及び保護膜60を間に挟んで、端子電極80の下面(保護膜60と接する面)と対向する。
比較例に係るキャパシタ12では、このように、下部電極30と端子電極80とが対向する面の面積(すなわち、領域Sの面積)が比較的大きいため、下部電極30、誘電膜40、保護膜60、及び端子電極80の積層構造によって、比較的大きな浮遊容量が形成されてしまう。従って、キャパシタ12では、下部電極30と上部電極50によって形成される容量(真性容量)と並列に当該浮遊容量が形成されることとなり、真性容量を高精度で形成したとしても、狙いの容量値から外れてしまう。
他方で、本実施形態に係るキャパシタ10では、下部電極30の端面36がテーパ形状を有するように形成される。従って、下部電極30の上面34のうち、端子電極80の下面と対向する面の面積を低減させることができる。これにより、下部電極30と端子電極80とによって形成される浮遊容量を低減させることができるので、真性容量成分のみでキャパシタ10の容量値が決まり、狙い通りの容量値でキャパシタを形成することができる。
図4A〜Hは、本実施形態に係るキャパシタ10の製造方法の一例を示す模式図である。以下、図4A〜Hを用いて、キャパシタ10の製造方法について説明する。なお、図4A〜Hでは、1つのキャパシタ10について説明するが、同一の基板を用いて複数のキャパシタ10を同時に形成することができる。
図4Aに示すように、まず、基板20を用意し、基板20上に絶縁膜22を形成する。例えば、基板20はシリコン基板であり、絶縁膜22はシリコン基板の表面を酸化した酸化シリコン膜である。酸化シリコン膜の膜厚は0.5μm以上3μm以下程度が好ましい。次に、絶縁膜22上に、下部電極30を構成する金属材料からなる金属膜130を形成する。金属膜130の膜厚は0.3μm以上10μm以下が好ましく、0.5μm以上5μm以下が更に好ましい。
次に、図4Bに示すように、金属膜130上にフォトレジストと塗布するとともに、下部電極30の形状にパターニングしたレジストマスク132を形成する。そして、レジストマスク132をマスクとして、金属膜130をウエットエッチングする。そうすると、金属膜130のうち露出した領域(レジストマスク132によってマスクされていない領域)から徐々にエッチングされていくため、金属膜130のうち、レジストマスク132に近い部分の方が、絶縁膜22に近い部分よりも多くエッチングされる。これにより、図4Cに示すように、金属膜130の下面に対して斜めの端面36が形成される。
次に、図4Dに示すように、レジストマスク132を除去する。これにより、下面32、上面34及び端面36を有する下部電極30が形成される。
次に、図4Eに示すように、誘電膜40を形成する。まず、誘電膜40を形成する誘電体材料を、下部電極30の上面34及び端面36、並びに、絶縁膜22上に形成する。誘電膜40はシリコン窒化膜で、膜厚は0.02μm以上2μm以下であることが好ましい。そして、パターニングされたフォトレジストをマスクとして、下部電極30の上面34の一部が露出するように、誘電体材料の一部を除去して、開口42を形成し、誘電膜40を形成する。
本実施形態では、下部電極30の端面36がテーパ形状を有するように形成されるため、下部電極30の端面36においても、誘電体材料をカバレッジよく形成することができる。これにより、端面36において誘電膜40の絶縁耐性を向上させることができる。また、下部電極30の上面34と端面36とが成す角が鈍角となる。これにより、当該角において発生する電界を分散させることができる。
次に、図4Fに示すように、上部電極50及びコンタクト電極52を形成する。まず、上部電極50及びコンタクト電極52を形成する金属材料を、誘電膜40、絶縁膜22、及び、誘電膜40の開口42(図4E参照)内に形成する。上部電極50の膜厚は直列抵抗を下げるために、厚い方が好ましい。0.3μm以上10μm以下が好ましく、0.5μm以上5μm以下が更に好ましい。そして、パターニングされたフォトレジストをマスクとして当該金属材料をエッチングして、下部電極30の一部の領域に上部電極50を形成するとともに、誘電膜40の開口42にコンタクト電極52を形成する。
次に、図4Gに示すように、保護膜60を形成する。まず、保護膜60を形成する絶縁材料を、上部電極50、コンタクト電極52、誘電膜40、及び絶縁膜22上に形成する。保護膜60は、ポリイミド樹脂や酸化シリコンなどの絶縁材料により形成される。保護膜60の膜厚は、1μm以上20μm以下であることが好ましい。そして、パターニングされたフォトレジストをマスクとして当該絶縁材料をエッチングして、それぞれ、上部電極50の一部及びコンタクト電極52の一部が露出するように、ビア74及び76を形成する。
次に、図4Hに示すように、ビア74及び76(図4G参照)内に金属材料を充填するとともにエッチバックして、ビア電極70及び72を形成する。また、保護膜60並びにビア電極70及び72上に、金属材料を形成し、これをパターニングされたフォトレジストをマスクとしてエッチングすることにより、端子電極80及び82を形成する。以上の工程により、本実施形態に係るキャパシタ10を得ることができる。
(2.第2実施形態)
次に、本発明の第2実施形態に係るキャパシタ10について説明する。第2実施形態以降では第1実施形態と共通の事柄についての記述を省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については実施形態毎には逐次言及しない。また、第2実施形態において第1実施形態と同一の符号が付された構成は、第1実施形態における構成と同様の構成及び機能を有する。
図5は、第2実施形態に係るキャパシタ10の構造を概略的に示す断面図である。本実施形態において、端子電極80は、下面92及び上面94と、かかる下面32と上面34とをつなぐように、下面92又は上面94に対して斜めに形成された端面96とを有する。すなわち、端子電極80は、下面92から上面94に向かうにつれて、平面視における面積(断面における幅)が徐々に大きくなるように、端面96が逆テーパ形状を有する。
本実施形態において、端子電極80は平面視において矩形形状を有しており、4つの端面96のいずれもが斜めに傾斜している。もっとも、端子電極80は、端面96のうち、少なくとも、平面視において下部電極30と対向する領域に近い端面96が、下面92又は上面94に対して斜めに形成されていればよい。また、端面96は、階段状に形成されてもよい。
本実施形態における端子電極80は、例えば、以下の工程により形成される。すなわち、まず、端子電極80を形成する金属材料を、保護膜60並びにビア電極70及び72上に形成する。そして、フォトレジストをパターニングしてレジストマスクを形成する際に、例えば、ネガレジストを過剰露光したり、ポジレジストを過少露光したりするなど、露光条件を調整して、レジストマスクの断面がテーパ形状を有するように形成する。そして、かかるテーパ形状を有するレジストマスクをマスクとして当該金属材料をエッチングすることにより、逆テーパ形状(レジストマスクとは逆のテーパ形状)を有する端子電極80を形成することができる。
本実施形態によれば、端子電極80において下部電極30と対向する領域に近い端面96が逆テーパ形状を有するので、下部電極30と端子電極80が対向する面の面積をさらに低減させることができる。これにより、キャパシタ10の浮遊容量を低減させることができ、狙い通りの容量値でキャパシタを形成することができる。
(3.第3実施形態)
次に、本発明の第3実施形態に係るキャパシタ10について説明する。
図6は、本実施形態に係るキャパシタ10の構造を概略的に示す断面図である。本実施形態において、キャパシタ10は、下部電極30と誘電膜40との間(少なくとも下部電極30の上面34及び端面36)に、バリア膜90をさらに備える。バリア膜90は、例えば、0.01μm以上1μm以下の厚さを有する。本実施形態において、下部電極30は、例えば銅などの誘電膜40に拡散しやすい材料により形成される。そして、バリア膜90は、例えば、チタン、チタンタングステン、窒化チタンなど、下部電極30を形成する材料が誘電膜40に拡散することを防ぐことができる材料により形成される。
本実施形態によれば、下部電極30を形成する材料が誘電膜40に拡散することを防ぐことができるので、信頼性の高いキャパシタを提供することができる。
以上、本発明の例示的な実施形態について説明した。
本発明の一実施形態に係るキャパシタ10は、基板20と、基板20上に形成され、上面34、下面32、及び、上面34と下面32とをつなぐ端面36を有する下部電極30と、下部電極30上に形成された誘電膜40と、誘電膜40上に形成された上部電極50と、上部電極50に接続する端子電極80とを備え、前記端子電極80から前記下部電極30を見た平面視において、下部電極30の上面34の少なくとも一部は下部電極30の下面32の周縁の内側の領域に形成されており、端面の少なくとも一部はテーパ形状を有する。これにより、下部電極30と端子電極80とによって形成される浮遊容量を低減させることができ、狙い通りの容量値でキャパシタを形成することができる。
端子電極80は、上面94、下面92、及び、上面94と下面92とをつなぐ端面96を有しており、端子電極80の下面92の少なくとも一部は、上面94の周縁の内側の領域に形成されており、端面96の少なくとも一部はテーパ形状を有する。これにより、下部電極30と端子電極80が対向する面の面積をさらに低減させることができる。よって、キャパシタ10の浮遊容量を低減させることができ、狙い通りの容量値でキャパシタを形成することができる。
キャパシタ10は、下部電極30と誘電膜40との間に形成されたバリア膜90をさらに備えてもよい(図6)。これにより、下部電極30を形成する材料が誘電膜40に拡散することを防ぐことができるので、信頼性の高いキャパシタを提供することができる。
なお、以上説明した各実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更/改良され得るととともに、本発明にはその等価物も含まれる。即ち、各実施形態に当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。例えば、各実施形態が備える各要素及びその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。また、各実施形態は例示であり、異なる実施形態で示した構成の部分的な置換又は組み合わせが可能であることは言うまでもなく、これらも本発明の特徴を含む限り本発明の範囲に包含される。
10 キャパシタ
20 基板
22 絶縁膜
30 下部電極
32 下面
34 上面
36 端面
40 誘電膜
50 上部電極
60 保護膜
80 端子電極
90 バリア膜
92 下面
94 上面
96 端面

Claims (3)

  1. 基板と、
    前記基板上に形成され、上面、下面、及び、当該上面と当該下面とをつなぐ端面を有する下部電極と、
    前記下部電極上に形成された誘電膜と、
    前記誘電膜上に形成された上部電極と、
    前記上部電極に接続する端子電極と
    を備え、
    前記端子電極から前記下部電極を見た平面視において、前記下部電極の上面の少なくとも一部は前記下部電極の下面の周縁の内側の領域に形成されており、前記端面の前記少なくとも一部はテーパ形状を有する、キャパシタ。
  2. 前記端子電極は、上面、下面、及び、当該上面と当該下面とをつなぐ端面を有しており、
    前記端子電極の前記下面の少なくとも一部は、前記上面の周縁の内側の領域に形成されており、
    前記端面の前記少なくとも一部はテーパ形状を有する、請求項1に記載のキャパシタ。
  3. 前記下部電極と前記誘電膜との間に形成されたバリア膜をさらに備えた、請求項1又は2に記載のキャパシタ。
JP2018526389A 2016-07-07 2017-07-04 キャパシタ Active JP6372640B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2016135127 2016-07-07
JP2016135127 2016-07-07
PCT/JP2017/024455 WO2018008625A1 (ja) 2016-07-07 2017-07-04 キャパシタ

Publications (2)

Publication Number Publication Date
JP6372640B2 JP6372640B2 (ja) 2018-08-15
JPWO2018008625A1 true JPWO2018008625A1 (ja) 2018-10-11

Family

ID=60912610

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018526389A Active JP6372640B2 (ja) 2016-07-07 2017-07-04 キャパシタ

Country Status (4)

Country Link
US (1) US20190074348A1 (ja)
JP (1) JP6372640B2 (ja)
CN (1) CN109196609A (ja)
WO (1) WO2018008625A1 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022006781A (ja) * 2020-06-25 2022-01-13 Tdk株式会社 電子部品及びその製造方法
US20230335579A1 (en) * 2020-06-29 2023-10-19 Tdk Corporation Thin film capacitor, its manufacturing method, and electronic circuit substrate having the thin film capacitor
JPWO2022239717A1 (ja) * 2021-05-10 2022-11-17
CN118696386A (zh) * 2022-02-16 2024-09-24 Tdk株式会社 薄膜电容器及其制造方法、以及具备薄膜电容器的电子电路基板
CN118696385A (zh) * 2022-02-16 2024-09-24 Tdk株式会社 薄膜电容器及具备其的电子电路基板
WO2024143454A1 (ja) * 2022-12-28 2024-07-04 Tdk株式会社 薄膜キャパシタ及びその製造方法、並びに、薄膜キャパシタを備える電子回路基板
WO2024143455A1 (ja) * 2022-12-28 2024-07-04 Tdk株式会社 薄膜キャパシタ及びその製造方法、並びに、薄膜キャパシタを備える電子回路基板

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008113002A (ja) * 2006-10-27 2008-05-15 Samsung Electro Mech Co Ltd キャパシタ内蔵型印刷回路基板及びその製造方法
JP2008153497A (ja) * 2006-12-19 2008-07-03 Murata Mfg Co Ltd 誘電体薄膜キャパシタの製造方法
WO2009110288A1 (ja) * 2008-03-04 2009-09-11 日本電気株式会社 貫通電極付きキャパシタおよびその製造方法、並びに半導体装置
JP2015216246A (ja) * 2014-05-12 2015-12-03 Tdk株式会社 薄膜キャパシタ

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101271890B (zh) * 2005-02-14 2010-06-02 富士通株式会社 半导体器件及其制造方法与电容器结构及其制造方法
KR100815969B1 (ko) * 2007-06-26 2008-03-24 주식회사 동부하이텍 엠아이엠(mim) 캐패시터와 그의 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008113002A (ja) * 2006-10-27 2008-05-15 Samsung Electro Mech Co Ltd キャパシタ内蔵型印刷回路基板及びその製造方法
JP2008153497A (ja) * 2006-12-19 2008-07-03 Murata Mfg Co Ltd 誘電体薄膜キャパシタの製造方法
WO2009110288A1 (ja) * 2008-03-04 2009-09-11 日本電気株式会社 貫通電極付きキャパシタおよびその製造方法、並びに半導体装置
JP2015216246A (ja) * 2014-05-12 2015-12-03 Tdk株式会社 薄膜キャパシタ

Also Published As

Publication number Publication date
US20190074348A1 (en) 2019-03-07
JP6372640B2 (ja) 2018-08-15
CN109196609A (zh) 2019-01-11
WO2018008625A1 (ja) 2018-01-11

Similar Documents

Publication Publication Date Title
JP6372640B2 (ja) キャパシタ
JP2020115587A (ja) キャパシタ
JP6856095B2 (ja) キャパシタ
US20220384113A1 (en) Capacitor
CN115720677A (zh) 薄膜电容器及具备其的电子电路基板
JP6674677B2 (ja) チップ部品およびその製造方法
US11631734B2 (en) Vertical capacitor structure having capacitor in cavity, and method for manufacturing the vertical capacitor structure
JP6731777B2 (ja) チップコンデンサ
JP6795327B2 (ja) チップコンデンサ
US11521800B2 (en) Capacitor
US10278290B2 (en) Electronic component embedded substrate
JP7178187B2 (ja) トレンチキャパシタ
TWI659515B (zh) 封裝結構及其製造方法
US10847317B2 (en) Electronic component
US11271074B2 (en) Capacitor and method for manufacturing the same
JP7563591B2 (ja) 半導体装置、マッチング回路及びフィルタ回路
US20240170223A1 (en) Capacitor structure, semiconductor structure, and method for manufacturing the same
CN117280433A (zh) 半导体装置
JP2018019070A (ja) 電子部品内蔵基板
JP2017195320A (ja) チップコンデンサ

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180529

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180529

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20180529

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20180607

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180619

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180702

R150 Certificate of patent or registration of utility model

Ref document number: 6372640

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150