JP2008113002A - キャパシタ内蔵型印刷回路基板及びその製造方法 - Google Patents

Abstract

【課題】内臓キャパシタの電気的特性を保障しながら、厚膜工程による誘電体膜の損傷及び／又は剥離現象の発生を抑制すること。
【解決手段】一方の面に第１銅箔１２ａを有し、他方の面に第２銅箔１２ｂを有する積層板を作製し、下部電極として第１銅箔１２ａ上に誘電体膜１３を形成し、誘電体膜１３の上面のうちキャパシタが形成される領域に薄膜蒸着工程を用い、金属膜１４ａを形成するステップと、金属膜１４ａの上面の少なくとも一領域に金属膜１４ａと共に上部電極１４を構成する導電性ペースト層１４ｂを形成し、積層板の両面にそれぞれ絶縁樹脂層１５を形成し、上部電極１４の導電性ペースト層１４ｂに連結されるよう絶縁樹脂層１５に導電性ビア１６ｂを形成する。
【選択図】図２

Description

本発明はキャパシタ内蔵型積層構造に関するもので、特に、キャパシタ内蔵型印刷回路基板及びその製造方法に関する。

最近、電子製品の小型化及び高機能化、高周波化により、ＰＣＢに実装される受動素子をＰＣＢ内に埋め込む技術（Ｅｍｂｅｄｄｅｄ Ｐａｓｓｉｖｅ Ｄｅｖｉｃｅ Ｔｅｃｈｎｏｌｏｇｙ）が導入されている。これによれば、表面面積の５０％以上を占める受動素子(このうち半分以上がキャパシタ素子である)を内蔵させることによって、製品の小型化及び設計自由度の向上を図ることができ、ソルダー連結部の減少などにより、作業の信頼性が向上するだけではなく、ノイズの低減及び連結経路の短縮により、寄生インダクタンスの減少効果などが得られる。

特に、デカップリングキャパシタ（ｄｅｃｏｕｐｌｉｎｇ ｃａｐａｃｉｔｏｒ）は、ＩＣ付近に配置され、電源供給及びスイッチングによるノイズを取り除くため使用されるが、このデカップリングキャパシタに対しては、ＩＣチップの高速化によって、より多くの容量と低いＥＬＳ（Ｅｑｕｉｖａｌｅｎｔ Ｓｅｒｉｅｓ Ｉｎｄｕｃｔａｎｃｅ）が要求されている。

しかし、一般的に使用される内蔵型デカップリングキャパシタでは、両面に銅箔が接合されたプリプレグ形態の絶縁樹脂層が誘電体層として使用されるため、容量密度が低く、その使用に制約がある。一方、絶縁樹脂層内に強誘電性フィラーを分散させ、また、絶縁樹脂層の厚さを減少させることで容量密度を向上させる方法が開発中であるが、これもデカップリング用としては面積当たりの容量密度を十分に確保できていない。

このような問題を解決するために、高誘電性薄膜を採用した内蔵型薄膜キャパシタに対する研究が活発に行われている。内蔵型薄膜キャパシタは、その膜厚の薄さによって高いキャパシタンスと低いＥＬＳ特性を実現可能である。

既存の薄膜内蔵型キャパシタでは、両面の積層板の数十マイクロメートルの厚さの銅箔、又は付加的に絶縁樹脂層上に蒸着された下部電極上に誘電体膜が形成され、誘電体膜上に上部電極膜が形成されている。従来の上部電極の形成工程では、キャパシタの特性を考慮して、スパッタリングのような薄膜蒸着工程が使用されている。

しかし、薄膜蒸着工程では、１μｍ程度の厚さの成膜をするのにもかなりの時間と費用が必要となる。上部及び下部電極が薄い場合には、電極による損失増加によって高いＱ値を実現し難く、厚膜工程が使用されるＰＣＢ工程に適用することが困難である。

特に、ＰＣＢ工程では、銅箔及び電極のような伝導体と絶縁樹脂体の間には、物理的な結合力の増加のため、伝導体の表面に対する粗面化処理が要求されるが、薄い電極である場合には、このような粗面化処理自体が不可能であるため、図１（ａ）に示すように剥離現象（ｄｅｌａｍｉｎａｔｉｏｎ）が起き、深刻な信頼性の問題を引き起こす可能性がある。

一方、誘電体膜及び電極膜は薄膜として形成されるため、その特性上、物理的、化学的に非常に弱い。従って、ＰＣＢ工程に供された場合、メッキ工程などで酸又は塩基性液に曝されることによって損傷されやすい。このような問題により、直接的に誘電体薄膜の上にメッキ法などで上部電極を形成することが困難であるという問題を抱えている。

又、既に形成された薄膜キャパシタに連結される層間回路形成のためのレーザドリル工程では、絶縁樹脂層の厚さの偏差とレーザ工程の誤差などを考えると、誘電体膜の損傷(図１（ｂ）の矢印で示す)を防ぐためには電極を少なくとも数μｍ以上の厚さにすることが要求されるが、前述した通り薄膜蒸着工程を用いた場合、数μｍ程度の厚さの電極を形成するのは困難である。

本発明は、前述したような従来の技術の問題を解決するために為されたものであり、その一つの目的は、薄膜キャパシタの電気的特性を保障しながら、ＰＣＢ工程のような厚膜工程による誘電体膜の損傷及び／又は剥離現象の発生を抑制するため、電極形成工程が改善されたキャパシタ内蔵型印刷回路基板の製造方法を提供することにある。

本発明の他の目的は、薄膜キャパシタの優れた電気的特性を保障しながら、厚膜工程を有利に適用することができる改善された電極構造を有するキャパシタが内蔵された印刷回路基板を提供することにある。

前記の技術的課題を解決すべく、本発明の一態様は、一方の面に第１銅箔を有し、他方の面に第２銅箔を有する積層板を含み、少なくとも一方の面に少なくとも一つの下部電極が設けられた積層体を作製するステップと、前記少なくとも一つの下部電極上に誘電体膜を形成するステップと、前記誘電体膜の上面のうちキャパシタが形成される領域に薄膜蒸着工程を利用して金属膜を形成するステップと、前記金属膜の上面の少なくとも一領域に前記金属膜と共に上部電極を構成する導電性ペースト層を形成するステップと、前記積層板の両面にそれぞれ絶縁樹脂層を形成するステップと、前記上部電極の導電性ペースト層に連結されるよう前記絶縁樹脂層に導電性ビアを形成するステップとを含むキャパシタ内蔵型印刷回路基板の製造方法を提供する。

好ましくは、前記導電性ペースト層を形成するステップは、前記金属膜の上面のほぼ全領域に前記導電性ペースト層を形成するステップであることができる。この場合、前記導電性ペースト層によって樹脂間の結合力が保障されることによって別途の粗面化処理をしなくても、従来の数十倍以上に前記絶縁樹脂層との結合力を改善できる。

キャパシタの特性及び工程時間を考慮して、好ましくは、前記上部電極の金属膜は約５０〜約３００ｎｍの厚さを有することができる。前記上部電極の金属膜は、Ａｕ、Ａｇ、Ｐｔ及びＣｕで構成されたグループから選ばれた金属を含むことができる。前記上部電極の金属膜の形成工程は、物理的蒸着工程又は化学的蒸着工程によって実行することができる。

好ましくは、前記上部電極の導電性ペースト層は少なくとも約２μｍの厚さを有する。前記上部電極の導電性ペースト層はＡｇ又はＣｕを含む導電性ペーストであることもできる。

本発明の好ましい実施態様では、前記誘電体膜を形成するステップの前に、前記誘電体膜が形成される前記下部電極の上面に第１金属バリア層を形成するステップをさらに含むことができる。又、前記上部電極の金属膜を形成するステップの前に、前記誘電体膜上に第２金属バリア層を形成するステップをさらに含むことができる。

このような第１及び第２金属バリア層は、Ｔａ、Ｔｉ、Ｃｒ及びＮｉで構成されたグループから選ばれた金属を含むことができ、好ましく、約５〜約１００ｎｍの厚さを有することができる。

又、前記絶縁樹脂層に導電性ビアを形成するステップは、レーザドリル工程を用い、前記絶縁樹脂層に前記導電性ペースト層に達するビアホールを形成するステップと、層間回路が構成されるよう前記ビアホールに導電性物質を付与するステップを含むことができ、この場合、導電性ペースト層を含んだ上部電極によりレーザと直接接触することによる誘電体膜の損傷及び以後に必然的に伴うデスミア及びメッキ工程における化学的浸蝕による損傷も防ぐことができる。

薄膜キャパシタの内蔵領域は、印刷回路基板の適切な層間に設定することができる。一形態では前記下部電極を積層板の両面の第１及び第２銅箔のうち少なくとも一つの一領域とすることができ、他の形態では、前記積層体は前記積層板の一面に形成された付加的な絶縁樹脂層を含み、前記下部電極は前記付加的な絶縁樹脂層上に形成され、薄膜キャパシタの内蔵領域を構成することができる。このような二つの形態は必要によって併合して採用してもよい。

本発明の他の態様は前記した方法によって製造されたキャパシタ内蔵型印刷回路基板を提供する。

本発明の他の態様によるキャパシタ内蔵型印刷回路基板は、一方の面に第１銅箔が形成され、他方の面に第２銅箔が形成された積層板を含み、少なくとも一方の面に少なくとも一つの下部電極が設けられた積層体と、前記少なくとも一つの下部電極の上面に形成された誘電体膜と、前記誘電体膜の上面のうちキャパシタが形成される領域に薄膜蒸着工程によって形成された金属膜及び前記金属膜の上面の少なくとも一部領域に形成された導電性ペースト層を有する上部電極と、前記積層体に形成され、前記上部電極の導電性ペースト層に連結された導電性ビアを有する絶縁樹脂層とを含む。

本発明は印刷回路基板に限らず、様々な形態の積層基板に内蔵される薄膜キャパシタの製造技術としても有益に適用することができる。

本発明のさらなる態様は、基板の少なくとも一面に第１電極層を有する積層体を作製するステップと、前記第１電極層上に誘電体膜を形成するステップと、前記誘電体膜上に薄膜蒸着工程を利用して金属膜を形成するステップと、前記金属膜上に該金属膜と共に第２電極層を構成する導電性ペースト層を形成するステップとを含む内蔵型キャパシタの製造方法を提供する。

この場合、前記積層体の前記少なくとも一面に絶縁層を形成するステップと、前記第２電極層に連結されるよう前記絶縁層に導電性ビアを形成するステップとをさらに含むことができる。

本発明によると、内蔵型薄膜キャパシタの上部電極を緻密に蒸着される金属膜と厚膜である導電性ペースト層とで構成することによって、キャパシタの電気的特性を高い信頼性で維持することができ、ＰＣＢ工程のような厚膜工程で引き起こされる可能性のある誘電体膜の損傷及び／又は剥離現象の発生を効果的に抑制することができる。

以下、図面を参照して本発明をより詳細に説明する。

図２（ａ）乃至図２（ｅ）はそれぞれ本発明による内蔵型薄膜キャパシタの製造方法を説明するための工程別断面図である。

図２（ａ）に示すように、コアに該当する絶縁樹脂層１１と、その両面に配置された第１及び第２銅箔１２ａ、１２ｂとを有する積層板を形成する。ここで、図示していないが、第１銅箔１２ａの、誘電体膜（図２（ｂ）の１３）が形成される上面領域に金属バリア層（不図示）を形成することができる。このような金属バリア層は、誘電体膜１３と第１銅箔１２ａの間の結合強度を向上させるだけではなく、銅箔１２ａのＣｕ成分が誘電体膜１３に拡散し、キャパシタの特性が低下することを防ぐことができる。このような金属バリア層（不図示）は、Ｔａ、Ｔｉ、Ｃｒ及びＮｉで構成されたグループから選ばれた金属を含むことができ、好ましく、約５〜約１００ｎｍの厚さを有することができる。

次に、図２（ｂ）のように、下部電極として形成される第１銅箔１２ａ上に誘電体膜１３を形成する。続いて、必要に応じて前記第１銅箔１２ａを、所望の回路パターンを有するよう誘電体膜１３と共に選択的に除去することができる。本実施形態では、回路パターンの形成工程としては、第１銅箔１２ａと誘電体膜１３とを同時にパターニングする形態を例示しているが、これに限らず、第１銅箔１２ａを所望の回路パターンに形成した後に、所望の領域に選択的に誘電体膜１３を蒸着する方式とすることもできる。

前記誘電体膜１３の厚さｔｄは、所望の容量に応じて様々に設定することができるが、通常数十乃至数百ｎｍとすることができ、原子蒸着工程（ＡＬＤ）、物理的蒸着工程及び化学的蒸着工程のような公知の薄膜蒸着工程によって形成することができる。

次いで、図２（ｃ）のように、前記誘電体膜１３の上面のうちキャパシタが形成される領域に薄膜蒸着工程を利用し、金属膜１４ａを形成する。本発明に採用された金属膜１４ａは上部電極の下部層として設けられ、緻密な構造を有するよう薄膜蒸着工程によって形成され、信頼性のあるキャパシタ特性を保障する。このような金属膜１４ａによってキャパシタの静電容量を、高い信頼性で保障することができる。このため、前記金属膜１４ａの厚さｔｓは少なくとも約５０ｎｍであることが好ましい。又、これに限定されることはないが、薄膜蒸着工程の工程時間及び費用を考え、約３００ｎｍ以下の厚さに形成することが望ましい。

本実施形態に採用される金属膜１４ａとしては、Ａｕ、Ａｇ、Ｐｔ及びＣｕで構成されたグループから選ばれた金属を含むものとすることができ、好ましくはＣｕを用いることができる。又、前記金属膜１４ａの形成工程は、スパッタリングのような物理的蒸着工程又は化学的蒸着工程のような公知の薄膜蒸着工程によって実行することができる。

本工程でも図２（ａ）で説明した通り誘電体膜１３と金属膜１４ａの間の結合強度を高め、また不利益な拡散を防ぐため、前記誘電体膜１４ａ上に金属バリア層（不図示）を形成することができる。このような金属バリア層（不図示）は、Ｔａ、Ｔｉ、ＣｒおよびＮｉで構成されたグループから選ばれた金属を含むことができ、好ましく約５〜約１００ｎｍの厚さを有することができる。

続いて、図２（ｄ）のように前記金属膜１４ａの上面に導電性ペースト層１４ｂを形成することによって薄膜キャパシタの上部電極１４を完成する。本明細書に使用される“導電性ペースト層”というのは、導電性ペースト物質を硬化して得られた層を意味している。前記導電性ペースト層１４ｂの厚さは、通常の厚膜工程を用いて、所望の水準（数乃至数十μｍ）を満たす十分な厚さとすることができる。従って、メッキ工程及びレーザドリル工程のような誘電体膜１３を損傷させる可能性のある厚膜工程で誘電体膜１３及び金属膜１４ａを保護する機能を有する保護層の役割を果たすことができる。

このような側面を考え、前記導電性ペースト層１４ｂの厚さｔｅは少なくとも約２μｍであることが好ましく、層間の空間が保障される限り、十分な水準（場合によっては１００μｍ以上）にすることができる。前記導電性ペースト層１４ｂの厚さｔｅは、より好ましくは５〜３０μｍの範囲であることができる。前記導電性ペースト層１４ｂは、Ａｇ又はＣｕを含んだ導電性ペーストから形成することができる。本発明に採用される導電性ペースト層１４ｂは、スクリーン印刷工程のような通常の厚膜形成工程によって形成することができる。

導電性ペースト層１４ｂによれば、その表面に付加的な粗面化処理をしなくても、特性上、樹脂結合によってその上部に提供される絶縁樹脂層との間に強い結合力を得ることができるというメリットが得られる。例えば、プルオフ試験（ｐｕｌｌ−ｏｆｆ ｔｅｓｔ）で、従来の蒸着による上部電極と絶縁樹脂層は測定不可能なくらい弱い接着強度を有するのに対して、本発明で採用される導電性ペースト層１４ｂは絶縁樹脂層と高い水準（例えば、約２０ｋｇｆ／ｃｍ²以上）の接合強度を実現することができる。

次に、図２（ｅ）のように積層板の両面に絶縁樹脂層１５を形成した後、導電性ビア１６ａ、１６ｂを含んだ層間回路を形成する。前記導電性ビア１６ａ、１６ｂは、レーザドリル工程を用いて、前記絶縁樹脂層１５に前記導電性ペースト層１４ｂと連結されるビアホールを形成し、前記ビアホールにメッキ工程のような公知の工程を用いて導電性物質を充填させることによって形成することができる。このような導電性ビアのうち一部１６ｂはキャパシタの上部電極１４と連結されるように形成される。この場合、レーザドリル工程などにおける工程偏差によって上部電極１４の一部が損傷しても、厚膜として形成されている導電性ペースト層１４ｂによって誘電体膜１３の損傷を防ぐことができる。

前記の実施形態では両面銅箔積層板を示し、第１銅箔１２ａの２つの領域が上部電極に用いられる工程を例示しているが、本発明はこれに限定されることはなく、多様な位置に内蔵された薄膜キャパシタのための上部電極の製造方法としても使用することができる。

例えば、下部電極として他の銅箔１２ｂを用いた、又は前記積層板の一面に他の付加的な絶縁樹脂層が形成され、この絶縁樹脂層上に下部電極が形成された異なる積層体形態でも、同様の薄膜キャパシタ製造工程を適用することができ、むろん複数の形態が組み合わされた印刷回路基板を実現することもできる。

又、図２（ｄ）に示された導電性ペースト層１４ｂの形成ステップとしては、前記金属膜１４ａの上面のほぼ全領域に前記導電性ペースト層１４ｂを形成する工程を例示したが、薄膜キャパシタの上部電極１４としての機能は金属膜１４ａによって保障することができるため、導電性ペースト層１４ｂは導電性ビア１６ｂが形成される領域に限定して形成してもよい。

但し、金属膜１４ａ自体は、粗面化処理を適用しにくいため、前記絶縁樹脂層１５との結合力を向上させるためには図示された通り導電性ペースト層１４ｂを金属膜１４ａのほぼ全領域に導電性ペースト層１４ｂを形成することが好ましい。

以下、本発明の具体的な実施例を用いて、本発明のキャパシタ特性、改善効果をより詳細に説明する。

（実施例１）
本発明による薄膜キャパシタの製造方法によるキャパシタ特性の改善効果を確認するために、シリコンウェーハ上にスパッタリング工程を利用して下部電極としてPtを約１５０ｎｍの厚さで蒸着させ、その下部電極の上に金属バリア層としてNiを約１００ｎｍの厚さで蒸着させた。

前記金属バリア層上に原子層蒸着法（ＡＬＤ）でＡｌ_２Ｏ_３誘電体薄膜を７０〜１００ｎｍの厚さで形成した。フォトレジスト工程を利用したスパッタリングで所望のキャパシタの形成領域（約２５ｍｍ^２）にＰｔ金属膜を約３００ｎｍ厚さで蒸着させた後、この金属膜上の、ビアホールの形成領域に該当する領域を仮定し、約２ｍｍ²の領域に導電性ペースト（Ａｇ含有８０ｗｔ％）を塗布し、１８０℃で１時間硬化させ、１５μｍの厚さの導電性ペースト層を形成することで薄膜キャパシタ（“Ａ”）を作製した。

図３は本実施例によって製造された薄膜キャパシタの上部電極部分を撮影したSEM写真である。薄い金属膜とその上面に非常に厚い導電性ペースト層からなる上部電極を有する薄膜キャパシタを確認することができる。

（実施例２）
本実施例では先の第１実施例と同じ工程と条件によって薄膜キャパシタを作製するが、Ｐｔ金属膜の全領域に導電性ペーストを塗布し、硬化させ、導電性ペースト層を形成することで薄膜キャパシタ（“Ｂ”）を作製した。

（比較例１）
本比較例では先の実施例と同じ工程と条件で薄膜キャパシタを作製するが、従来の方法と類似するよう上部電極としてPt金属膜のみを設け、導電性ペースト層を具備していない薄膜キャパシタ（“Ｃ”）を設けた。

（比較例２）
本比較例では先の実施例と同じ工程と条件で薄膜キャパシタを作製するが、薄膜が蒸着されたＰｔ金属膜なしに誘電体膜上に導電性ペースト層のみを形成し、上部電極が形成された薄膜キャパシタ（“Ｄ”）を設けた。

前記の実施例１及び２と比較例１および２によって製造された薄膜キャパシタに関する特性を比べるために、静電容量と損失係数をそれぞれ測定（＠１０ＭＨｚ）した。結果を、図４に示す。図４において、三角を付した折れ線は静電容量、丸を付した折れ線は損失係数を示している。

図４を参照すると、比較例２のように導電性ペーストだけで上部電極を構成した場合には低い損失係数が得られたが、静電容量は低すぎたため信頼性の高いキャパシタとして利用できないということが確認できた。これは導電性ペースト層が、金属の間に樹脂が存在する緻密でない形態を有するため、薄膜誘電体に直接接する電極として使用される場合には、設定した静電容量を期待できないためである。これに反し、実施例１及び２の場合には従来の比較例１に匹敵する水準の静電容量と損失係数が得られた。特に、導電性ペーストを金属膜の全面に形成した実施例２で多少損失係数が低くなり、これは比較例２と同様に導電性ペーストによって抵抗損失が減少した結果と理解することができる。

本発明は、印刷回路基板及びその製造方法に適用した形態で説明したが、他の基板構造の内蔵型薄膜キャパシタにも有効に適用できるということを当業者であれば理解できる。

このように、本発明は前述の実施形態及び添付の図面によって限定されることはなく、添付の請求範囲によって規定される。従って請求範囲に記載された本発明の技術的思想から外れない範囲内で多様な形態の置換、変形及び変更が可能であることは当技術分野の通常の知識を有する者には自明であり、これらもまた添付の請求範囲に記載された技術的思想に属する。

従来のキャパシタ内蔵型印刷回路基板を示す図であり、（ａ）は剥離現象を示す写真、（ｂ）はレーザドリル加工による不良を示す写真である。 本発明による内蔵型薄膜キャパシタの製造方法を説明するための工程別断面図である。 本発明による一実施例によって作製された薄膜キャパシタの上部電極部分を撮影したＳＥＭ写真である。 本発明による実施例によって製造された薄膜キャパシタの静電容量及び損失係数を示すグラフである。

符号の説明

１１ コア
１２ａ、１２ｂ 第１及び第２銅箔
１３ 誘電体膜
１４ａ 金属膜
１４ｂ 導電性ペースト層
１４ 上部電極
１５ 絶縁樹脂層
１６ａ、１６ｂ 導電性ビア

Claims (28)

1. 一方の面に第１銅箔を有し、他方の面に第２銅箔を有する積層板を含み、少なくとも一方の面に少なくとも一つの下部電極が設けられた積層体を作製するステップと、
   前記少なくとも一つの下部電極上に誘電体膜を形成するステップと、
   前記誘電体膜の上面のうちキャパシタが形成される領域に薄膜蒸着工程を利用して金属膜を形成するステップと、
   前記金属膜の上面の少なくとも一領域に前記金属膜と共に上部電極を構成する導電性ペースト層を形成するステップと、
   前記積層板の両面にそれぞれ絶縁樹脂層を形成するステップと、
   前記上部電極の導電性ペースト層に連結されるよう前記絶縁樹脂層に導電性ビアを形成するステップと、を含むキャパシタ内蔵型印刷回路基板の製造方法。
2. 前記導電性ペースト層を形成するステップは、前記金属膜の上面のほぼ全領域に前記導電性ペースト層を形成するステップであることを特徴とする請求項１に記載のキャパシタ内蔵型印刷回路基板の製造方法。
3. 前記上部電極の前記金属膜は５０〜３００ｎｍの厚さを有することを特徴とする請求項１または２に記載のキャパシタ内蔵型印刷回路基板の製造方法。
4. 前記上部電極の前記金属膜は、Ａｕ、Ａｇ、Ｐｔ及びＣｕで構成されたグループから選ばれた金属を含むことを特徴とする請求項１から３のいずれか一つに記載のキャパシタ内蔵型印刷回路基板の製造方法。
5. 前記上部電極の前記金属膜を形成するステップは、物理的蒸着工程又は化学的蒸着工程によって実行されることを特徴とする請求項１から４のいずれか一つに記載のキャパシタ内蔵型印刷回路基板の製造方法。
6. 前記上部電極の前記導電性ペースト層は少なくとも２μｍの厚さを有することを特徴とする請求項１から５のいずれか一つに記載のキャパシタ内蔵型印刷回路基板の製造方法。
7. 前記上部電極の前記導電性ペースト層は、Ａｇ又はＣｕを含むことを特徴とする請求項１から６のいずれか一つに記載のキャパシタ内蔵型印刷回路基板の製造方法。
8. 前記誘電体膜を形成するステップの前に、前記誘電体膜が形成される前記下部電極の上面に第１金属バリア層を形成するステップをさらに含むことを特徴とする請求項１から７のいずれか一つに記載のキャパシタ内蔵型印刷回路基板の製造方法。
9. 前記上部電極の前記金属膜を形成するステップの前に、前記誘電体膜上に第２金属バリア層を形成するステップをさらに含む請求項１から８のいずれか一つに記載のキャパシタ内蔵型印刷回路基板の製造方法。
10. 前記第１及び第２金属バリア層のうち少なくとも一方は、Ｔａ、Ｔｉ、Ｃｒ及びＮｉで構成されたグループから選ばれた金属を含むことを特徴とする請求項８又は９に記載のキャパシタ内蔵型印刷回路基板の製造方法。
11. 前記第１及び第２金属バリア層のうち少なくとも一方は、５〜１００ｎｍの厚さを有することを特徴とする請求項８から１０のいずれか一つに記載のキャパシタ内蔵型印刷回路基板の製造方法。
12. 前記絶縁樹脂層に導電性ビアを形成するステップは、
    レーザドリル工程を利用し、前記絶縁樹脂層に前記導電性ペースト層に達するビアホールを形成するステップと、層間回路が構成されるよう前記ビアホールに導電性物質を付与するステップと、を含むことを特徴とする請求項１から１１のいずれか一つに記載のキャパシタ内蔵型印刷回路基板の製造方法。
13. 前記下部電極は、前記積層板の両面の前記第１及び第２銅箔のうちの少なくとも一方であることを特徴とする請求項１から１２のいずれか一つに記載のキャパシタ内蔵型刷回路基板の製造方法。
14. 前記積層体は、前記積層板の一面に形成された付加的な絶縁樹脂層を含み、
    前記下部電極は前記付加的な絶縁樹脂層上に形成されていることを特徴とする請求項１から１２のいずれか一つに記載のキャパシタ内蔵型印刷回路基板の製造方法。
15. 一方の面に第１銅箔が形成され、他方の面に第２銅箔が形成された積層板を含み、少なくとも一方の面に少なくとも一つの下部電極が設けられた積層体と、
    前記少なくとも一つの下部電極の上面に形成された誘電体膜と、
    前記誘電体膜の上面のうちキャパシタが形成される領域に薄膜蒸着工程によって形成された金属膜と、前記金属膜の上面の少なくとも一部領域に形成された導電性ペースト層を含む上部電極と、
    前記積層体に形成され、前記上部電極の導電性ペースト層に連結された導電性ビアを有する絶縁樹脂層を含むキャパシタ内蔵型印刷回路基板。
16. 前記導電性ペースト層は、前記金属膜の上面のほぼ全領域に形成されていることを特徴とする請求項１５に記載のキャパシタ内蔵型印刷回路基板。
17. 前記上部電極の前記金属膜は５０〜３００ｎｍの厚さを有することを特徴とする請求項１５または１６に記載のキャパシタ内蔵型印刷回路基板。
18. 前記上部電極の前記金属膜は、Ａｕ、Ａｇ、Ｐｔ及びＣｕで構成されたグループから選ばれた金属を含むことを特徴とする請求項１５から１７のいずれか一つに記載のキャパシタ内蔵型印刷回路基板。
19. 前記上部電極の前記導電性ペースト層は、少なくとも２μｍの厚さを有することを特徴とする請求項１５から１８のいずれか一つに記載のキャパシタ内蔵型印刷回路基板。
20. 前記上部電極の前記導電性ペースト層は、Ａｇ又はＣｕを含むことを特徴とする請求項１５から１９のいずれか一つに記載のキャパシタ内蔵型印刷回路基板。
21. 前記下部電極と前記誘電体膜の間に形成された第１金属バリア層をさらに含むことを特徴とする請求項１５から２０のいずれか一つに記載のキャパシタ内蔵型印刷回路基板。
22. 前記誘電体膜と前記上部電極の金属膜の間に形成された第２金属バリア層をさらに含むことを特徴とする請求項１５から２１のいずれか一つに記載のキャパシタ内蔵型印刷回路基板。
23. 前記第１及び第２金属バリア層のうち少なくとも一方は、Ｔａ、Ｔｉ、Ｃｒ及びＮｉで構成されたグループから選ばれた金属を含むことを特徴とする請求項２１又は２２に記載のキャパシタ内蔵型印刷回路基板。
24. 前記第１及び第２金属バリア層のうち少なくとも一方は、５〜１００ｎｍの厚さを有することを特徴とする請求項２１から２３のいずれか一つに記載のキャパシタ内蔵型印刷回路基板。
25. 前記下部電極は、前記積層板の両面の前記第１及び第２銅箔のうちの少なくとも一方であることを特徴とする請求項１５から２４のいずれか一つに記載のキャパシタ内蔵型印刷回路基板。
26. 前記積層体は、前記積層板の一面に形成された付加的な絶縁樹脂層を含み、
    前記下部電極は前記付加的な絶縁樹脂層上に形成されていることを特徴とする請求項１５から２４のいずれか一つに記載のキャパシタ内蔵型印刷回路基板。
27. 少なくとも一面に第１電極層を有する積層体を作製するステップと、
    前記第１電極層上に誘電体膜を形成するステップと、
    前記誘電体膜上に薄膜蒸着工程を利用して金属膜を形成するステップと、
    前記金属膜上に該金属膜と共に第２電極層を構成する導電性ペースト層を形成するステップとを含む内蔵型キャパシタの製造方法。
28. 前記積層体の前記少なくとも一面に絶縁層を形成するステップと、
    前記第２電極層に連結されるよう前記絶縁層に導電性ビアを形成するステップをさらに含む請求項２７に記載の内蔵型キャパシタの製造方法。