KR20000041957A - 반도체 디램 셀 캐패시터의 제조 방법 - Google Patents

Abstract

본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 유전막과 전극 사이에 양호한 계면 특성을 지니는 디램 셀 캐패시터의 제조 방법을 제공한다.

본 발명의 셀 캐패시터 제조 방법은 셀 캐패시터용 탄탈륨펜타옥사이드 유전막을 증착하기 이전 단계에서 하부 전극을 선행 열처리 하여 백금 또는 루시늄 전극에 대해 2차 재결정을 유도함으로써, 유전막과 하부 전극 사이에 계면 상태가 불량해지는 문제점을 해결하고 유전막에 스트레스가 발생하는 것을 억제하는 효과가 있다.

Description

반도체 디램 셀 캐패시터의 제조 방법

본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 반도체 디램 (DRAM) 셀 캐패시터(cell capacitor)의 제조 방법에 관한 것이다.

셀 캐패시터 형성 기술은 반도체 디램 소자의 핵심이 되는 기술로서, 디램의 경우 각 세대가 변화하는 매 3년마다 약 4배에 달하는 기억 용량의 증가를 보여 왔으나, 양산 제품의 생산성이나 패키지에 있어서의 제한 등의 이유로 인하여 칩 자체의 크기는 각 세대마다 1.4배씩 증가하는데 그쳐 왔다.

따라서, 반도체 제조 업계는 이러한 기억 용량의 증가를 만족시키기 위하여 디램 칩의 약 50％에 달하는 면적을 차지하는 기억 소자의 크기를 매 세대마다 약 3배 이상으로 감소해야만 했다.

이를 위하여, 기억 소자 내에서 트랜지스터와 캐패시터의 배열 방식은 기존의 2차원 구조에서부터 실린더(혹은 크라운모양) 혹은 핀(fin)과 같은 3차원적 구조로 변화시켜 제한된 면적에서 최대의 표면적을 갖도록 하는 방향으로 연구가 진행되어 왔다. 이러한 구조적 변화를 통한 용량 증가 외에도 정보 전하가 실제로 축전되는 하부 전극의 표면을 증가시키기 위하여 스토리지 노드의 표면에 요철을 주어 굴곡지게 하는 방법 등이 제안되어 왔다.

이러한 방법과 병행하여 캐패시터의 두 전극 사이에 위치하는 유전막의 박막화를 통한 축전 용량의 증가를 통한 단위 면적 당 캐패시턴스의 증가 역시 딥 서브 해프 마이크론(deep sub－half－micron) 시대에 접어들면서 적용의 한계를 나타내고 있다.

최소 선폭 0.13㎛ 이하를 갖는 기가 비트급 디램의 경우에 있어서는 하부 전극이 차지하는 투영 면적은 0.01㎛²미만일 것으로 예측된다. 이때에는 복잡한 3차원 구조를 갖는 하부 전극을 구성한다 하더라도 유전막의 유효 두께가 서브 나노미터(sub－nanometer) 이하로 유지되지 않는다면 충분한 전하의 축적은 사실상 불가능하며, 디램의 가장 중요한 특성 중 하나인 리프레시(refresh) 특성을 만족시키지 못하게 된다.

따라서, 기가 비트급 디램 공정에 적용하기 위한 유전막으로는 기존의 실리콘 산화막 또는 실리콘 질화막에 비해 유전률이 10∼20 배 이상 높은 BST(BaSrTiO₃), STO(SrTiO₃), PZT(PbZrTiO₃)와 같은 강유전체의 사용이 필요하게 되었다.

그러나, BST와 같은 강유전체 막은 전극 물질로서 기존의 폴리실리콘 노드를 사용할 수 없다는 문제점을 지니고 있다. 이것은 BST와 같은 고유전막을 증착한 경우, 막질의 특성 향상을 위한 O₂분위기 하의 열처리 공정 단계에서 하부 전극이 산화되기가 용이하기 때문이다.

따라서, BST 유전막을 위한 새로운 전극으로 산화 저항성이 크거나, 산화되어도 도전 특성이 양호한 백금(Pt), 루시늄(Ru), 이리듐(Ir) 등의 신물질에 대한 연구가 활발히 진행되고 있다.

그러나, 전술한 백금 등의 신물질을 BST 등의 강유전막 캐패시터의 전극 물질로 사용하는 경우, 유전막의 특성 향상을 위한 열처리 공정을 일정 온도 이상으로 진행하면 전극 내의 원자의 이동 (migration)에 의하여 2차 재결정(secondary grain growth)이 발생함으로써 유전막과의 계면 상태가 불안정하여지고 유전막에 스트레스를 발생시키는 문제점이 있다.

따라서, 본 발명의 제1 목적은 안정된 계면을 유지하고 유전막 내에 스트레스의 발생을 최소화한 고유전 디램 셀 캐패시터의 제조 방법을 제공하는데 있다.

본 발명의 제2 목적은 상기 제1 목적에 부가하여, 하부 전극의 열적 불안정성을 제거하여 안정적인 전기적 특성을 나타내는 고유전 디램 셀 캐패시터의 제조 방법을 제공하는데 있다.

본 발명의 제3 목적은 상기 제1 목적에 부가하여, 유전막 증착 공정 중 하부 전극의 마이그레이션(migration)을 억제하기 위한 고유전 디램 셀 캐패시터의 제조 방법을 제공하는데 있다.

제1도는 본 발명에 따른 셀 캐패시터 제조 방법에 따라 제작된 셀 캐패시터의 단면도.

<도면 주요 부분에 대한 부호의 설명>

100 : 제1 층간절연막

120 : 콘택 홀

130 : 도전성 폴리실리콘

140 : 티타늄실리사이드

150 : 티타늄나이트라이드

160 : 제2 층간절연막

180 : 하부 전극(백금 또는 루시늄)

190 : 탄탈륨펜타옥사이드 유전막

상기 목적을 달성하기 위하여 본 발명은 반도체 기판 상의 셀 캐패시터를 제조하는 방법에 있어서, 상기 기판 상에 상기 셀 캐패시터의 하부 전극용 물질을 형성하는 단계; 상기 하부 전극용 물질을 재결정화 하는 단계; 상기 하부 전극용 물질 상부에 유전막을 형성하는 단계; 상기 유전막 상부에 셀 캐패시터의 상부 전극 물질을 형성하는 단계를 포함하는 셀 캐패시터 제조 방법을 제공한다.

이하, 본 발명에 따른 셀 캐패시터의 제조 방법을 첨부하는 도면을 참조하여 상세히 설명한다.

제1도는 본 발명에 따른 셀 캐패시터 제조 방법에 따라 제작된 셀 캐패시터를 나타낸 도면이다.

제1도를 참조하면, 통상적인 반도체 제조 공정에 따라 비트 라인을 형성한 후, 층간절연막(100)으로서 실리콘 산화막을 형성한다. 이후, 층간절연막(100)에 매몰 콘택 형성을 위한 콘택 홀(120)을 형성하고, 도우핑된 폴리실리콘을 콘택 홀(120)에 충전 매립한다.

이어서, 콘택 홀(120)에 충전 매립된 폴리실리콘(130)을 층간절연막(100)과 선택 식각 특성을 갖는 가스를 이용하여 식각 함으로써 콘택 홀이 수직 방향으로 1000∼2000Å 정도 드러나게 한다.

이후, 티타늄을 증착하고 열처리를 통하여 폴리실리콘(130)과 티타늄을 반응시켜 티타늄실리사이드(140)를 형성한다. 여기서, 층간절연막(100) 상부에 증착된 티타늄과 티타늄실리사이드(140) 위에 반응하지 않고 잔존하는 티타늄은 습식 식각을 통해 제거한다. 이어서, 산소 원소가 확산하기에 어려우면서도 도전성 특성을 지닌 티타늄나이트라이드막(150)을 증착하고, 이후 건식 식각을 통하여 콘택 홀(120)을 형성한 층간절연막(100)이 드러날 때까지 티타늄나이트라이드막(150)을 식각한다.

상기 공정 결과물 상부에 제2 층간절연막(160)을 증착한 후, 패터닝을 통해 캐패시터의 하부 전극이 형성될 함몰 부위(170)를 형성하고, 캐패시터의 하부 전극으로 사용될 백금(Pt; 180)을 증착한다.

이어서, 하부 전극 재결정을 위한 열처리를 400∼800℃에서 진행하고 유전막으로서 탄탈륨펜타옥사이드(Ta₂O₅; 190)를 형성한다. 탄탈륨펜타옥사이드 특성 개선을 위한 열처리를 진행한 후, 상부 전극(110)으로 사용할 백금(Pt) 또는 루시늄(Ru)을 증착한다.

본 발명에 따른 양호한 실시예로서, 셀 캐패시터의 하부 전극용 물질을 형성하한 후, 상기 하부 전극 상부에 제1 절연막을 증착하는 단계; 상기 하부 전극용 물질을 열처리를 통하여 재결정화 하는 단계; 습식 식각 공정을 통하여 상기 제1 절연막을 제거하는 단계; 상기 제1 절연막이 제거된 상기 하부 전극 상부에 셀 캐패시터용 유전막을 증착하는 단계; 상기 유전막 상부에 셀 캐패시터의 상부 전극 물질을 형성하는 단계를 포함하는 셀 캐패시터 제조 방법을 적용할 수 있다. 이 때에, 상기 제1 절연막은 실리콘 질화막 또는 실리콘 산화막을 사용할 수 있다.

전술한 내용은 후술할 발명의 특허 청구 범위를 보다 잘 이해할 수 있도록 본 발명의 특징과 기술적 장점을 다소 폭 넓게 개설하였다. 본 발명의 특허 청구 범위를 구성하는 부가적인 특징과 장점들이 이하에서 상술될 것이다. 개시된 본 발명의 개념과 특정 실시예는 본 발명과 유사 목적을 수행하기 위한 다른 구조의 설계나 수정의 기본으로서 즉시 사용될 수 있음이 당해 기술 분야의 숙련된 사람들에 의해 인식되어야 한다.

또한, 본 발명에서 개시된 발명 개념과 실시예가 본 발명의 동일 목적을 수행하기 위하여 다른 구조로 수정하거나 설계하기 위한 기초로서 당해 기술 분야의 숙련된 사람들에 의해 사용되어질 수 있을 것이다. 또한, 당해 기술 분야의 숙련된 사람에 의한 그와 같은 수정 또는 변경된 등가 구조는 특허 청구 범위에서 기술한 발명의 사상이나 범위를 벗어나지 않는 한도 내에서 다양한 변화, 치환 및 변경이 가능하다.

이상과 같이 본 발명에 따른 셀 캐패시터는 종래 기술에 의한 제조 방법과 달리, 셀 캐패시터용 유전막을 증착하기 이전 단계에서 하부 전극을 선행 열처리함으로써 백금(Pt) 또는 루시늄(Ru) 전극의 2차 재결정을 유도함으로써, 유전막과 하부 전극 사이의 계면 상태가 불량해지는 문제점 및 유전막에 발생하는 스트레스 등을 억제하는 효과가 있다.

Claims (11)

1. 반도체 기판 상에 셀 캐패시터를 제조하는 방법에 있어서,

   상기 기판 상에 상기 셀 캐패시터의 하부 전극용 물질을 형성하는 단계;

   상기 하부 전극용 물질을 재결정화 하는 단계;

   상기 하부 전극용 물질 상부에 유전막을 형성하는 단계;

   상기 유전막 상부에 셀 캐패시터의 상부 전극 물질을 형성하는 단계

   를 포함하는 셀 캐패시터 제조 방법.
2. 제1항에 있어서, 상기 하부 전극용 물질 상부에 유전막을 형성하는 단계는 상기 유전막 특성 개선을 위한 열처리 단계를 더 포함하는 것을 특징으로 하는 셀 캐패시터 제조 방법.
3. 제1항에 있어서, 상기 하부 전극용 물질을 재결정화 하는 단계는 400∼800℃에서 열처리함으로써 재결정화 하는 단계를 포함하는 셀 캐패시터 제조 방법.
4. 제1항에 있어서, 상기 기판 상에 셀 캐패시터의 하부 전극용 물질을 형성하는 단계는 백금(Pt), 루시늄(Ru), 이리듐(Ir) 등의 금속 중 어느 하나를 형성하는 단계를 포함하는 셀 캐패시터 제조 방법.
5. 제1항에 있어서, 상기 하부 전극용 물질 상부에 유전막을 형성하는 단계는 상기 하부 전극용 물질 상부에 Ta₂O₅, BST, PZT, SBT 중의 어느 하나를 형성하는 단계를 포함하는 셀 캐패시터 제조 방법.
6. 반도체 기판 상의 구조물 상부에

   비트 라인을 형성하는 단계;

   상기 비트 라인 상부에 제1 층간절연막을 형성하는 단계;

   상기 제1 층간절연막에 매몰 콘택을 위한 콘택 홀을 형성하는 단계;

   폴리실리콘을 증착하여 상기 콘택 홀을 충전 매립하는 단계;

   상기 폴리실리콘을 상기 제1 층간절연막에 대하여 1000∼2000Å 정도 드러나도록 선택 식각을 수행하는 단계;

   티타늄을 증착하는 단계;

   상기 티타늄과 상기 폴리실리콘을 반응시켜 실리사이드화 하는 단계;

   상기 반응 결과 반응하지 않는 잔여 티타늄을 습식 식각 제거하는 단계;

   티타늄나이트라이드를 도포하는 단계;

   상기 콘택 홀을 형성한 후에 제1 층간절연막이 드러날 때까지 상기 티타늄 나이트라이드를 건식 식각하는 단계;

   제2 층간절연막을 증착하는 단계;

   캐패시터 하부 전극을 형성할 함몰 부위를 형성하는 단계;

   캐패시터 하부 전극으로 백금을 증착하는 단계;

   400∼800℃ 열처리를 통해 상기 백금을 재결정화 하는 단계;

   탄탈륨펜타옥사이드 유전막을 도포하는 단계;

   상기 탄탈륨펜타옥사이드를 열처리하는 단계;

   상부 전극을 위한 백금을 증착하는 단계

   를 포함하는 셀 캐패시터의 제조 방법.
7. 반도체 기판 상에 셀 캐패시터를 제조하는 방법에 있어서,

   상기 기판 상에 상기 셀 캐패시터의 하부 전극용 물질을 형성하는 단계;

   상기 하부 전극 상부에 제1 절연막을 증착하는 단계;

   상기 하부 전극용 물질을 열처리를 통하여 재결정화 하는 단계;

   습식 식각 공정을 통하여 상기 제1 절연막을 제거하는 단계;

   상기 제1 절연막이 제거된 상기 하부 전극 상부에 셀 캐패시터용 유전막을 증착하는 단계;

   상기 유전막 상부에 셀 캐패시터의 상부 전극 물질을 형성하는 단계

   를 포함하는 셀 캐패시터 제조 방법.
8. 제7항에 있어서, 상기 하부 전극용 물질을 재결정화 하는 단계는 400∼800℃에서 열처리함으로써 재결정화 하는 단계를 포함하는 셀 캐패시터 제조 방법.
9. 제7항에 있어서, 상기 기판 상에 셀 캐패시터의 하부 전극용 물질을 형성하는 단계는 백금(Pt), 루시늄(Ru), 이리듐(Ir) 등의 금속 중 어느 하나를 형성하는 단계를 포함하는 셀 캐패시터 제조 방법.
10. 제7항에 있어서, 상기 하부 전극용 물질 상부에 유전막을 형성하는 단계는 상기 하부 전극용 물질 상부에 Ta₂O₅, BST, PZT, SBT 중의 어느 하나를 형성하는 단계를 포함하는 셀 캐패시터 제조 방법.
11. 제7항에 있어서, 상기 하부 전극 물질 상부에 제1 절연막을 형성하는 단계는 실리콘 산화막 또는 실리콘 질화막 중 어느 하나를 사용하는 것을 특징으로 하는 셀 캐패시터 제조 방법.