JP3083407B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3083407B2 JP3083407B2 JP04159222A JP15922292A JP3083407B2 JP 3083407 B2 JP3083407 B2 JP 3083407B2 JP 04159222 A JP04159222 A JP 04159222A JP 15922292 A JP15922292 A JP 15922292A JP 3083407 B2 JP3083407 B2 JP 3083407B2
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Description
【０００１】
【産業上の利用分野】本発明は、強誘電体膜又は高誘電
体膜を用いた容量素子を有する半導体装置に関する。
体膜を用いた容量素子を有する半導体装置に関する。
【０００２】
【従来の技術】近年、強誘電体又は高誘電体は自発分極
や高誘電率といった特徴を持つために、不揮発性ＲＡＭ
（Random Access Memory）や高集積度ＤＲＡＭ（Dynami
c Random AccessMemory）への応用に関して盛んに研
究、開発が行われている。特に最近では、容量値を確保
しかつ複雑化するＤＲＡＭのセル構造を簡単化するため
に、強誘電体又は高誘電体をセルの容量絶縁膜へ適用す
る研究が主流となってきている。
や高誘電率といった特徴を持つために、不揮発性ＲＡＭ
（Random Access Memory）や高集積度ＤＲＡＭ（Dynami
c Random AccessMemory）への応用に関して盛んに研
究、開発が行われている。特に最近では、容量値を確保
しかつ複雑化するＤＲＡＭのセル構造を簡単化するため
に、強誘電体又は高誘電体をセルの容量絶縁膜へ適用す
る研究が主流となってきている。
【０００３】以下強誘電体膜又は高誘電体膜を用いた容
量素子を有する従来の半導体装置について、図面を参照
しながら説明する。図３は同半導体装置のメモリセルの
断面図である。図３において、３１はシリコン基板、３
２は分離のためのフィールド酸化膜（以下ＬＯＣＯＳ酸
化膜という）、３３はポリサイド膜または多結晶シリコ
ン膜で形成されたワード線、３４はポリサイド膜で形成
されたビット線、３５はシリコン酸化膜、３６は下電極
である第１の白金（Ｐｔ）膜、３７は容量絶縁膜である
強誘電体膜、３８は上電極である第２のＰｔ膜である。
このように誘電体膜を用いた容量素子を有する従来の半
導体装置では、下電極である第１のＰｔ膜３６をシリコ
ン基板３１の表面に直接接触させる構造がとられてい
た。
量素子を有する従来の半導体装置について、図面を参照
しながら説明する。図３は同半導体装置のメモリセルの
断面図である。図３において、３１はシリコン基板、３
２は分離のためのフィールド酸化膜（以下ＬＯＣＯＳ酸
化膜という）、３３はポリサイド膜または多結晶シリコ
ン膜で形成されたワード線、３４はポリサイド膜で形成
されたビット線、３５はシリコン酸化膜、３６は下電極
である第１の白金（Ｐｔ）膜、３７は容量絶縁膜である
強誘電体膜、３８は上電極である第２のＰｔ膜である。
このように誘電体膜を用いた容量素子を有する従来の半
導体装置では、下電極である第１のＰｔ膜３６をシリコ
ン基板３１の表面に直接接触させる構造がとられてい
た。
【０００４】
【発明が解決しようとする課題】しかしながら上記の従
来の構成では、以下に示すような課題を有していた。ま
ず第１に、下電極である第１のＰｔ膜３８は４５０℃以
下の低温でシリコンと反応するために、強誘電体膜３７
の形成に必要な６５０℃以上の熱処理中に第１のＰｔ膜
３８のシリコン基板３１への拡散が同時におこり、良質
な強誘電体膜３７が得られなかった。第２に、強誘電体
膜３７を図３に示すような大きな凹凸を有する表面に堆
積しなければならないために、単位面積当たりの容量値
を上げるために強誘電体膜３７の膜厚を薄くした場合に
均一性が得られなかった。
来の構成では、以下に示すような課題を有していた。ま
ず第１に、下電極である第１のＰｔ膜３８は４５０℃以
下の低温でシリコンと反応するために、強誘電体膜３７
の形成に必要な６５０℃以上の熱処理中に第１のＰｔ膜
３８のシリコン基板３１への拡散が同時におこり、良質
な強誘電体膜３７が得られなかった。第２に、強誘電体
膜３７を図３に示すような大きな凹凸を有する表面に堆
積しなければならないために、単位面積当たりの容量値
を上げるために強誘電体膜３７の膜厚を薄くした場合に
均一性が得られなかった。
【０００５】本発明は上記の従来の課題を解決するもの
で、膜厚を薄くしても均一な強誘電体膜を得ることがで
き、しかも下電極とシリコンとの反応を抑制することが
できる半導体装置を提供することを目的とする。
で、膜厚を薄くしても均一な強誘電体膜を得ることがで
き、しかも下電極とシリコンとの反応を抑制することが
できる半導体装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】この目的を達成するため
に本発明の半導体装置の製造方法は、シリコンを含有す
る支持基板上に絶縁膜を形成する工程と、前記絶縁膜の
上部に向けて広がった形状を有する開口を形成する工程
と、前記開口内に埋め込まれ、前記絶縁膜と同じ高さで
ありかつチタンを有するバリア層を形成する工程と、前
記バリア層上に複数の白金からなる下電極を形成する工
程と、強誘電体又は高誘電体からなる容量絶縁膜を前記
複数の下電極にまたがって形成する工程と、前記容量絶
縁膜上に上電極を順次形成し、前記下電極と対応した複
数の容量素子を形成する工程とを有するものである。ま
た、本発明の請求項２記載の半導体装置の製造方法は、
請求項１記載の半導体装置の製造方法において、前記容
量絶縁膜が（ＢａxＳｒ1-x）ＴｉＯ3（０≦ｘ≦１）か
らなることを特徴とするものである。さらに、本発明の
請求項３記載の半導体装置の製造方法は、請求項１また
は請求項２記載の半導体装置の製造方法において、前記
下電極または前記上電極が窒化チタン層を含む多層構造
を有することを特徴とするものである。
に本発明の半導体装置の製造方法は、シリコンを含有す
る支持基板上に絶縁膜を形成する工程と、前記絶縁膜の
上部に向けて広がった形状を有する開口を形成する工程
と、前記開口内に埋め込まれ、前記絶縁膜と同じ高さで
ありかつチタンを有するバリア層を形成する工程と、前
記バリア層上に複数の白金からなる下電極を形成する工
程と、強誘電体又は高誘電体からなる容量絶縁膜を前記
複数の下電極にまたがって形成する工程と、前記容量絶
縁膜上に上電極を順次形成し、前記下電極と対応した複
数の容量素子を形成する工程とを有するものである。ま
た、本発明の請求項２記載の半導体装置の製造方法は、
請求項１記載の半導体装置の製造方法において、前記容
量絶縁膜が（ＢａxＳｒ1-x）ＴｉＯ3（０≦ｘ≦１）か
らなることを特徴とするものである。さらに、本発明の
請求項３記載の半導体装置の製造方法は、請求項１また
は請求項２記載の半導体装置の製造方法において、前記
下電極または前記上電極が窒化チタン層を含む多層構造
を有することを特徴とするものである。
【０００７】
【作用】この構成によって、バリア層がシリコン基板の
開口内に埋め込まれているので、強誘電体膜は比較的平
坦な下電極上に形成することができ、したがって強誘電
体又は高誘電体の膜厚を薄くしても均一性を得ることが
できる。さらに、白金からなる下電極とシリコン基板と
の間にバリア層が形成されているので、シリコン基板と
下電極との間の反応を抑制することができる。
開口内に埋め込まれているので、強誘電体膜は比較的平
坦な下電極上に形成することができ、したがって強誘電
体又は高誘電体の膜厚を薄くしても均一性を得ることが
できる。さらに、白金からなる下電極とシリコン基板と
の間にバリア層が形成されているので、シリコン基板と
下電極との間の反応を抑制することができる。
【０００８】
【実施例】以下本発明の参考例における強誘電体膜又は
高誘電体膜を用いた容量素子を有する半導体装置につい
て、図面を参照しながら説明する。図１は同半導体装置
のメモリセルの断面図である。図１において、１はシリ
コン基板、２はＬＯＣＯＳ酸化膜、３はポリサイド膜ま
たは多結晶シリコン膜で形成されたワード線、４はポリ
サイド膜で形成されたビット線、５はシリコン酸化膜、
６は酸化膜５に設けられた開口（以下コンタクト穴とい
う）に埋め込まれた多結晶シリコン膜、７はバリア層と
なるチタンシリサイド（ＴｉＳｉx ）膜、８は下電極で
ある第１のＰｔ膜、９は容量絶縁膜である（ＢａxＳｒ1
-x）ＴｉＯ3 （０≦ｘ≦１）等の強誘電体膜又は高誘電
体膜、１０は上電極である第２のＰｔ膜である。
高誘電体膜を用いた容量素子を有する半導体装置につい
て、図面を参照しながら説明する。図１は同半導体装置
のメモリセルの断面図である。図１において、１はシリ
コン基板、２はＬＯＣＯＳ酸化膜、３はポリサイド膜ま
たは多結晶シリコン膜で形成されたワード線、４はポリ
サイド膜で形成されたビット線、５はシリコン酸化膜、
６は酸化膜５に設けられた開口（以下コンタクト穴とい
う）に埋め込まれた多結晶シリコン膜、７はバリア層と
なるチタンシリサイド（ＴｉＳｉx ）膜、８は下電極で
ある第１のＰｔ膜、９は容量絶縁膜である（ＢａxＳｒ1
-x）ＴｉＯ3 （０≦ｘ≦１）等の強誘電体膜又は高誘電
体膜、１０は上電極である第２のＰｔ膜である。
【０００９】図１に示すように、多結晶シリコン膜６が
シリコン基板１とのコンタクト穴に埋め込まれているの
で強誘電体膜又は高誘電体膜９は比較的平坦な下電極で
ある第１のＰｔ膜８の上に形成することができる。した
がって、強誘電体膜又は高誘電体膜９の厚さを薄くして
も膜厚の均一性が得られる。さらに、第１のＰｔ膜８と
多結晶シリコン膜６との間にバリア層であるＴｉＳｉx
膜７が形成されているので、多結晶シリコン膜６と第１
のＰｔ膜８との間の反応を抑制することができる。
シリコン基板１とのコンタクト穴に埋め込まれているの
で強誘電体膜又は高誘電体膜９は比較的平坦な下電極で
ある第１のＰｔ膜８の上に形成することができる。した
がって、強誘電体膜又は高誘電体膜９の厚さを薄くして
も膜厚の均一性が得られる。さらに、第１のＰｔ膜８と
多結晶シリコン膜６との間にバリア層であるＴｉＳｉx
膜７が形成されているので、多結晶シリコン膜６と第１
のＰｔ膜８との間の反応を抑制することができる。
【００１０】次に本発明の第１の実施例における強誘電
体膜又は高誘電体膜を用いた容量素子を有する半導体装
置について、図面を参照しながら説明する。図２は同半
導体装置のメモリセルの断面図である。２１はシリコン
基板、２２は分離用のＬＯＣＯＳ酸化膜、２３はポリサ
イド膜または多結晶シリコン膜で形成されたワード線、
２４はポリサイド膜で形成されたビット線、２５はシリ
コン酸化膜、２６はコンタクト穴に埋め込まれたＴｉＳ
ｉx 膜、２７は下電極である第１のＰｔ膜、２８は容量
絶縁膜である強誘電体膜又は高誘電体膜、２９は上電極
である第２のＰｔ膜である。
体膜又は高誘電体膜を用いた容量素子を有する半導体装
置について、図面を参照しながら説明する。図２は同半
導体装置のメモリセルの断面図である。２１はシリコン
基板、２２は分離用のＬＯＣＯＳ酸化膜、２３はポリサ
イド膜または多結晶シリコン膜で形成されたワード線、
２４はポリサイド膜で形成されたビット線、２５はシリ
コン酸化膜、２６はコンタクト穴に埋め込まれたＴｉＳ
ｉx 膜、２７は下電極である第１のＰｔ膜、２８は容量
絶縁膜である強誘電体膜又は高誘電体膜、２９は上電極
である第２のＰｔ膜である。
【００１１】本実施例による構造では、ＴｉＳｉx 膜２
６がシリコン基板２１とのコンタクト穴に埋め込まれて
いるので、強誘電体膜又は高誘電体膜２８は比較的平坦
な下電極である第１のＰｔ膜２７の上に形成することが
できる。したがって、強誘電体膜又は高誘電体膜２８の
膜厚を薄くしても均一性が得られる。さらに、第１のＰ
ｔ膜２７とシリコン基板２１との間にバリア層であるＴ
ｉＳｉx 膜２６が形成されているので、シリコン基板２
１と第１のＰｔ膜２７との間の反応を抑制することがで
きる。
６がシリコン基板２１とのコンタクト穴に埋め込まれて
いるので、強誘電体膜又は高誘電体膜２８は比較的平坦
な下電極である第１のＰｔ膜２７の上に形成することが
できる。したがって、強誘電体膜又は高誘電体膜２８の
膜厚を薄くしても均一性が得られる。さらに、第１のＰ
ｔ膜２７とシリコン基板２１との間にバリア層であるＴ
ｉＳｉx 膜２６が形成されているので、シリコン基板２
１と第１のＰｔ膜２７との間の反応を抑制することがで
きる。
【００１２】なお本参考例および第１の実施例におい
て、バリア層としてＴｉＳｉx膜を用いたが、Ｔｉ／Ｔ
ｉＮ膜の２層構造などの他のバリア層を用いても同様の
効果があることは言うまでもない。また第１の実施例お
よび第２の実施例において、上電極、下電極としてＰｔ
膜を用いたが、ＴｉＮ膜、ＩＴＯまたはＲｕＯxなどの
他の電極を用いても同様の効果が得られることは言うま
でもない。
て、バリア層としてＴｉＳｉx膜を用いたが、Ｔｉ／Ｔ
ｉＮ膜の２層構造などの他のバリア層を用いても同様の
効果があることは言うまでもない。また第１の実施例お
よび第２の実施例において、上電極、下電極としてＰｔ
膜を用いたが、ＴｉＮ膜、ＩＴＯまたはＲｕＯxなどの
他の電極を用いても同様の効果が得られることは言うま
でもない。
【００１３】
【発明の効果】以上のように本発明は、支持基板の一主
面に接して設けられた多結晶シリコン膜上に、金属シリ
サイドと１層以上の金属層からなる下電極、強誘電体膜
又は高誘電体膜からなる容量絶縁膜および１層以上の金
属層からなる上電極とで構成された容量を有し、平坦な
構造でかつ熱的に安定な半導体装置を実現できるもので
ある。
面に接して設けられた多結晶シリコン膜上に、金属シリ
サイドと１層以上の金属層からなる下電極、強誘電体膜
又は高誘電体膜からなる容量絶縁膜および１層以上の金
属層からなる上電極とで構成された容量を有し、平坦な
構造でかつ熱的に安定な半導体装置を実現できるもので
ある。
【図１】本発明の参考例における半導体装置のメモリセ
ルの断面図
ルの断面図
【図２】本発明の第１の実施例における半導体装置のメ
モリセルの断面図
モリセルの断面図
【図３】従来の半導体装置のメモリセルの断面図
１ シリコン基板（支持基板） ５ 酸化膜（絶縁膜） ６ 多結晶シリコン膜 ７ チタンシリサイド膜（金属シリサイド） ８ 金属層 ９ 強誘電体膜又は高誘電体膜 １０ 上電極
フロントページの続き (72)発明者 上本 康裕 大阪府門真市大字門真1006番地 松下電 子工業株式会社内 (72)発明者 那須 徹 大阪府門真市大字門真1006番地 松下電 子工業株式会社内 (72)発明者 嶋田 恭博 大阪府門真市大字門真1006番地 松下電 子工業株式会社内 (72)発明者 松田 明浩 大阪府門真市大字門真1006番地 松下電 子工業株式会社内 (56)参考文献 特開 平３−87056（ＪＰ，Ａ) 特開 平４−14862（ＪＰ，Ａ)
Claims (3)
- 【請求項１】 シリコンを含有する支持基板上に絶縁膜
を形成する工程と、前記絶縁膜の上部に向けて広がった
形状を有する開口を形成する工程と、前記開口内に埋め
込まれ、前記絶縁膜と同じ高さでありかつチタンを有す
るバリア層を形成する工程と、前記バリア層上に複数の
白金からなる下電極を形成する工程と、強誘電体又は高
誘電体からなる容量絶縁膜を前記複数の下電極にまたが
って形成する工程と、前記容量絶縁膜上に上電極を順次
形成し、前記下電極と対応した複数の容量素子を形成す
る工程とを備えたことを特徴とする半導体装置の製造方
法。 - 【請求項２】 前記容量絶縁膜が（ＢａxＳｒ1-x）Ｔｉ
Ｏ3（０≦ｘ≦１）からなることを特徴とする請求項１
記載の半導体装置の製造方法。 - 【請求項３】 前記下電極または前記上電極が窒化チタ
ン層を含む多層構造を有することを特徴とする請求項１
または請求項２記載の半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04159222A JP3083407B2 (ja) | 1992-06-18 | 1992-06-18 | 半導体装置の製造方法 |
| EP93304786A EP0575194B1 (en) | 1992-06-18 | 1993-06-18 | Method for semiconductor device having capacitor |
| DE69315125T DE69315125T2 (de) | 1992-06-18 | 1993-06-18 | Herstellungsverfahren für Halbleiterbauelement mit Kondensator |
| EP97104672A EP0784347A2 (en) | 1992-06-18 | 1993-06-18 | Semiconductor device having capacitor |
| US08/681,093 US5661319A (en) | 1992-06-18 | 1996-07-22 | Semiconductor device having capacitor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04159222A JP3083407B2 (ja) | 1992-06-18 | 1992-06-18 | 半導体装置の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14287899A Division JP3488134B2 (ja) | 1999-05-24 | 1999-05-24 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH065810A JPH065810A (ja) | 1994-01-14 |
| JP3083407B2 true JP3083407B2 (ja) | 2000-09-04 |
Family
ID=15689008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04159222A Expired - Fee Related JP3083407B2 (ja) | 1992-06-18 | 1992-06-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3083407B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100231597B1 (ko) * | 1996-06-29 | 1999-11-15 | 김주용 | 반도체 소자의 캐패시터 제조방법 |
| KR100224730B1 (ko) * | 1996-12-17 | 1999-10-15 | 윤종용 | 반도체장치의 패턴 형성방법 및 이를 이용한 커패시터 제조방법 |
| JPH11177048A (ja) * | 1997-12-09 | 1999-07-02 | Oki Electric Ind Co Ltd | 半導体素子およびその製造方法 |
| KR100326253B1 (ko) * | 1999-12-28 | 2002-03-08 | 박종섭 | 반도체 소자의 캐패시터 형성방법 |
-
1992
- 1992-06-18 JP JP04159222A patent/JP3083407B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH065810A (ja) | 1994-01-14 |
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