JP4287597B2 - 特に集積半導体メモリ(例えばdram)用の固体誘電体を備えた小型キャパシタ、およびその製造方法 - Google Patents
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Description
本発明は、固体誘電体を用いた小型キャパシタ(Kondensator)(それぞれMIMキャパシタおよびMISキャパシタ)に関し、特に集積半導体回路(好ましくは例えばDRAMなどのメモリ)での使用に有利な小型キャパシタに関する。このようなキャパシタは、例えばUS−A−5760434、GB−A−2294591、EP−A−0553791,IEDM 1998年 San Francisco:Y.S.Chunら、および1997年 Symp. On VLSI Tech.Digest of Tech.Papers:J.M.Drynanら、151、152頁より公知である。
【0002】
酸化タンタル(Ta2O5−)キャパシタは10年前からすでに知られている。これらキャパシタに特有の高い容量は、基本的には、酸化タンタル誘電体層の比較的高い誘電率およびその層の小さな厚さに基づく。さらに、可能な限り大きな表面積は、高い比容量にとって重要であり、可能な限り電極の表面を極めて粗くして面積を拡大することが不可欠である。このことは特に電解キャパシタで公知である。
【0003】
MIM/MISキャパシタは、以前よりすでにDRAM(ダイナミックランダムアクセスメモリ)に用いられてきた。タングステンから作製される第1の電極、五酸化タンタル誘電体、および例えば窒化チタン(TiN)から作製される第2の電極を有するキャパシタは、Drynanらの1997年、Symposium on VLSI Technology Digest of Technical Papers、151〜152頁より公知である。さらに、アノードエッチング、選択エッチング、付加UV光作用によるエッチング、シリコンまたはアモルファスシリコン層のドライエッチングによって、または予め配置されたアモルファスシリコン層の再結晶(HSG法=半球状グレインとして知られている)によってシリコン半導体電極を有するキャパシタにおいて、その電極の粗い表面を得ることもまた、公知である(EP 0553791)。
【0004】
DRAMキャパシタおよびその製造方法はUS−A−5760434から公知である。下部電極として示されるメモリセルのトランジスタに接続されるキャパシタ電極のうちの一方は、TiNからなる。ここで、この電極は、周囲に側壁を形成する酸化シリコン上の、ボウル(Becher)の形状をした薄膜である。ボール型に形成されたこのTiN層の内壁は、シリコンでコーティングされる。このシリコンは、HSG法を用いて半球グレイン状シリコンに変形され、このため、変形されずに残ったTiN基板上のこのシリコンは、複数の拡大した表面を有する公知の粒状構造/構造表面を有する。この導電性HSGポリシリコンの拡大表面は、1つの電極表面を形成し、この電極表面は誘電体でコーティングされる。この誘電体は、第2の電極(上部電極)によって層状にされてキャパシタを完成させる。
【0005】
本発明の課題は、このようなキャパシタを提供することであり、誘電体に隣接する2つの電極、特に下部電極の表面が、相応じて高い電気伝導率を有する電気伝導性金属からなり、それにもかかわらず電極表面は、半導体材料にHSG法を用いて達成され得るように、高い表面拡張を示す。本発明のさらなる課題は、本発明によるキャパシタを製造するために、有利かつ信頼性ある再現可能な方法を提供することである。
【0006】
この課題は、請求項1によるキャパシタおよびそれに対応する方法請求項によって解決される。本発明のさらなる実施形態は、それ以外の請求項から明らかである。
【0007】
本発明の特徴は、本発明による小型固体誘電体の、本発明による有利な以下に記載される製造方法から特に明らかであり得る。
【0008】
DRAMキャパシタについて、第1の(下部)電極に巨視的に(makroskopisch)大きな表面を有する形状を設けることが公知である。例えば、これには、ベル型、穴型に加えて、例えば、カラム型もある。このような巨視的形状は、高い容量を得るための、関連するキャパシタで十分知られている。
【0009】
本発明において、第1の電極の材料は、少なくともその電極の表面の下の領域で可能な限り良好な電気伝導率を有するように設けられる。従って、本発明によれば、電極全体または少なくともその電極の表面近傍の領域のいずれかが、電気的、すなわち金属的に高い導電性タングステンシリサイドからなるように設けられる。上記に述べた第2の場合、本発明において、表面に近接するこのようなタングステンシリサイド領域のコアとしてポリシリコンを代わりに設けることができる。
【0010】
本発明によれば、第1の電極のタングステンシリサイド、または少なくとも表面に近接するその電極の領域は、化学量論的に過剰なシリコンを含むことが意図される。シリコンの含有量は、WSixにおいてx=2.0〜2.5であり得る。
【0011】
例えば1.5〜1.9の間のシリコン含有量を有する現在の化学量論的なタングステンシリサイドから作製される第1の層(例えば、WSi1.8)が、この好適な化学量論量未満のタングステンシリサイドの表面に塗布される。このような層の厚さは、約10〜30nmである。例えば、このような層は、例えばフッ化タングステン(WF6)および例えばシランの公知のCVD堆積方法を用いて塗布され得る。
【0012】
純シリコンまたは添加剤を含まないシリコンのさらなる層が、やはり例えばCVD堆積法を用いてこの第1の層上に塗布される。この層の厚さは、例えば10〜30nmである。
【0013】
次いで、これら2つのコーティングを有する第1の(下部)電極は、例えば800〜1,100℃で、例えば1〜10秒間の間不活性雰囲気中でアニーリングされる。この処理工程において、化学量論量未満の第1の層の材料は、少なくとも充分に化学量論的なタングステンシリサイドWSi2へと変化する。本発明は、所与のプロセス値を用いて、化学量論的なタングステンシリサイドへのこの遷移と粒状化を成長する(グレイン化、grained)ことが並行して起こるという事実を利用する。これは、第1の層の表面において、または少なくともその表面上での粒成長である。ここで生じる第1の層の粒状化により、キャパシタに関連する、第1の電極の電極表面の表面拡大は顕著となる。
【0014】
本発明の次の処理工程において、第2の層のなおも利用可能なシリコンを次に粒状化した層を含む第1の層までエッチングして除去する。従って、タングステンシリサイド表面は、完全に露出される。次いで、第1の電極の粒状化した表面を不動態化することは、有利である。この不動態化には実質的に1単分子層の熱窒化コーティングが適切であり、このコーティングは例えば1nm以下の厚さである。特に、窒化物はNH3の作用によって形成され得る。この不動態化の意味は、電極表面上に二酸化シリコンを全く形成しないようにすることである。この二酸化シリコン形成はキャパシタの容量を大きく低下させ得る。
【0015】
次いで本発明によるキャパシタの実際の誘電体(例えばSiN)が、本発明により製造され、粒状化を行って表面積を大きく増大させた第1の電極の電極表面上に塗布される。例えば、NH3およびシランでのSiNのCVD堆積が、この誘電体の堆積に適切である。さらに、有利なことには、すなわち欠陥密度を減少させるために窒化物が酸化され得(しかしながら好ましくは部分的のみにである)、それによりいわゆる上部酸化物と呼ばれる薄い酸化物層を形成する。SiN誘電体層に対して例えば、1nmの深さまでこのように酸化することによって、ダングリングボンド(offener Bindungen)が飽和状態になる。
【0016】
あるいは、誘電体として五酸化タンタルもまた、CVD堆積法により、またはこのような適用に公知の有機タンタル化合物またはその様な化合物から、層として窒化物不動態上に塗布され得る。酸素を含む雰囲気中で、上記のように堆積された酸化タンタル誘電体の表面をもう1回アニーリングすることが好ましくあり得る。この方法は、誘電体層内の特に誘電体の粒界における欠陥密度を減少するのに効果的である。このようにして、キャパシタには不都合なリーク電流の実質的な低減が達成され得る。
【0017】
ピンホール密度もまた、欠陥密度を低減するための上記のこれら2つの方法を用いて低減され得る。
【0018】
各誘電体層の厚さは、キャパシタに必要な電圧抵抗に依存する。層をより厚くすることにより、達成され得るキャパシタの比容量値は明らかに減少するが、その電圧抵抗は増加する。この層の酸化物等価厚は、典型的には約1〜5nmの間である。
【0019】
誘電体の露出した表面は、キャパシタの第2の電極で覆われる。この第2の電極は、例えば窒化チタン、ポリシリコン、タングステン、窒化タングステン、タングステンシリサイド等からなり得る。
【0020】
添付の図面もまたこのように本発明を説明する。
【0021】
図1において、2つの隣接するDRAMメモリセルを形成する第1の工程の断面図を示す。「2」は、このような2つのメモリセルに対するメモリのエレクトロニクスの公知の構成を示す(ただしワード線を図示せず)。「21」は2つのビット線を示す。「22」はこの2つのメモリセルのソース/ドレイン領域を示す。「23」はいわゆるランディングパッドを示し、このパッドはそれぞれのソース領域と以降にさらに記載されるメモリキャパシタとの間の電気接続を形成する。「24」は半導体基板を示し、「25」は電気絶縁層を示し、「26」は中間誘電体(BPSG)として知られる層を示す。この層26は、例えばエッチストップとして機能する窒化物からなる層27で覆われる。
【0022】
図1の構造の「3」で示される領域は、本発明によるキャパシタおよびその製造のために設けられる。「31」は、例えば層27の表面全体に最初に塗布される酸化物層(例えば、シリコン酸化物)を示す。この層はまた、フレーム層としても知られる。この層は例えば500〜1000nmの厚さを有する。図1から明らかなように、窪み、ここではホール32は、本発明によるそれぞれのキャパシタに対して、この酸化物層31へとエッチングされている。窪みの形状は、第1の電極の所望の巨視的な形状に依存する。これらの各ホール32のそれぞれを位置付けするために、酸化物層31の上部表面にフォトリソグラフィーマスキングを行う。各ホール32は、各ランディングパッド23の上部表面まで(すなわちエッチストップ27を通って絶縁層25内まで)エッチングされる。このようなホール32の大きさは例えば約150nmである。
【0023】
これらの各ホール32がフレーム層31に生成された後、これらのホール32は、タングステンシリサイド(特に第1の実施形態によれば化学量論的に過剰なシリコンを有するタングステンシリサイド(WSi2-2.5 ))で埋められる。続いて、酸化物層31をエッチングにより除去する。このようにして、エッチストップ層27上のタングステンシリサイドは、それぞれ固定せずに立った状態のカラム状素子132となる。これはランディングパッド23、従ってメモリトランジスタのソース領域22と電気的に接触する。
【0024】
第1の(下部)電極が、特にその表面に近接する領域では上述したタングステンシリサイドからなり、電極のコアは例えばポリシリコンであり得ることはすでに上述した。数行上の行の方法での処理とは逆に、本発明の代替例として、フレーム層31に各ホール32を導電性となるようにドーピングしたポリシリコンで埋めることも可能である。酸化物層31をエッチングして除去した後に、続いてこのポリシリコンからなるカラム232は、上述のようにタングステンシリサイドで表面に近接する領域にコーティングされる。その厚さは、タングステンシリサイドのみからなる電極と比較して、実用上等しい導電性のキャパシタ電極となる厚さである。図2Aはポリシリコンから作製されたコア232および上述したタングステンシリサイドから作製された表面に近接する領域232’を有するカラム132’の断面図を示す。
【0025】
図2Bは第1の(下部)電極の巨視的形状のさらなる代替例を示す。図1により層31内に製造された窪み、例えばホール32には、少なくとも電極の表面に近接した領域に第1の電極用に本発明により提供されるタングステンシリサイドが、この窪み/このホール32の壁上に層として堆積され、それによりランディングパッド23と(従ってソース領域23と)電気接続する。この層は、安定した中空円柱体132”として、すなわち、残りの層31が次の処理工程に従って完全に除去された場合でも、倒れないでいることができるように構成される。図2Bは素子132”上にさらなる層33をすでに堆積させたこの状態を示す。完成したキャパシタの実施形態に応じて、層33はそのキャパシタの内側および/または外側に堆積される。
【0026】
次いで、本発明の局面によれば、上記説明においてより詳細に述べたように、化学量論量未満のタングステンシリサイドが、カラム132、132’の表面に堆積される(本体の他の形状、例えば132”については、化学量論量未満のタングステンシリサイドがそれらの表面上に堆積される)。図2〜2Bはその結果得られた層33を示す。「133」で示される層27の表面をコーティングするタングステンシリサイド層が、カラム132上に堆積されたタングステンシリサイドの厚さのわずかに約半分にとどまる範囲までこの堆積を行い、不均一な厚さを得る。堆積されたタングステンシリサイドは、上記説明において詳細に述べたように化学量論量未満であると測定される。次いで部分的に有効RIEエッチングを行い、それによりより薄いコーティング133が、少なくとも各カラム132のコーティング33が互いに電気的に絶縁されるまで、エッチングされ除去される。このようにして、カラム132のコーティング33をより薄くすることができる。しかしながら、このコーティングは、より厚かったという事実が過去にあることから、本発明にとっては十分に厚いままである。
【0027】
次いで、本発明の別の局面によれば、純(ポリ)シリコンから作製されるさらなる層34が、エッチング後に残った各コーティング33’上に塗布される。次の方法工程は、得られた構造をアニーリングする工程である。このようにして、本発明の局面によれば、層33’の化学量論量未満のタングステンシリサイドは、層34のシリコンとともにそのようなタングステンシリサイドに変質して、それにより、表面の上述の粒状41(図4も参照)となると仮定され、そして実際そうなる。従って、電極4は数倍に増大した表面積を達成する。次の処理工程は、粒状のタングステンシリサイド表面(および層27の表面)上に残ったシリコンを粒状のタングステンシリサイド表面までエッチングして除去することである。これはまた、ケミカルウェットエッチングによって行うこともできる。次いで、各メモリセルの各キャパシタの第1の(下部)電極4が残る。
【0028】
キャパシタを完成させるため、本発明によりタングステンシリサイド(下部)電極4の粒状表面を誘電的に不動態化することが好ましい。これは、例えば熱窒化であり得、好ましくは1nmよりも薄い1単分子層の厚さを有する。例えば窒化シリコンは、キャパシタの誘電体として設けられ得る。これは、NH3およびシランのCVD堆積法を用いて、第1の電極4の表面に層5として塗布され得る。本発明による粒状タングステンシリサイド表面を有する第1の電極は、誘電体として五酸化タンタルでコーティングすることも可能である。誘電体を改善するための方法は、上記説明ですでに述べた。
【0029】
例えば、窒化チタンを第2の(上部)電極6として設けることができる。これは、誘電体層5上にコンフォーマル堆積することによって塗布され得る。第2の電極に適切なさらなる材料は上記説明で述べられている。図5は本発明による完成したキャパシタ1を示す。
【0030】
本発明は、カラム132の巨視的形状とともに第1の(下部)電極4を有する実施形態における、キャパシタおよびそのキャパシタの製造方法について上述してきた。しかしながら、本発明はまた第1の電極の他の形状を有するキャパシタについても同様に用いることができる。この点に関して、酸化物層の窪み(ここではホール32)はまた、必要ならば対応する異なる方法で構成されるように選択することも可能であり、または第1の電極のコアの巨視的形状もまた異なる様態で代替的に製造することも可能である。
【0031】
図6は、Drynanで提供された構造を示す。説明の導入部分で述べられたメモリキャパシタの図3において、「64」はポット型の第1の電極を示す。この電極64の表面には誘電体層65があり、その上には上部電極66がある。第1の(下部)電極のタングステンの表面上に誘電体65として五酸化タンタルがある。
【図面の簡単な説明】
【図1】 図1は、本発明によるキャパシタの第1の電極を生成する第1の方法工程を示す図である。
【図2】 図2は、さらなる方法工程を示す図である。
【図2A】 図2Aは、さらなる方法工程を示す図である。
【図2B】 図2Bは、さらなる方法工程を示す図である。
【図3】 図3は、さらなる方法工程を示す図である。
【図4】 図4は、さらなる方法工程を示す図である。
【図5】 図5は、さらなる方法工程を示す図である。
【図6】 図6は、従来技術を示す図である。
Claims (10)
- 小型キャパシタを製造する方法であって、
該方法は、
互いの上面に積層された複数の第1の層を提供するステップであって、該複数の第1の層は、酸化物層を含み、該複数の第1の層の中に窪みが形成されている、ステップと、
該複数の第1の層の窪みの中に第1の電極の一部分を形成する本体を製造するステップであって、該本体は、タングステンシリサイド(WSix)から形成された領域を有しており、x=2〜2.5である、ステップと、
化学量論量未満のタングステンシリサイド(WSix)の層で、該本体の領域をコーティングするステップであって、xが1.5〜1.9である、ステップと、
純シリコンの更なる層を該化学量論量未満のタングステンシリサイドの層の上面に塗布することにより、該純シリコンの更なる層および該化学量論量未満のタングステンシリサイドの層から構成される二層構造を生成するステップと、
該化学量論量未満のタングステンシリサイドの層および該純シリコンの更なる層から形成された粒状層が形成されるまで、不活性雰囲気内で該二層構造とともに該本体を熱処理するステップと、
該粒状層とともに該本体を誘電体層でコーティングするステップと、
該誘電体層の上に第2の電極を作成するステップと
を包含し、
該第1の電極は、カラムの形状を有しており、ソース/ドレイン領域の上方に位置している、方法。 - 前記タングステンシリサイドから前記本体を製造することを包含する、請求項1に記載の方法。
- ポリシリコンから前記本体の内部コアを製造することを包含し、前記タングステンシリサイドから形成された該本体の領域は、該内部コアの表面に配置されている、請求項1に記載の方法。
- 10nm〜30nmの厚さである前記化学量論量未満のタングステンシリサイドの層を付与することを包含する、請求項1に記載の方法。
- エッチストップ層上に前記酸化物層を形成するステップであって、前記複数の第1の層の中に形成された前記窪みが、該酸化物層および該エッチストップ層の中に形成される、ステップと、
前記本体が形成された後に、該酸化物層を除去するステップと、
該エッチストップ層上に付与される厚さの少なくとも2倍の厚さで、前記化学量論量未満のタングステンシリサイドの層が該本体の表面に付与されるように、該本体の表面および該エッチストップ層上に該化学量論量未満のタングステンシリサイドの層を付与するステップと
を包含する、請求項1に記載の方法。 - 10nm〜30nmの厚さになるように前記純シリコンの更なる層を付与することを包含する、請求項1に記載の方法。
- 800℃〜1100℃の不活性雰囲気内で1秒〜10秒の間、前記加熱処理のステップを連続して実行することを包含する、請求項1に記載の方法。
- 前記熱処理ステップの後に、前記粒状層上に残った前記純シリコンの更なる層の一部分を除去することを包含する、請求項1に記載の方法。
- 前記粒状層の表面を熱窒化することにより、前記誘電体層を形成することを包含する、請求項1に記載の方法。
- 1nm未満の厚さである1単分子層を用いて熱窒化を行うことを包含する、請求項9に記載の方法。
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