JP4717988B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP4717988B2 JP4717988B2 JP2000271893A JP2000271893A JP4717988B2 JP 4717988 B2 JP4717988 B2 JP 4717988B2 JP 2000271893 A JP2000271893 A JP 2000271893A JP 2000271893 A JP2000271893 A JP 2000271893A JP 4717988 B2 JP4717988 B2 JP 4717988B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating film
- interlayer insulating
- capacitive element
- lower electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Semiconductor Memories (AREA)
Description
【発明の属する技術分野】
本発明は、容量素子を有する半導体装置に関し、特に、容量素子の下部電極に金属膜を用いた半導体装置に適用して有効な技術に関するものである。
【0002】
【従来の技術】
DRAM(Dynamic Random Access Memory)のメモリセルは、選択用MISFET(Metal Insulator Semiconductor Field Effect Transistor)と情報蓄積用の容量素子とからなり、微細加工技術の進展によってメモリセルも微細化されているが、それに伴い容量素子の蓄積電荷量の減少が問題となってくる。この問題を解決するために、容量素子を立体化することによって電極の面積を増加させ、蓄積電荷量を増加させる方法が考えられている。
【0003】
図1に示すのは容量素子を立体化したメモリセルの一例であり、このメモリセルでは、単結晶シリコン等の半導体基板1主面を分離絶縁膜2によって区画した活性領域に2つの選択用FETが形成されており、夫々のFETは半導体基板1主面上にゲート絶縁膜3を介して形成されたゲート電極4、及びソース領域,ドレイン領域となる一対の半導体領域5,6からなり、各FETの一方の半導体領域5は一体として共有化されている。FETは1層目の層間絶縁膜7によって覆われ、この1層目の層間絶縁膜7上に形成されたビット線8と前記一方の半導体領域5とが層間絶縁膜7を貫通するプラグ9によって接続されている。
【0004】
ビット線8は2層目の層間絶縁膜10に覆われ、この2層目の層間絶縁膜10上に容量素子が形成され、容量素子の下部電極11とFETの他方の半導体領域6とが層間絶縁膜7を貫通するプラグ9及び層間絶縁膜10を貫通するプラグ12によって夫々接続されている。容量素子は、3層目の層間絶縁膜13に設けられた孔内に金属膜の上部電極14、絶縁体の誘電体膜15、多結晶シリコンの下部電極11を積層したMIS(Metal-Insulator-Silicon)構造となっており、容量素子は全面に形成された保護絶縁膜16によって覆われている。
【0005】
この容量素子では、3層目の層間絶縁膜13に設けた孔の底面部分の面積に孔の側壁部分の面積を加えた面積を電極の面積として利用するため、平面上の占有面積である底面部分の面積に比較して、電極面積を拡大することができる。しかし、更なる微細化を進めるためには、こうした容量素子の立体化だけでは蓄積電荷量が不足してしまう。このため、従来誘電体膜として用いられている窒化珪素(比誘電率:7〜8)よりも比誘電率の高い材料である酸化タンタル(Ta2O5)、チタン酸ストロンチウム(STO)、チタン酸バリウムストロンチウム(BST)等の高誘電体・強誘電体材料を誘電体膜に用いることによって蓄積電荷量を増加させる方法が考えられている。酸化タンタルは比誘電率が40程度、チタン酸ストロンチウム、チタン酸バリウムストロンチウムは比誘電率が200〜500程度であり、蓄積電荷量の増加が期待できる。
【0006】
例として、酸化タンタルを誘電体に用いたMIS構造の容量素子の製造プロセスを図2乃至図9を用いて説明する。
先ず、2層目の層間絶縁膜10の所定領域に多結晶シリコンからなるプラグ12を形成し、全面に3層目の層間絶縁膜13の下層膜13aとなる窒化珪素膜を形成する。この状態を図2に示す。続いて、全面に3層目の層間絶縁膜13の上層膜13bとなる酸化珪素膜を形成する。この状態を図3に示す。
【0007】
次に、3層目の層間絶縁膜13の所定領域にホトリソグラフィによりパターニングしたマスクを用いたエッチングによって孔を形成し、この孔の底面部分ではプラグ12の表面を露出させる。このエッチングでは窒化珪素の下層膜13aがエッチングストッパとして機能しエッチングの精度を向上させている。この状態を図4に示す。
【0008】
次に、全面に下部電極11となる多結晶シリコン膜11´を形成する。この状態を図5に示す。続いて、前記孔を酸化珪素膜17によって埋め込む。この状態を図6に示す。続いて、この酸化珪素膜17によって孔内の多結晶シリコン膜11´を保護して他の多結晶シリコン膜11´を除去した後に孔内の酸化珪素膜17を除去して下部電極11を形成する。この状態を図7に示す。
【0009】
次に、アンモニア雰囲気中で、750℃3分間の熱処理を加え、下部電極11表面に薄い熱窒化膜を形成した後に、全面に誘電体膜15となる酸化タンタルを堆積させ、酸化性雰囲気中で800℃3分間の熱処理を加える。この状態を図8に示す。
次に、全面にCVDにより形成した窒化チタン膜14a及びスパッタにより形成した窒化チタン14bを順に積層した上部電極14を形成し、全面を保護絶縁膜16で覆い容量素子を形成する。この状態を図9に示す。
【0010】
高誘電体・強誘電体材料は前述した酸化性雰囲気中での熱処理によって結晶化及び改質化され、比誘電率が高くなりリーク電流も小さくなる。このために前記熱処理が必要であり、また、この熱処理によって下部電極である多結晶シリコン表面の熱窒化膜が酸化されてシリコン酸窒化膜になり、誘電体膜がこのシリコン酸窒化膜と酸化タンタルとの積層膜になる。その結果、リーク電流を極めて低いレベルに維持することができる。
【0011】
本発明者等はMIS構造の容量素子についてリーク電流の測定を行なった。前述した容量素子は、夫々構成の異なる側壁部分に形成された容量と底面部分に形成された容量とを一体に並列接続したものと考えられることから、この測定では夫々の容量を想定したモデルについて個別に測定を行なった。
【0012】
図10の(a)に示すのは容量素子の側壁部分に形成される容量を想定したモデルであり、その構成は、n型シリコン半導体基板101上に層間絶縁膜に相当する酸化珪素膜102を形成し、その上に下部電極となる多結晶シリコン膜103を形成し、アンモニア雰囲気中で、750℃3分間の熱処理を加え、多結晶シリコン膜103表面に1nm程度の薄い熱窒化膜を形成した後に、誘電体膜に相当する厚さ10nmの酸化タンタル膜104をCVDにより形成し、800℃の酸素雰囲気で3分間熱処理を加えた後に、上部電極に相当する窒化チタン膜105をCVDにより堆積させパターニングし、酸化タンタル膜104を一部開口して多結晶シリコン膜103を露出させてある。図10の(b)に示すのは容量素子の底面部分に形成される容量を想定したモデルであり、その構成は、前述した側壁部分のモデルから層間絶縁膜に相当する酸化珪素膜102を除いた構成となっている。
【0013】
これらのモデルについて、側壁部分のモデルについては、上部電極となる窒化チタン膜105と下部電極となる多結晶シリコン膜103との間に電圧を印加して誘電体膜のリーク電流を測定し、底面部分のモデルについては、上部電極となる窒化チタン膜105と半導体基板101との間に電圧を印加して誘電体膜に想到する酸化タンタル膜104のリーク電流を測定した結果を図11に示す。この図から明らかなように、上部電極への印加電圧を−3vから+3vまで変化させてリーク電流の電流密度を測定した結果、何れのモデルでも結果は同じであり、印加電圧が−1vから+1vでは1E−9A/cm2と極めて低いリーク電流レベルとなっている。
【0014】
このようにMIS構造の容量素子ではリーク電流が低くなるという利点はあるが、前述した熱処理によって形成されたシリコン酸窒化膜が低誘電率のため、誘電体膜がシリコン酸窒化膜と酸化タンタルとの積層膜になることによって、誘電体膜全体としての誘電率が低下してしまうという問題がある。このような誘電率の低下を防止するためには、誘電体膜の下地となる下部電極に低誘電率層が生成されることのない金属材料を用いたMIM(Metal-Insulator-Metal)構造の容量素子が考えられており、その材料として具体的には白金族のルテニウム、プラチナ、イリジウム等が検討されている。
【0015】
例として、ルテニウムを下部電極に用いたMIM構造の容量素子の製造プロセスを図12乃至図21を用いて説明する。
先ず、2層目の層間絶縁膜10の所定領域に多結晶シリコンからなるプラグ12を形成し、全面に絶縁膜18を形成する。この状態を図12に示す。続いて、絶縁膜18にプラグ12の表面が露出する開口を設ける。この状態を図13に示す。続いて、前記開口を埋め込む窒化チタンのバリヤ層19を形成する。この状態を図14に示す。続いて、全面に3層目の層間絶縁膜13を形成する。この状態を図15に示す。バリヤ層19は、下部電極に金属膜を用いた場合に、金属膜が酸素を透過しやすいため、プラグ12のシリコンと金属膜とが熱処理によって反応し金属シリサイド膜が形成されるのを防止するために設けられており、特開平10−79481号公報にはバリヤ層として、チタン、タングステンタンタル、コバルト、モリブデン等の高融点金属とシリコンと窒素とを含む導電層が提案されている。
【0016】
次に、3層目の層間絶縁膜13の所定領域にホトリソグラフィによりパターニングしたマスクを用いたエッチングによって孔を形成し、この孔の底面部分ではバリヤ層19の表面を露出させる。この状態を図16に示す。
次に、全面に下部電極20となるルテニウム膜20´を形成する。この状態を図17に示す。続いて、前記孔を酸化珪素膜21によって埋め込む。この状態を図18に示す。続いて、この酸化珪素膜21によって孔内のルテニウム膜20´を保護して他のルテニウム膜20´を除去した後に孔内の酸化珪素膜21を除去して下部電極20を形成する。この状態を図19に示す。
【0017】
次に、全面に誘電体膜22となる酸化タンタルを堆積させ、酸化性雰囲気中で650℃程度の熱処理を加え改質結晶化を行なう。この状態を図20に示す。
次に、全面にCVDにより形成したルテニウムを用いた下層膜23a及びスパッタにより形成した上層膜23bを順に積層した上部電極23を形成し、全面を保護絶縁膜16で覆って容量素子を形成する。この状態を図21に示す。
【0018】
【発明が解決しようとする課題】
このMIM構造の容量素子についてリーク電流の測定を行なった。前述したリーク電流の測定と同様に、側壁部分に形成された容量と底面部分に形成された容量とを想定したモデルについて個別に測定を行なった。
【0019】
図22の(a)に示すのは容量素子の側壁部分に形成される容量を想定したモデルであり、その構成は、n型シリコン基板101上に層間絶縁膜に相当する酸化珪素膜102を形成し、その上に下部電極となるルテニウム膜106を厚さ20nmで形成し、誘電体膜に相当する厚さ10nmの酸化タンタル膜107をCVDにより形成し、650℃の酸素雰囲気で2分間熱処理を加え結晶化改質処理を行なった後に、上部電極に相当するルテニウム膜108をCVDにより堆積させパターニングし、酸化タンタル膜107を一部開口して下部電極となるルテニウム膜106を露出させてある。
【0020】
図22の(b)に示すのは容量素子の底面部分に形成される容量を想定したモデルであり、その構成は、n型シリコン基板101上にプラグを想定した多結晶シリコン膜103を形成し、バリヤ層を想定した窒化チタン膜109を形成し、その上に下部電極となるルテニウム膜106を厚さ20nmで形成し、誘電体膜に相当する厚さ10nmの酸化タンタル膜107をCVDにより形成し、650℃の酸素雰囲気で2分間熱処理を加え結晶化改質処理を行なった後に、上部電極に相当するルテニウム膜108をCVDにより堆積させパターニングしてある。
【0021】
これらのモデルについて、側壁部分のモデルについては、上部電極となるルテニウム膜108と下部電極となるルテニウム膜107との間に電圧を印加して誘電体膜となる酸化タンタル膜107のリーク電流を測定し、底面部分のモデルについては、上部電極となるルテニウム膜108と半導体基板101との間に電圧を印加して酸化タンタル膜107のリーク電流を測定した結果を図23に示す。
【0022】
この図から明らかなように、上部電極への印加電圧を−3vから+3vまで変化させてリーク電流の電流密度を測定した結果、側壁部分のモデルでは前記MIS構造の容量素子と略同様に良好なリーク電流が少なく良好な特性を示しているが、底面部分のモデルではリーク電流が極めて大きい。従って、底面部分では蓄積すべき電荷が漏洩してしまい情報保持ができないことから、記憶素子としての機能を果たすことが難しくなる。
【0023】
この原因として、前述したMIS構造の容量素子については、下部電極が多結晶シリコンであり酸素を透過しないので、下部電極の下地膜による影響を受けないが、MIM構造の容量素子については、下部電極が酸素を透過するので、その下地膜によって影響を受ける。即ち、側壁部分では下部電極が絶縁膜に接しているのに対して、底面部分では下部電極がバリヤ膜等の導電性膜に接しているという構成の相違によって誘電体の特性が異なるものと考えられる。
【0024】
本発明の課題は、このような問題を解決し、MIM構造の容量素子のリーク電流増加を防止し、半導体装置の信頼性を向上させることが可能な技術を提供することにある。
本発明の前記ならびにその他の課題と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【0025】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
金属膜を電極とする容量素子を有する半導体装置において、前記電極の容量素子が絶縁膜に接して金属電極が形成された第1の容量素子と、バリヤ膜に接して金属電極が形成された第2の容量素子とからなり、第2の容量素子の金属電極の膜厚を第1の容量素子の金属電極の膜厚よりも厚くする。
また、その製造方法において、前記容量素子の底面部分の下部電極となる金属膜を形成する工程と、前記絶縁膜を形成する工程と、前記絶縁膜に前記金属膜の表面が露出する孔を形成する工程と、前記孔の側壁部分及び底面部分に下部電極となる金属膜を形成する工程とによって、容量素子の下部電極の底面部分を側壁部分より厚く形成する。
【0026】
図24に示すのは、図22の(b)に示す底面部分のモデルについて、酸化タンタル膜107の膜厚は10nmと一定にして下部電極となるルテニウム膜106の膜厚を20,50,100,200nm(膜厚比:2,5,10,20)に変えた場合のリーク電流の変化を測定した結果を示すグラフである。膜厚20nm及び50nmではリーク電流は極めて大きいが、膜厚100nmではリーク電流が大幅に低減している。しかし膜厚100nmではリーク電流の電流密度が1E−7A/cm2であり実用上の特性としては不十分である。これに対して膜厚200nm(膜厚比:20)では、更にリーク電流が低減され印加電圧1vでリーク電流の電流密度が1E−9A/cm2となり充分実用に耐えうる特性を示している。
【0027】
【発明の実施の形態】
以下、本発明の実施の形態を説明する。なお、実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【0028】
(実施の形態1)
図25は、本発明の一実施の形態である半導体装置の容量素子を示す縦断面図である。本実施の形態の容量素子は誘電体膜に酸化タンタルを用いたMIM構造となっている。
【0029】
本実施の形態の容量素子は、単結晶シリコン等の半導体基板主面を覆う層間絶縁膜10上に形成され、層間絶縁膜10上に形成された層間絶縁膜13に設けられた孔内に窒化チタン或いはルテニウムを用いた下層膜23aと窒化チタン或いはタングステンを用いた上層膜23bを積層した上部電極23、酸化タンタルを用いた厚さ5nm程度の誘電体膜22、ルテニウムを用いた下部電極20を積層して容量素子を構成し、全面に形成された保護絶縁膜16によって容量素子を覆ってある。
【0030】
下部電極20は、前記孔の側壁部分では接着層24である酸化タンタル膜を介して層間絶縁膜13に接し、前記孔の底面部分では窒化チタン或いは窒化タンタル等を用いたバリヤ層19に接している。この構成の違いから、容量素子は側壁部分に形成される第1の容量素子と、底面部分に形成される第2の容量素子を並列に接続したものと考えられる。そして、下部電極20は側壁部分及び底面部分に形成される厚さ20nmの上層膜20aと底面部分に形成される厚さ200nmの下層膜20bとからなっており、側壁部分の第1の容量素子では下部電極20が上層膜20aによって20nm程度に構成され、底面部分の第2の容量素子では下部電極20が上層膜20a及び下層膜20bによって220nm程度に構成され、上層膜20aが連続しているため下部電極20が一体化されている。
下層膜20bが接しているバリヤ層19は、シリサイド層25上に形成され、このシリサイド層25に層間絶縁膜10を貫通するプラグ12が接続され、このプラグ12が前記半導体基板主面に形成されている半導体領域に導通している。
【0031】
本実施の形態では、底面部分の下部電極20が側壁部分の下部電極に対して膜厚比10倍以上に厚く形成されているため、前述したリーク電流の増加を防止することができる。
【0032】
続いて図25に示す容量素子の製造方法について図26乃至図42を用いて説明する。
先ず、図26に示すように、層間絶縁膜10の所定領域に多結晶シリコンからなるプラグ12を形成し、全面に絶縁膜18を形成し、図27に示すように、絶縁膜18にプラグ12の表面が露出する開口を設ける。続いて、図28に示すように、全面にルテニウム、チタン等の金属膜25´を堆積させ、650℃の非酸化性雰囲気で1分程度の熱処理を加え、未反応金属を除去して、図29に示すように、前記開口内に金属シリサイド層25を形成する。
【0033】
次に、図30に示すように、全面に窒化チタン、窒化タンタル等の金属膜19´を堆積させ、図31に示すように、表面の金属膜19´を除去して前記開口をバリヤ層19で埋め込む。続いて、全面に厚さ200nm程度に絶縁膜26を形成し、図32に示すように、バリヤ層19を露出させる開口を設け、図33に示すように、全面にルテニウム膜20b´を堆積させ、図34に示すように表面のルテニウム膜20b´を除去して前記開口内部に下部電極20の下層膜20bを形成する。
【0034】
次に、図35に示すように、層間絶縁膜13の下層膜13a、上層膜13b、ハードマスク27を夫々全面に順次形成し、続いて、所定領域にホトリソグラフィによりパターニングしたレジストマスクを用いてハードマスク27をパターニングし、パターニングしたハードマスク27を用いたエッチングによって、図36に示すように孔を形成し、この孔の底面部分では下部電極20の下層膜20bの表面を露出させる。
【0035】
次に、ハードマスク27を除去し、図37に示すように、全面に接着層24となる酸化タンタル膜24´を5nm程度形成し、図38に示すように、異方性ドライエッチングによって表面及び孔の底面部分の酸化タンタル膜24´を除去し、孔の側壁部分に接着層24を形成する。
【0036】
次に、図39に示すように、下部電極20の上層膜20aとなるルテニウム膜20a´を全面に20nm程度形成し、続いて、図40に示すように、前記孔をレジストマスク28によって埋め込み、続いて、このレジストマスク28によって孔内のルテニウム膜20a´を保護して他のルテニウム膜20a´を除去した後に孔内のレジストマスク28を除去して、図41に示すように、下部電極20の上層膜20aを形成し、ルテニウムの緻密化のために700℃1分程度の熱処理を施す。
【0037】
次に、図42に示すように、全面に誘電体膜22となる酸化タンタルを堆積させ、非酸化性雰囲気中で650℃2分程度の熱処理を加え、更に酸化性雰囲気中で650℃1分程度の熱処理を加え酸化タンタルの改質結晶化を行なう。この後、全面にCVDにより形成したルテニウム、窒化チタン等の下層膜23a及びスパッタにより形成した窒化チタン、タングステン等の上層膜23bを順に積層した上部電極23を形成し、全面を保護絶縁膜16で覆って容量素子を形成して図25に示す状態となる。
【0038】
(実施の形態2)
図43は、本発明の他の実施の形態である半導体装置の容量素子を示す縦断面図である。本実施の形態の容量素子では、バリヤ層19がプラグ12の形成される層間絶縁膜10に埋め込まれた構成となっており、他の構成は前述した実施の形態と略同様である。
【0039】
本実施の形態の容量素子は、層間絶縁膜10上に形成された層間絶縁膜13に設けられた孔内に窒化チタン或いはルテニウムを用いた下層膜23aと窒化チタン或いはタングステンを用いた上層膜23bを積層した上部電極23、酸化タンタルを用いた厚さ5nm程度の誘電体膜22、ルテニウムを用いた下部電極20を積層して容量素子を構成し、全面に形成された保護絶縁膜16によって容量素子を覆ってある。
【0040】
下部電極20は、前記孔の側壁部分では接着層24である酸化タンタル膜を介して層間絶縁膜13に接し、前記孔の底面部分では窒化チタン或いは窒化タンタル等を用いたバリヤ層19に接している。下部電極20は側壁部分及び底面部分に形成される厚さ20nmの上層膜20aと底面部分に形成される厚さ200nmの下層膜20bとからなっており、側壁部分の第1の容量素子では下部電極20が上層膜20aによって20nm程度に構成され、底面部分の第2の容量素子では下部電極20が上層膜20a及び下層膜20bによって220nm程度に構成され、上層膜20aが連続しているため下部電極20が一体化されている。
下層膜20bが接しているバリヤ層19は、シリサイド層25上に形成され、このバリヤ層19及びシリサイド層25は層間絶縁膜10に設けた孔内に埋め込まれている。
【0041】
本実施の形態では、前述した実施の形態では必要であったバリヤ層19形成のための絶縁膜18が不用となり、工程を簡略化することができる。
【0042】
続いて図43に示す容量素子の製造方法について図44乃至図49を用いて説明する。
先ず、図44に示すように、層間絶縁膜10の所定領域に多結晶シリコンからなるプラグ12を形成し、プラグ12を表面から100nm程度掘り下げて開口を形成し、図45に示すように、前記開口内に金属シリサイド層25及びバリヤ層19を順次形成し、前記開口を埋め込む。
次に、全面に厚さ200nm程度に絶縁膜26を形成し、図46に示すように、容量素子形成領域にバリヤ層19が露出する開口を設け、図47に示すように、前記開口内部に下部電極20の下層膜20bを形成する。
【0043】
次に、図48に示すように、層間絶縁膜13の下層膜13a、上層膜13b、ハードマスク27を夫々全面に順次形成し、続いて、所定領域に図49に示すように孔を形成し、この孔の底面部分では下部電極20の下層膜20bの表面を露出させる。この後、孔の側壁部分に接着層24を形成し、下部電極20の上層膜20aを形成し、全面に誘電体膜22となる酸化タンタルを堆積させ、続いて、全面にCVDにより形成したルテニウム、窒化チタン等の下層膜23a及びスパッタにより形成した窒化チタン、タングステン等の上層膜23bを順に積層した上部電極23を形成し、全面を保護絶縁膜15で覆って容量素子を形成して図43に示す状態となる。
【0044】
(実施の形態3)
図50は、本発明の他の実施の形態である半導体装置の容量素子を示す縦断面図である。本実施の形態の容量素子では、金属シリサイド層25及びバリヤ層19に替えて金属シリサイドナイトライド層29を設ける構成となっており、更に下部電極20の下層膜20aが前記孔の底面部分の全域ではなく、金属シリサイドナイトライド層29の部分のみに設けられており、他の構成は前述した実施の形態と略同様である。
【0045】
本実施の形態の容量素子は、層間絶縁膜10上に形成された層間絶縁膜13に設けられた孔内に窒化チタン或いはルテニウムを用いた下層膜23aと窒化チタン或いはタングステンを用いた上層膜23bを積層した上部電極23、酸化タンタルを用いた厚さ5nm程度の誘電体膜22、ルテニウムを用いた下部電極20を積層して容量素子を構成し、全面に形成された保護絶縁膜16によって容量素子を覆ってある。
【0046】
下部電極20は、前記孔の側壁部分では接着層24である酸化タンタル膜を介して層間絶縁膜13に接し、前記孔の底面部分では窒化チタン或いは窒化タンタル等を用いたバリヤ層19に接している。下部電極20は側壁部分及び底面部分に形成される厚さ20nmの上層膜20aと底面部分に形成される厚さ200nmの下層膜20bとからなっており、側壁部分の第1の容量素子では下部電極20が上層膜20aによって20nm程度に構成され、底面部分の第2の容量素子では下部電極20が上層膜20a及び下層膜20bによって220nm程度に構成され、上層膜20aが連続しているため下部電極20が一体化されている。
下層膜20bは金属シリサイドナイトライド層29を介してプラグ12と接しており、金属シリサイドナイトライド層29は、プラグ12の形成される層間絶縁膜10に設けた孔内に埋め込まれている。
【0047】
本実施の形態では、前述した実施の形態のシリサイド層25及びバリヤ層19を金属シリサイドナイトライド層29とし、下層膜20aの形成に必要であった層間絶縁膜26が不用となるため、工程を簡略化することができる。
【0048】
続いて図50に示す容量素子の製造方法について図51乃至図58を用いて説明する。
先ず、図51に示すように、層間絶縁膜10の所定領域に多結晶シリコンからなるプラグ12を形成し、プラグ12を表面から100nm程度掘り下げて開口を形成し、図52に示すように前記開口内に金属膜30を形成し、図53に示すようにこの金属膜30とプラグ12のシリコンとを反応させて金属シリサイド層31を形成し、図54に示すように未反応の金属膜30を除去する。
【0049】
次に、図55に示すように、金属シリサイド層31を窒化処理して金属シリサイドナイトライド層29を形成し、図56に示すように前記開口内を含む全面にルテニウム膜20b´を堆積させ、エッチングによって、図57に示すように前記開口内以外のルテニウム膜20b´を除去して、前記開口を埋め込む下部電極20bを形成する。
【0050】
次に、図58に示すように、層間絶縁膜13の下層膜13a、上層膜13b、ハードマスク27を夫々全面に順次形成する。以降の工程は前述した実施の形態と同様であり、層間絶縁膜13に孔を形成し、孔の側壁部分に接着層24を形成し、下部電極20の上層膜20aを形成し、全面に誘電体膜22となる酸化タンタルを堆積させ、続いて、上部電極23を形成し、全面を保護絶縁膜16で覆って容量素子を形成して図50に示す状態となる。
【0051】
(実施の形態4)
図59は、本発明の他の実施の形態である半導体装置の容量素子を示す縦断面図である。本実施の形態の容量素子では、金属シリサイド層25及びバリヤ層19に替えて金属シリサイドナイトライド層29を設けるが、前述した実施の形態の金属膜30をルテニウムとすることによって、未反応の金属膜30を除去する工程を省略することが可能であり、工程を簡略化することができる。他の構成は前述した実施の形態と略同様である。
【0052】
本実施の形態の容量素子は、層間絶縁膜10上に形成された層間絶縁膜13に設けられた孔内に窒化チタン或いはルテニウムを用いた下層膜23aと窒化チタン或いはタングステンを用いた上層膜23bを積層した上部電極23、酸化タンタルを用いた厚さ5nm程度の誘電体膜22、ルテニウムを用いた下部電極20を積層して容量素子を構成し、全面に形成された保護絶縁膜16によって容量素子を覆ってある。
【0053】
下部電極20は、前記孔の側壁部分では接着層24である酸化タンタル膜を介して層間絶縁膜13に接し、前記孔の底面部分では窒化チタン或いは窒化タンタル等を用いたバリヤ層19に接している。下部電極20は側壁部分及び底面部分に形成される厚さ20nmの上層膜20aと底面部分に形成される厚さ200nmの下層膜20bとからなっており、側壁部分の第1の容量素子では下部電極20が上層膜20aによって20nm程度に構成され、底面部分の第2の容量素子では下部電極20が上層膜20a及び下層膜20bによって220nm程度に構成され、上層膜20aが連続しているため下部電極20が一体化されている。
下層膜20bは金属シリサイドナイトライド層29を介してプラグ12と接しており、金属シリサイドナイトライド層29は、プラグ12の形成される層間絶縁膜10に設けた孔内に埋め込まれている。
【0054】
続いて図59に示す容量素子の製造方法について図60乃至図63を用いて説明する。
先ず、図60に示すように、層間絶縁膜10の所定領域に多結晶シリコンからなるプラグ12を形成し、プラグ12を表面から100nm程度掘り下げて開口を形成し、前記開口内にルテニウムからなる金属膜30を形成し、この金属膜30とプラグ12のシリコンとを反応させて金属シリサイド層31を形成し、図61に示すように金属シリサイド層31を窒化処理して金属シリサイドナイトライド層29を形成する。
【0055】
次に、図62に示すように前記開口内を含む全面にルテニウム膜20b´を堆積させ、エッチングによって、図63に示すように前記開口内以外のルテニウム膜20b´及び金属膜30を除去して、前記開口を埋め込む下部電極20bを形成する。
【0056】
以降の工程は前述した実施の形態と同様であり、層間絶縁膜13の下層膜13a、上層膜13b、ハードマスク27を夫々全面に順次形成し、孔を形成し、孔の側壁部分に接着層24を形成し、下部電極20の上層膜20aを形成し、全面に誘電体膜22となる酸化タンタルを堆積させ、続いて、上部電極23を形成し、全面を保護絶縁膜16で覆って容量素子を形成して図59に示す状態となる。
【0057】
(実施の形態5)
図64は、本発明の他の実施の形態である半導体装置の容量素子を示す縦断面図である。本実施の形態の容量素子では、下部電極20の上層膜20aの底面部分の下地が酸化タンタル膜とする構成となっており、他の構成は前述した実施の形態と略同様である。
【0058】
本実施の形態の容量素子は、層間絶縁膜10上に酸化タンタル膜32を介して形成された層間絶縁膜13に設けられた孔内に窒化チタン或いはルテニウムを用いた下層膜23aと窒化チタン或いはタングステンを用いた上層膜23bを積層した上部電極23、酸化タンタルを用いた厚さ5nm程度の誘電体膜22、ルテニウムを用いた下部電極20を積層して容量素子を構成し、全面に形成された保護絶縁膜16によって容量素子を覆ってある。
【0059】
下部電極20は、前記孔の側壁部分では接着層24である酸化タンタル膜を介して層間絶縁膜13に接し、前記孔の底面部分では窒化チタン或いは窒化タンタル等を用いたバリヤ層19に接している。下部電極20は側壁部分及び底面部分に形成される厚さ20nmの上層膜20aと底面部分に形成される厚さ200nmの下層膜20bとからなっており、側壁部分の第1の容量素子では下部電極20が上層膜20aによって20nm程度に構成され、底面部分の第2の容量素子では下部電極20が上層膜20a及び下層膜20bによって220nm程度に構成され、上層膜20aが連続しているため下部電極20が一体化されている。
下層膜20bは金属シリサイドナイトライド層29を介してプラグ12と接しており、金属シリサイドナイトライド層29は、プラグ12の形成される層間絶縁膜10に設けた孔内に埋め込まれている。
【0060】
本実施の形態では、前述した実施の形態に加えて、下部電極20の上層膜20aの底面及び下層膜20bの側面が酸化タンタル膜32となるため下部電極20の剥離が生じにくくなる。
【0061】
続いて図64に示す容量素子の製造方法について図65乃至図68を用いて説明する。
先ず、図65に示すように、層間絶縁膜10上に酸化タンタル膜32を積層し、図66に示すように、層間絶縁膜10及び酸化タンタル膜32の所定領域に孔を形成し、この孔内に多結晶シリコンからなるプラグ12を形成し、プラグ12を表面から100nm程度掘り下げて開口を形成する。続いて、図67に示すように前記開口内に金属シリサイドナイトライド層29を形成し、前記開口内を含む全面にルテニウム膜20b´を堆積させ、エッチングによって、図68に示すように前記開口内以外のルテニウム膜20b´を除去して、前記開口を埋め込む下部電極20bを形成する。
【0062】
以降の工程は前述した実施の形態と同様であり、層間絶縁膜13の下層膜13a、上層膜13b、ハードマスク27を夫々全面に順次形成し、孔を形成し、孔の側壁部分に接着層24を形成し、下部電極20の上層膜20aを形成し、全面に誘電体膜22となる酸化タンタルを堆積させ、続いて、上部電極23を形成し、全面を保護絶縁膜16で覆って容量素子を形成して図64に示す状態となる。
【0063】
以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【0064】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
(1)本発明によれば、容量素子の金属下部電極の底面部分を側壁部分よりも厚くすることによってリーク電流を低減することができるという効果がある。
(2)本発明によれば、上記効果(1)により、MIM構造の容量素子を実現することが可能になるという効果がある。
(3)本発明によれば、上記効果(2)により、容量素子の誘電体膜に高誘電率の材料を採用することができるという効果がある。
(4)本発明によれば、上記効果(3)により、容量素子の容量を増加させることが可能になるという効果がある。
(5)本発明によれば、上記効果(4)により、メモリセルをより微細化することができるという効果がある。
(6)本発明によれば、上記効果(5)により、半導体記憶装置の記憶容量を更に大容量化することが可能になるという効果がある。
(7)本発明によれば、上記効果(5)により、同一記憶容量の半導体記憶装置のチップサイズを縮小することが可能になるという効果がある。
【図面の簡単な説明】
【図1】DRAMのメモリセルを示す縦断面図である。
【図2】MIS構造の容量素子を工程毎に示す縦断面図である。
【図3】MIS構造の容量素子を工程毎に示す縦断面図である。
【図4】MIS構造の容量素子を工程毎に示す縦断面図である。
【図5】MIS構造の容量素子を工程毎に示す縦断面図である。
【図6】MIS構造の容量素子を工程毎に示す縦断面図である。
【図7】MIS構造の容量素子を工程毎に示す縦断面図である。
【図8】MIS構造の容量素子を工程毎に示す縦断面図である。
【図9】MIS構造の容量素子を工程毎に示す縦断面図である。
【図10】MIS構造の容量素子の側壁部分及び底面部分に形成される容量を想定したモデルを示す縦断面図である。
【図11】図10に示すモデルのリーク電流を測定した結果を示す図である。
【図12】MIM構造の容量素子を工程毎に示す縦断面図である。
【図13】MIM構造の容量素子を工程毎に示す縦断面図である。
【図14】MIM構造の容量素子を工程毎に示す縦断面図である。
【図15】MIM構造の容量素子を工程毎に示す縦断面図である。
【図16】MIM構造の容量素子を工程毎に示す縦断面図である。
【図17】MIM構造の容量素子を工程毎に示す縦断面図である。
【図18】MIM構造の容量素子を工程毎に示す縦断面図である。
【図19】MIM構造の容量素子を工程毎に示す縦断面図である。
【図20】MIM構造の容量素子を工程毎に示す縦断面図である。
【図21】MIM構造の容量素子を工程毎に示す縦断面図である。
【図22】MIM構造の容量素子の側壁部分及び底面部分に形成される容量を想定したモデルを示す縦断面図である。
【図23】図22に示すモデルのリーク電流を測定した結果を示す図である。
【図24】図22に示すモデルの下部電極の厚さを変えてリーク電流を測定した結果を示す図である。
【図25】本発明の一実施の形態である半導体装置の容量素子を示す縦断面図である。
【図26】本発明の一実施の形態である半導体装置の容量素子を工程毎に示す縦断面図である。
【図27】本発明の一実施の形態である半導体装置の容量素子を工程毎に示す縦断面図である。
【図28】本発明の一実施の形態である半導体装置の容量素子を工程毎に示す縦断面図である。
【図29】本発明の一実施の形態である半導体装置の容量素子を工程毎に示す縦断面図である。
【図30】本発明の一実施の形態である半導体装置の容量素子を工程毎に示す縦断面図である。
【図31】本発明の一実施の形態である半導体装置の容量素子を工程毎に示す縦断面図である。
【図32】本発明の一実施の形態である半導体装置の容量素子を工程毎に示す縦断面図である。
【図33】本発明の一実施の形態である半導体装置の容量素子を工程毎に示す縦断面図である。
【図34】本発明の一実施の形態である半導体装置の容量素子を工程毎に示す縦断面図である。
【図35】本発明の一実施の形態である半導体装置の容量素子を工程毎に示す縦断面図である。
【図36】本発明の一実施の形態である半導体装置の容量素子を工程毎に示す縦断面図である。
【図37】本発明の一実施の形態である半導体装置の容量素子を工程毎に示す縦断面図である。
【図38】本発明の一実施の形態である半導体装置の容量素子を工程毎に示す縦断面図である。
【図39】本発明の一実施の形態である半導体装置の容量素子を工程毎に示す縦断面図である。
【図40】本発明の一実施の形態である半導体装置の容量素子を工程毎に示す縦断面図である。
【図41】本発明の一実施の形態である半導体装置の容量素子を工程毎に示す縦断面図である。
【図42】本発明の一実施の形態である半導体装置の容量素子を工程毎に示す縦断面図である。
【図43】本発明の他の実施の形態である半導体装置の容量素子を示す縦断面図である。
【図44】本発明の他の実施の形態である半導体装置の容量素子を工程毎に示す縦断面図である。
【図45】本発明の他の実施の形態である半導体装置の容量素子を工程毎に示す縦断面図である。
【図46】本発明の他の実施の形態である半導体装置の容量素子を工程毎に示す縦断面図である。
【図47】本発明の他の実施の形態である半導体装置の容量素子を工程毎に示す縦断面図である。
【図48】本発明の他の実施の形態である半導体装置の容量素子を工程毎に示す縦断面図である。
【図49】本発明の他の実施の形態である半導体装置の容量素子を工程毎に示す縦断面図である。
【図50】本発明の他の実施の形態である半導体装置の容量素子を示す縦断面図である。
【図51】本発明の他の実施の形態である半導体装置の容量素子を工程毎に示す縦断面図である。
【図52】本発明の他の実施の形態である半導体装置の容量素子を工程毎に示す縦断面図である。
【図53】本発明の他の実施の形態である半導体装置の容量素子を工程毎に示す縦断面図である。
【図54】本発明の他の実施の形態である半導体装置の容量素子を工程毎に示す縦断面図である。
【図55】本発明の他の実施の形態である半導体装置の容量素子を工程毎に示す縦断面図である。
【図56】本発明の他の実施の形態である半導体装置の容量素子を工程毎に示す縦断面図である。
【図57】本発明の他の実施の形態である半導体装置の容量素子を工程毎に示す縦断面図である。
【図58】本発明の他の実施の形態である半導体装置の容量素子を工程毎に示す縦断面図である。
【図59】本発明の他の実施の形態である半導体装置の容量素子を示す縦断面図である。
【図60】本発明の他の実施の形態である半導体装置の容量素子を工程毎に示す縦断面図である。
【図61】本発明の他の実施の形態である半導体装置の容量素子を工程毎に示す縦断面図である。
【図62】本発明の他の実施の形態である半導体装置の容量素子を工程毎に示す縦断面図である。
【図63】本発明の他の実施の形態である半導体装置の容量素子を工程毎に示す縦断面図である。
【図64】本発明の他の実施の形態である半導体装置の容量素子を示す縦断面図である。
【図65】本発明の他の実施の形態である半導体装置の容量素子を工程毎に示す縦断面図である。
【図66】本発明の他の実施の形態である半導体装置の容量素子を工程毎に示す縦断面図である。
【図67】本発明の他の実施の形態である半導体装置の容量素子を工程毎に示す縦断面図である。
【図68】本発明の他の実施の形態である半導体装置の容量素子を工程毎に示す縦断面図である。
【符号の説明】
1…半導体基板、2…分離絶縁膜、3…ゲート絶縁膜、4…ゲート電極、5,6…半導体領域、7,10,13…層間絶縁膜、13a…下層膜、13b…上層膜、8…ビット線、9,12…プラグ、11,20…下部電極、11´…多結晶シリコン膜、14,23…上部電極、15…誘電体膜、16…保護絶縁膜、17…酸化珪素膜、18,26…絶縁膜、19…バリヤ層、20´…ルテニウム膜、21…酸化珪素膜、22…誘電体膜、23a…下層膜、23b…上層膜、24…接着層、25,31…金属シリサイド膜、27…ハードマスク、28…レジストマスク、29…金属シリコンナイトライド膜、30…金属膜、32…酸化タンタル膜、101…半導体基板、102,105…窒化チタン膜、103…多結晶シリコン膜、104,107…酸化タンタル膜、106,108…ルテニウム膜。
Claims (6)
- 半導体基板上の第1の層間絶縁膜に設けられたシリコンプラグと、前記第1の層間絶縁膜上の第2の層間絶縁膜のホール内面に設けられた容量素子とを備え、前記容量素子の下部電極がルテニウムで構成された半導体装置において、
前記第1の層間絶縁膜と前記第2の層間絶縁膜との間に第3の層間絶縁膜が設けられると共に、該第3の層間絶縁膜を貫通するルテニウム膜が設けられ、該ルテニウム膜を介して前記シリコンプラグと前記容量素子の下部電極とが接続されていることを特徴とする半導体装置。 - 前記ルテニウム膜と前記シリコンプラグとの間に、前記シリコンプラグの上面に設けられた金属シリサイド層と、前記金属シリサイド層の上面に設けられたバリヤ層とがさらに介在していることを特徴とする請求項1に記載の半導体装置。
- 前記バリヤ層は、前記第1の層間絶縁膜と前記第3の層間絶縁膜との間に位置する第4の層間絶縁膜を貫通して設けられていることを特徴とする請求項2に記載の半導体装置。
- 前記バリヤ層は、上面に前記金属シリサイド層が設けられた前記シリコンプラグが埋設される前記第1の層間絶縁膜のホール内に埋設されていることを特徴とする請求項2に記載の半導体装置。
- 前記ルテニウム膜の膜厚は、前記容量素子のルテニウムで構成された下部電極の膜厚の5倍より大きいことを特徴とする請求項1又は2に記載の半導体装置。
- 半導体基板上に形成されたプラグと、前記プラグに接続する下部電極を有する容量素子とを備える半導体装置の製造方法において、
前記半導体基板上に第1の層間絶縁膜を形成し、前記第1の層間絶縁膜にシリコンからなる前記プラグを形成する工程と、
前記第1の層間絶縁膜上に第2の層間絶縁膜を形成し、前記第2の層間絶縁膜に、前記プラグの上面を露出させる第1の開口を形成する工程と、
前記第1の開口内に露出する前記プラグの上面に金属シリサイド層を形成する工程と、
前記第1の開口内に、前記金属シリサイド層の上面に接続するバリヤ層を埋設する工程と、
前記第2の層間絶縁膜上に第3の層間絶縁膜を形成し、前記第3の層間絶縁膜に、前記バリヤ層の上面を露出させる第2の開口を形成する工程と、
前記第2の開口内に、前記バリヤ層の上面に接続し、前記容量素子の下部電極の一部となる第1のルテニウム膜を埋設する工程と、
前記第3の層間絶縁膜上に第4の層間絶縁膜を形成し、前記第4の層間絶縁膜に、前記第1のルテニウム膜の上面を露出させるホールを形成する工程と、
前記ホールの内面に、前記第1のルテニウム膜の上面に接続し、前記容量素子の下部電極となる第2のルテニウム膜を形成する工程と、
前記下部電極の表面を覆い、半導体基板の全面に誘電体膜を形成する工程と、
前記誘電体膜を覆うように上部電極を形成する工程と、
を有し、前記第1のルテニウム膜の膜厚が前記第2のルテニウム膜の膜厚よりも厚いことを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000271893A JP4717988B2 (ja) | 2000-09-07 | 2000-09-07 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000271893A JP4717988B2 (ja) | 2000-09-07 | 2000-09-07 | 半導体装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002083940A JP2002083940A (ja) | 2002-03-22 |
JP4717988B2 true JP4717988B2 (ja) | 2011-07-06 |
Family
ID=18758114
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000271893A Expired - Fee Related JP4717988B2 (ja) | 2000-09-07 | 2000-09-07 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4717988B2 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100456697B1 (ko) * | 2002-07-30 | 2004-11-10 | 삼성전자주식회사 | 반도체 장치의 캐패시터 및 그 제조방법 |
JP2004247559A (ja) | 2003-02-14 | 2004-09-02 | Elpida Memory Inc | 半導体装置及びその製造方法 |
US7282757B2 (en) * | 2003-10-20 | 2007-10-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | MIM capacitor structure and method of manufacture |
KR100614803B1 (ko) | 2004-10-26 | 2006-08-22 | 삼성전자주식회사 | 커패시터 제조 방법 |
JP4646595B2 (ja) | 2004-10-27 | 2011-03-09 | パナソニック株式会社 | 半導体記憶装置 |
JP2009164534A (ja) * | 2008-01-10 | 2009-07-23 | Elpida Memory Inc | 半導体装置およびその製造方法 |
JP4979742B2 (ja) * | 2009-06-26 | 2012-07-18 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000022109A (ja) * | 1998-06-30 | 2000-01-21 | Toshiba Corp | 半導体装置およびその製造方法 |
US6780758B1 (en) * | 1998-09-03 | 2004-08-24 | Micron Technology, Inc. | Method of establishing electrical contact between a semiconductor substrate and a semiconductor device |
KR100275752B1 (ko) * | 1998-11-18 | 2000-12-15 | 윤종용 | 접합 스페이서를 구비한 컨케이브 커패시터의 제조방법 |
JP2000243931A (ja) * | 1998-12-22 | 2000-09-08 | Toshiba Corp | 半導体装置及びその製造方法 |
JP2000228373A (ja) * | 1999-02-08 | 2000-08-15 | Oki Electric Ind Co Ltd | 電極の製造方法 |
-
2000
- 2000-09-07 JP JP2000271893A patent/JP4717988B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2002083940A (ja) | 2002-03-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5693553A (en) | Semiconductor device and manufacturing method of the same | |
JP3759859B2 (ja) | 半導体装置およびその製造方法 | |
JP2682455B2 (ja) | 半導体記憶装置およびその製造方法 | |
US6337238B1 (en) | Semiconductor device having a dielectric film and a fabrication process thereof | |
TW521427B (en) | Semiconductor memory device for increasing access speed thereof | |
TWI271862B (en) | Memory cell | |
JPH09266289A (ja) | 半導体記憶装置およびその製造方法 | |
US7888231B2 (en) | Method for fabricating a three-dimensional capacitor | |
US20020153550A1 (en) | FRAM and method of fabricating the same | |
US5396094A (en) | Semiconductor memory device with a capacitor having a protection layer | |
JP2004247559A (ja) | 半導体装置及びその製造方法 | |
US6512259B1 (en) | Capacitor with high-ε dielectric or ferroelectric material based on the fin stack principle | |
JP2000077622A (ja) | 半導体記憶装置及びその製造方法 | |
JP4717988B2 (ja) | 半導体装置及びその製造方法 | |
KR0144921B1 (ko) | 반도체 메모리소자의 커패시터 구조 및 그 제조방법 | |
US20040089891A1 (en) | Semiconductor device including electrode or the like having opening closed and method of manufacturing the same | |
US6573553B2 (en) | Semiconductor device and method for fabricating the same | |
JP2917912B2 (ja) | 半導体記憶装置およびその製造方法 | |
JPH10209394A (ja) | 半導体記憶装置およびその製造方法 | |
JPH09232542A (ja) | 半導体装置およびその製造方法 | |
JPH0321062A (ja) | 半導体記憶装置 | |
JP2002190580A (ja) | 半導体装置およびその製造方法 | |
JP3120462B2 (ja) | 半導体集積回路装置及びその製造方法 | |
US20030160275A1 (en) | Semiconductor device and method for fabricating the same | |
JPH11135749A (ja) | 半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20060707 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070813 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100107 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100113 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100315 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110323 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110331 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140408 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |