JP4979742B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関し、より具体的には高信頼性のキャパシタを有する微細化された半導体装置に関するものである。

図３６は、従来の半導体装置を例示する図である。図３６において、シリコン基板１０１の上にシリコン酸化膜等の下地層間絶縁膜１０３が積層され、その上にシリコン窒化膜および／または金属酸化膜などの絶縁膜１０５が配置されている。絶縁膜１０５の上には、シリコン酸化膜等の層間絶縁膜１０７が堆積される。絶縁膜１０５は、層間絶縁膜１０７に含まれ、層間絶縁膜１０７の一部と考えることもできる。

この半導体装置は、大きくキャパシタが設けられるキャパシタ領域と、マークおよびＴＥＧ（Test Element Group）領域とに分けられている。ＤＲＡＭにおける周辺回路領域を含めて、マークおよびＴＥＧ領域などを、周辺領域と呼ぶこととする。キャパシタ領域の層間絶縁膜１０７内には、キャパシタの下部電極を構成するストレージノード１１１が設けられている。このストレージノードは、ドープト多結晶シリコンで形成されていたが、半導体装置の微細化の進展に伴ない、キャパシタの大容量化を達成するためストレージノードを構成するドープト多結晶シリコン膜の厚さを薄くしてきた。このドープト多結晶シリコン膜の厚さの薄膜化を推進した弊害として、ＴＥＧ領域におけるストレージノードのコンタクトを確実に得にくい問題を生じた（例えば、特許文献１参照）。

上記ドープト多結晶シリコンを用いてストレージノードを形成する場合もあるが、さらに上記キャパシタにおける大容量化を推進する場合などにおいては、ストレージノード１１１は、ルテニウム（Ｒｕ）、白金（Ｐｔ）等の貴金属、またはタングステン（Ｗ）等の高融点金属から形成される。ストレージノード１１１と、シリコン基板とを電気的に接続するプラグ配線１０９が、下地層間絶縁膜１０３を貫通するように設けられている。ストレージノード１１１と同じ層の周辺領域には、写真製版で必要とされるアラインメントマーク１１３、すなわち重ね合わせ検査マークや露光機アラインメントマークが形成されている。これらのアラインメントマーク１１３は、ストレージノード１１１と同一工程で形成される。したがって、ストレージノード１１１とアラインメントマーク１１３とは、同じ材質で形成されている。

特開２００１−３３９０５０号公報

上記のように、ストレージノード１１１にルテニウムや白金等の貴金属を用いた場合、ストレージノード１１１と下地層間絶縁膜１０３との密着性が低いことが問題となる。このため、後工程におけるアニール処理や酸化処理、とくにキャパシタ誘電体膜にＴａ₂Ｏ₅を用いた場合、Ｔａ₂Ｏ₅のオゾン（Ｏ₃）による酸化処理（または結晶化処理）の際に、ストレージノードの剥がれが発生しやすい。なかでも、図３６のＡ部におけるように、周辺領域の層間絶縁膜１０７の上部表面に延在する部分のアラインメントマーク１１３は、非常に剥がれ易い。

図３７は、図３６に示す従来の半導体装置の変形例を示す図である。図３７において、ストレージノード１１１は円筒形であり、円筒形の金属膜が上方に突き出ている。この円筒形のストレージノードは、図３６における層間絶縁膜１０７にホールを開口し、このホール内にＲｕやＰｔ等の貴金属膜を蒸着することにより形成する。貴金属膜を所定厚さ蒸着し、ＣＭＰ（Chemical Mechanical polishing）などによる研磨またはエッチングにより、ストレージノード以外の部分の貴金属膜を除去する。次いで、ＨＦ等のウエット液を用いて、層間絶縁膜１０７を除去する。図３７は、層間絶縁膜１０７を除去した後の状態を示す断面図である。

図３７において、ストレージノード１１１と、アラインメントマーク１１３とは、共に円筒形となる。しかしながら、周辺領域では、キャパシタ領域に比べて各アラインメントマークの寸法を揃えることが難しく、形状の制御を行なうことができない。この結果、ストレージノードと同じ機会に形成された円筒形のアラインメントマークは、機械的な破壊を起こし易い欠点を有する。機械的な破壊を生じた金属膜は、処理工程において飛散し再付着することにより、半導体装置に短絡を発生させ、半導体装置の信頼性を損ねることとなる。

本発明は、ストレージノードにＲｕなどの金属を用いても、キャパシタ領域と周辺領域との両方において、層間絶縁膜との密着性がよく、短絡等の原因となる機械的破壊を生じない半導体装置を提供することを目的とする。また、周辺領域の筒状導電膜をコンケーブ型とし、キャパシタ領域の筒状導電膜の内外面に誘電体膜を被覆する場合に、周辺領域とキャパシタ領域との間に局所的な段差が生じにくい半導体装置を提供することを目的とする。

本発明の半導体装置は、半導体基板に形成され、キャパシタ領域および周辺領域を有する半導体装置である。この半導体装置は、半導体基板の上方に位置する層間絶縁膜と、層間絶縁膜を貫通するように、その筒形状の底部を下に、開口側を上にして位置する、底部を有する筒状金属膜とを備え、筒状金属膜の開口側は、その筒状金属膜が位置する貫通孔の壁面に沿うような部分のみから形成されている。

微細化したＤＲＡＭなどの半導体装置で、所定のキャパシタを確保するために、誘電体膜に誘電率の高いタンタルオキサイド（Ｔａ₂Ｏ₅）などを用いる場合、誘電体膜を成膜した後、酸化処理を行なう必要がある。このとき、下地電極膜も酸化される場合があるが、ルテニウム、白金などの酸化物は導電性を有するので、キャパシタの容量を確保することができる。しかし、ルテニウムや白金は、シリコン酸化膜などの層間絶縁膜との密着性が悪い。上記のように、層間絶縁膜の上面に接して延在する上面接延部を除くことにより、剥がれやすい部分を除去し、高い信頼性を得ることができる。なお、ある位置を基準に下側とは半導体基板に近い側をさし、上側とはその反対側をさす。なお、「貫通孔の壁面に沿うような部分」とは、貫通孔の壁面に沿っていれば、層間絶縁膜より上方に延びている部分があってもよい。すなわち、層間絶縁膜の上面に接して延びるような上面接延部を有しなければよい。上記のような上面接延部は、貫通孔の壁面に交差するような面に沿うことになる。

ここで、周辺領域は、マーク領域、ＴＥＧ領域、周辺回路領域、などが該当する。また、キャパシタ領域は、キャパシタが形成される半導体装置、たとえばＤＲＡＭのメモリセル領域が対応する。上記の筒状金属膜は、キャパシタ領域では、キャパシタの下地電極を構成し、またマーク領域では、アラインメントマークや他のマークを構成し、ＴＥＧ領域では、キャパシタの下部電極を構成したり、他の目的に用いることができる。

本発明の他の半導体装置は、半導体基板に形成され、キャパシタ領域および周辺領域を有する半導体装置である。この半導体装置は、半導体基板の上方に、キャパシタ領域および周辺領域の両方にわたって位置する層間絶縁膜と、キャパシタ領域および周辺領域において、それぞれ、層間絶縁膜を貫通するように、その筒形状の底部を下に、開口側を上にして位置する、底部を有する筒状の不純物含有半導体膜と、層間絶縁膜を貫通し、キャパシタ領域と周辺領域との間を遮るように延びるガードリングとを備える。そして、周辺領域における層間絶縁膜の上面が、ガードリングの上端より低くなるように、ガードリング上端と周辺領域における層間絶縁膜の上面との間に段差がある。

不純物を含む半導体膜、たとえば多結晶シリコン膜で筒状導電膜を形成する場合、金属膜と異なり、層間絶縁膜との密着性は良好である。しかし、周辺領域で筒形状が露出する場合、半導体膜であってもその筒状半導体膜が破損するおそれは高い。このため、周辺領域の筒状半導体膜は外周を層間絶縁膜に取り囲まれたままとし、すなわちコンケーブ型とし、キャパシタ領域の筒状半導体膜の内外面に誘電体膜を被覆して容量を高める。

上記の構造を実現するために、周辺領域の層間絶縁膜を残し、キャパシタ領域の層間絶縁膜を除く際、（ａ１）ガードリングを設けることにより、局所的な段差を防止することができ、（ａ２）ガードリング上端より周辺領域の層間絶縁膜の上面高さを低くすることにより、エッチ液のしみ込みを防ぐことができる。この結果、後工程における平坦化処理を容易にすることができる。

本発明の半導体装置の製造方法は、半導体基板上に形成された、キャパシタ領域および周辺領域を有する半導体装置の製造方法である。この製造方法は、半導体基板の上方に層間絶縁膜を形成する工程と、層間絶縁膜を貫通するように、キャパシタ領域と周辺領域との両方に孔パターンを、またキャパシタ領域と周辺領域との境界部に溝パターンを形成する工程と、孔パターンおよび溝パターンの内面および層間絶縁膜を覆うように、導電膜を被覆する工程とを備える。さらに、導電膜が被覆された層間絶縁膜上面の所定厚さ部分をその導電膜とともに除去する工程と、キャパシタ領域は覆わず、周辺領域を覆うようにフォトレジストパターンを形成する工程と、フォトレジストパターンをマスクに用いて、キャパシタ領域の層間絶縁膜を除去する工程とを備える。

上記の導電膜は、金属膜でも、不純物を含む半導体膜でもよい。上記の方法によれば、キャパシタ領域では高い容量を確保し、周辺領域の導電膜は、その周囲を層間絶縁膜で支えられることになる。このため、機械的に破損することが防止される。さらに、ガードリングの形成により、局所的な段差の発生を防止することができ、後工程における平坦化を容易にすることができる。

本発明の実施の形態１における半導体装置の概念図である。 図１の状態の前の段階で、金属膜を蒸着後にフォトレジストを基板全面に塗布した状態を示す図である。 図２の状態からＣＭＰ研磨した状態を示す図である。 本発明の実施の形態２における半導体装置の製造方法を示す図である。 本発明の実施の形態３における半導体装置の平面概念図である。 図５のＶＩ−ＶＩ線に沿う断面図である。 図６の状態の半導体装置の前の状態を示す図である。 本発明の実施の形態４における半導体装置の製造において、周辺領域からガードリングまでを覆うレジストパターンを形成した状態を示す断面図である。 図８の状態からキャパシタ領域の層間絶縁膜を除去するために用いたエッチ液が周辺領域にしみ込んだ状態を示す図である。 全面エッチバックにより筒状金属膜の先端よりも層間絶縁膜の上面を低くし、周辺領域を覆うレジストパターンを形成し、キャパシタ領域の層間絶縁膜を除去した状態を示す図である。 図１０の状態からレジストパターンを除去した状態を示す図である。 本発明の実施の形態５における半導体装置の概念図である。 周辺領域を覆うレジストパターンを設けて、キャパシタ領域の層間絶縁膜を除去した状態を示す図である。 本発明の実施の形態５の半導体装置において、ガードリングを設けて、キャパシタ領域の層間絶縁膜を除去した状態を示す図である。 本発明の実施の形態５の変形例において、導電性プラグの上部を密着性のよい材料で構成した半導体装置を示す図である。 本発明の実施の形態５の変形例において、導電性プラグの上部を密着性のよい材料で構成し、キャパシタ領域の層間絶縁膜を除去した状態を示す図である。 本発明の実施の形態５の変形例において、導電性プラグの上部を密着性のよい材料で構成し、ガードリングを設け、キャパシタ領域の層間絶縁膜を除去した状態を示す図である。 本発明の実施の形態６の半導体装置の製造方法において、シリコン基板の裏面の金属膜を除去した状態を示す図である。 本発明の実施の形態７のＤＲＡＭの製造方法において、ゲート電極となる導電層を形成し、その上に絶縁膜を形成した状態を示す図である。 ゲート電極を形成し、その上に絶縁膜を形成した状態を示す図である。 層間絶縁膜を形成し、導電性プラグを形成した状態を示す図である。 さらに層間絶縁膜を形成し、導電性プラグを形成した状態を示す図である。 さらに層間絶縁膜（下地層間絶縁膜）を形成し、導電性プラグを形成した状態を示す図である。 絶縁膜および層間絶縁膜を形成し、筒状金属膜を形成するための開口部を設けた状態を示す図である。 筒状金属膜を形成し、全面にフォトレジストを塗布した状態を示す図である。 ＣＭＰにより上面部を研磨した状態を示す図である。 全面エッチバックにより、筒状金属膜の先端部より層間絶縁膜上面を低くした状態を示す図である。 図２７の状態に対してＤＲＡＭ周辺回路領域からガードリングにかけてレジストパターンを形成した状態を示す図である。 全面エッチバックを行なわずに、ＤＲＡＭ周辺回路領域からガードリングにかけてレジストパターンを設けた状態を示す図である。 図２９の状態に対して、ＤＲＡＭセル領域の層間絶縁膜を除去する際に用いたエッチ液がＤＲＡＭ周辺回路領域にしみ込み、ＤＲＡＭ周辺回路領域の層間絶縁膜がエッチされた状態を示す図である。 図２８の状態に対して、ＤＲＡＭセル領域の層間絶縁膜を選択除去した状態を示す図である。 レジストパターンを除去した状態を示す図である。 キャパシタ誘電体膜を形成し、上部電極用の金属膜を形成した状態を示す図である。 図３３の半導体装置の変形例であり、キャパシタ下部電極と導通する導電性プラグの上部を密着性のよい材料で構成した半導体装置を示す図である。 本発明の実施の形態８の半導体装置を示す図である。 従来の半導体装置を示す図である。 従来の半導体装置の製造方法を説明する図である。

次に図面を用いて本発明の実施の形態について説明する。
（実施の形態１）
図１は、本発明の実施の形態における半導体装置を製造途中の概念図である。図１において、シリコン基板１の上にシリコン酸化膜等からなる下地層間絶縁膜３が配置され、その上にシリコン窒化膜またはメタル酸化物等からなる絶縁膜５が堆積されている。絶縁膜５の上には、シリコン酸化膜等からなる層間絶縁膜７が形成されている。この層間絶縁膜７を貫通するようにその底部を下にして、筒状金属膜１１，１３が、キャパシタ領域および周辺領域（マーク領域およびＴＥＧ領域）に形成されている。上述のように、キャパシタ領域には、ＤＲＡＭのメモリセル領域などが該当する。

筒状金属膜１１，１３は、キャパシタ領域ではキャパシタ下部電極、すなわちストレージノードとなり、周辺領域では、写真製版に必要なアラインメントマークや、ＴＥＧ領域の場合には、ＴＥＧ領域のキャパシタなどを構成する。これら筒状金属膜１１，１３は、同一工程で形成される。材質は、主にＣＶＤ（Chemical Vapor Deposition）によって形成されたルテニウム（Ｒｕ）、白金（Ｐｔ）などの貴金属、またはタングステン（Ｗ）等の高融点金属から形成される。筒状金属膜は、円筒状でもよいし、角筒状でもよく、断面の形状は問わないが、製造の容易性から円筒状を用いるのがよい。

下地層間絶縁膜３を貫通して、キャパシタ下部電極１１とシリコン基板１の活性領域（図示せず）とを導通する導電性プラグ９が設けられる。導電性プラグ９は、ＴｉＮ、ＴａＮなどの高融点金属窒化膜からなる。

次に、図１の半導体装置の注目すべき部分の製造方法、すなわち筒状金属膜が層間絶縁膜の上面に延在する部分を形成しないようにする製造方法について説明する。層間絶縁膜７および絶縁膜５に対してエッチングにより、筒状金属膜を蒸着するための孔パターンを形成する（図２参照）。この孔パターンと、次に説明するガードリングの溝パターンとを併せて指す場合には、孔溝パターンと記す。次いで、基板全体を覆う、すなわち孔パターン内および層間絶縁膜７の上面を被覆する金属膜１１，１３を蒸着する。その後、レジスト９１またはシリコン酸化膜系塗布膜を塗る（図２）。その後、ＣＭＰ（Chemical Mechanical Process）により、層間絶縁膜７が露出するレベルまで研磨することにより、図３に示す状態を得ることができる。

図示していないが、筒状金属膜１１，１３の上には誘電体膜が形成され、キャパシタが形成される。本実施の形態の場合、誘電体膜には誘電率が高いタンタル酸化物（Ｔａ₂Ｏ₅）が用いられる。Ｔａ₂Ｏ₅を形成する場合、オゾンによる酸化処理または結晶化処理を行なう必要がある。キャパシタ下部電極１１に、ＲｕやＰｔ等の貴金属またはＷ等の高融点金属を用いた場合、これら金属の酸化物は導電性を有するため、オゾン処理等を行なって酸化されても、酸化物が電極として機能するため、キャパシタの容量を減少させることがない。

一方、上記の貴金属および高融点金属を用いた場合、図３６のＡ部に示したように、層間絶縁膜７の上に延在する部分があると、剥がれを生じやすい。しかし、図１に示すように、層間絶縁膜７の上に延在する部分がない層間絶縁膜の表面とマーク部電極１３先端部が面一となっている。当然のことながら、ＴＥＧ領域にも上記のような延在部分は残さないようにする。上記のような筒状金属膜の配置により、剥がれ等の不都合を生じることがなくなる。

なお、上記図１〜図３に示す半導体装置は、キャパシタ下部電極の部分にのみ着目した概念図であり、半導体装置をＭＯＳトランジスタとし場合における他の部分、例えば、ソース／ドレイン領域やゲート電極などは省略している。以後の説明でも同様とする。

（実施の形態２）
キャパシタ領域におけるキャパシタ下部電極を円筒形にすることは、よく行なわれる。しかし、半導体装置の製造途中、周辺領域において、円筒形の金属膜を突き出す状態があると、図３７に説明したように、突き出された円筒形状の金属膜が破損して短絡の原因となる。本実施の形態では、キャパシタ下部電極を円筒形にする場合に生じる上記不都合を解消するための製造方法について、説明する。

図４は、本発明の実施の形態２における半導体装置の製造方法を説明する図である。図４の状態は、たとえば図３の状態に対して、周辺領域の基板上にのみレジストパターン９３を配置して、キャパシタ領域の所望の領域の層間絶縁膜を除去した状態を示す図である。図４の状態では、周辺領域における円筒形状は露出されず、上方に突き出ることはない。すなわち、コンケーブ型の筒状金属膜とされている。キャパシタ領域の層間絶縁膜の選択的な除去には、ＨＦ等のウェット液を用いるのがよい。

上記の方法によれば、周辺領域のアラインメントマークなどが露出して、突き出される状態を避けることができる。この結果、キャパシタ領域では、露出された円筒形状の内面外周を誘電体膜で被覆して、キャパシタの容量を確保した上で、従来、問題になっていた周辺領域における筒状金属膜の破損に起因する短絡を防止することが可能になる。なお、上記のキャパシタ下部電極の形状は、筒状であれば円筒形に限定されず、四角筒状などであってもよい。

（実施の形態３）
本発明の実施の形態３では、周辺領域の層間絶縁膜を残し、キャパシタ領域の層間絶縁膜を選択除去する際に、両領域の境界で層間絶縁膜の壁が露出しないようにする点に特徴がある。図５は平面図であり、図６は、図５のＶＩ−ＶＩ線に沿う断面図である。図５において、層間絶縁膜を貫通し、キャパシタ領域と周辺領域の境目に沿って両領域を遮るように延びるガードリング１５を設けている。

ガードリング１５の形成方法は、次のとおりである。層間絶縁膜７を堆積した後、レジストパターンなどをマスクに用いて、キャパシタ下部電極や、周辺領域のアラインメントマークの孔パターンを形成する際に、キャパシタ領域と周辺領域との境目に沿ってガードリング溝パターンを形成する。次いで、基板全面にキャパシタ下部電極となる筒状金属膜を蒸着する。このとき、ガードリング溝パターン内にも金属膜が蒸着される。このあと、図２および図３と同様に、ＣＭＰによる研磨を行なうことにより、ガードリングを形成することができる。このガードリング１５の配置により、図７に示すように、ガードリング内部、周辺回路部、さらにはマーク領域やテグ領域をフォトレジストで覆い、その後キャパシタ領域の層間絶縁膜のみをＨＦ液等で除去する。このとき、図７に示すように、キャパシタ領域における層間絶縁膜の選択エッチングの際に、周辺領域に残した層間絶縁膜７の壁面が、キャパシタ領域に向けて露出されることがなくなる。このため、層間絶縁膜の局所的な段差がなくなる。

層間絶縁膜の局所的な段差があると、後工程における平坦化処理において平坦性を確保することが難しく、そのため、配線の加工性が劣化してしまう。本実施の形態に示すように、上記エッチングの際に、ガードリング１５により層間絶縁膜の壁面を覆うことにより、局所的な段差が生じなくなり、後工程における平坦化が容易となり、配線の加工性を向上させることができる。

（実施の形態４）
上記の本発明の実施の形態３では、たとえば図８に示すようにレジストパターン９３を形成して、ＨＦなどのウェット液でキャパシタ領域の層間絶縁膜をエッチングする。この場合、レジストパターン９３とガードリングとの接触は、ガードリングの上端で行なわれているだけである。このため、図９に示すように、周辺領域の層間絶縁膜側にウェット液がしみ込み、周辺領域の層間絶縁膜においてエッチングされる部分５５を生じる。このしみ込みが発生すると、ガードリング外周の周辺回路側に、局部段差が発生し、後工程の平坦化が困難となり、配線の短絡を招く恐れがある。フォトレジスト塗布前の表面処理、硫酸などの酸性液やアンモニアなどのアルカリ性液等により、層間絶縁膜の表面を改質し、そのしみ込みを抑制することができる。

本発明の実施の形態４では、上記の層間絶縁膜の表面改質に頼らず、しみ込みを抑制するマージンを上げるための構造を採用することに特徴がある。

図３を参照して、フォトレジストの塗布前に、ＨＦ液を使い、マスクレスにより全面エッチバックする。この全面エッチバックにより、層間絶縁膜を、筒状金属膜の先端から、Ｓ１だけ下方に低くなるように薄くする。筒状金属膜の先端からの凹み代Ｓ１は、５０ないし１００ｎｍ程度とするのがよい。その後、図１０に示すように、レジストパターンを形成し、キャパシタ領域の層間絶縁膜をエッチ液により除去する。図１０によれば、筒状金属膜およびガードリングの先端からの凹みＳにより、筒状金属膜およびガードリングとフォトレジストとの接触面積が増加し、キャパシタ領域側からのウェット液のしみ込みを抑制することができる。図１１は、上記のようにしてキャパシタ領域の層間絶縁膜を選択除去した後に、レジストパターンを除いた状態を示す図である。図１１によれば、局所的な段差を発生していないので、後工程において、平坦化を容易に行なうことができる。

（実施の形態５）
図１２〜図１４は、本発明の実施の形態５における半導体装置の概念図である。本実施の形態では、図１２〜図１４に示すように、マーク領域またはＴＥＧ領域の筒状金属膜１１，１３と、層間絶縁膜７との間に密着層１７を設ける点に特徴がある。密着層１７には、たとえばＴｉＮ、ＴａＮ等の高融点金属窒化膜を設けるのがよい。図１３は、キャパシタ領域のキャパシタ下部電極を円筒形とし、マーク領域およびＴＥＧ領域の筒状金属膜をコンケーブ型とする場合の製造方法を示す図である。キャパシタ下部電極では、高融点金属窒化膜からなる下地金属膜１７は、キャパシタ下部電極の底部を除いて除去されているが、底部において、キャパシタ下部電極の密着性を向上させている。

また、図１４は、周辺領域においてコンケーブ型の筒状金属膜を形成する場合、エッチングの際に周辺領域に残す層間絶縁膜の端部に局所的な段差ができないように、ガードリング１５を設けた場合を示す図である。ガードリング１５の層間絶縁膜に接する側の下地金属膜およびガードリング底部の下地金属膜は、残るが、キャパシタ領域側では下地金属膜は除去される。層間絶縁膜との密着性を高めるために、下地金属膜は十分な機能を果たすことができる。

上記のように、筒状金属膜に対して密着層１７を設け、２層の積層膜からなる筒状金属膜を構成することにより、この筒状金属膜と層間絶縁膜との密着性を向上させることができる。このため、仮に、ＴＥＧ領域やマーク領域の金属膜を円筒形状にした場合でも、その底部において密着性が改善されているので、機械的な破壊等もなくなり、デバイスの信頼性を向上させることができる。

図１５、図１６および図１７は、本発明の実施の形態５の変形例を示す図であり、それぞれ、上述の図１２、図１３および図１４に対応する図である。図１５では、導電性プラグ９，１９が２層からなり、キャパシタ下部電極１１に接する上部接続部１９に、筒状金属膜と密着性のよい、ＴｉＮやＴａＮ等の高融点金属窒化膜を用いるのがよい。また下方接続部９には、不純物を含む多結晶シリコンを用いるのがよい。

図１６では、キャパシタ下部電極を円筒状にし、周辺領域の筒状金属膜をコンケーブ型とする場合を示す図である。この場合にも、導電性プラグの上部接続部１９をＴｉＮ等で形成することにより、キャパシタ下部電極との密着性を向上させることができる。また、図１７は、図１６に示すように、周辺領域の筒状金属膜１３をコンケーブ型とする場合、上記のエッチングの際にウェット液のしみ込みを防ぐためにガードリング１５を配置した場合を示す図である。この場合でも、導電性プラグの上部１９を密着性のよいＴｉＮなどの高融点窒化物で形成することにより、キャパシタ下部電極の密着性をその底部で向上させることができる。

（実施の形態６）
図１８は、本発明の実施の形態６における半導体装置の製造方法を説明する図である。キャパシタ下部電極に前記と同様ルテニウムや白金等の金属膜を適用する場合、ＣＶＤ法により蒸着すると、ウェハ裏面への回り込みが発生する。この場合、図１８に示すように、裏面において、上記の金属膜がウェハ裏面に形成された裏面絶縁膜２１，２５，２７と面接触しているため、後工程のアニールや酸化処理によって、上記金属膜が裏面絶縁膜から剥がれる危険性がある。なお、上記の裏面絶縁膜の中には多結晶シリコン膜２３も形成されている。

本発明の実施の形態６では、インプロセス中、たとえばＣＶＤ法によりルテニウム電極を蒸着した直後に、硝酸系のエッチ液等で、裏面に回り込んで付着した金属膜を除去する。この除去により、裏面において金属膜の剥がれを発生することはなく、歩留りやデバイスの信頼性向上に繋げることができる。すなわち、裏面の積層膜は、たとえばシリコン酸化膜２１、ポリシリコン膜２３、シリコン窒化膜２５、シリコン酸化膜２７を積層して構成している。裏面に付着した金属膜を除去するエッチング液が用いられるので、裏面の多層膜の中にキャパシタ下部電極と同じ金属膜を含んではならない。その金属膜がエッチングされ、多層膜の剥離が生じてしまうからである。

（実施の形態７）
本発明の実施の形態７では、上記実施の形態４で説明した構成を、ＤＲＡＭに適用した例について説明する。

まず、図３４を用いて、本実施の形態について説明する。シリコン基板にウエル注入領域２，４が設けられ、その表面の所定領域にシャロートレンチ分離６が形成されている。ウエル注入領域の一方の表層部には低濃度注入層２６が、また、他方の表層部には高濃度注入層２８が形成されている。シリコン基板の表面を覆うようにゲート酸化膜８が形成され、そのゲート酸化膜８の上に、不純物を含む多結晶シリコン膜１２、ＴｉＮ、ＷＮ、ＴａＮ等の高融点金属窒化膜からなるバリアメタル１４、タングステン等の高融点金属膜１６、シリコン窒化膜などからなる絶縁膜１８、およびこれら積層膜の側面を覆うサイドウォール２２が配置され、ゲート電極を形成している。ゲート電極が形成されているシリコン基板を覆うように、絶縁膜２２が形成されている。

この絶縁膜２２の上に層間絶縁膜３２が堆積されている。層間絶縁膜３２には、シリコン基板表面の活性層と、上方部分と導通する導電性プラグ３４が形成されている。層間絶縁膜３２の上には、別の層間絶縁膜３６が堆積され、この層間絶縁膜３６およびその下の層間絶縁膜３２を貫通して、シリコン基板の活性領域と導通する導電性プラグが設けられている。導電性プラグは、下地のバリアメタル３８と、Ｗ、Ｃｕなどからなる金属膜４０とから構成される。

層間絶縁膜３６の上には、層間絶縁膜４２が形成され、さらにその上に層間絶縁膜４６が堆積されている。層間絶縁膜４２が、実施の形態１〜６における下地層間絶縁膜３に該当する。これら層間絶縁膜３６，４２を貫通して、活性領域と導通する導電性プラグ３４と導通する導電性プラグ４４，６２を形成する。この導電性プラグは、上部接続部６２と下部接続部４４との２つの異なる材料部分で構成されるが、単一材料で形成されてもよい。

層間絶縁膜４６の上には層間絶縁膜４８が配置され、この層間絶縁膜を貫通するように、ＤＲＡＭメモリセル領域にキャパシタ下部電極５４が配置され、上記の導電性プラグ６２とその底面部において導通する。ＤＲＡＭメモリセル領域とＤＲＡＭ周辺回路領域との境界部に位置する金属膜は、ガードリングである。キャパシタ下部電極の上には、キャパシタ誘電体層を構成するタンタル酸化膜等の絶縁膜５６が積層されている。さらに、その誘電体膜の上に、キャパシタ上部電極を形成する金属膜５８が形成されている。

上記の構造により、誘電率の高いメタル系高誘電体膜をキャパシタ絶縁膜に用い、オゾン処理などの酸化処理を行ない、キャパシタ下部電極が酸化する場合でも、その酸化物が導電性を有する金属で形成されているので、キャパシタの容量を減ずることはない。一方、そのような金属で形成されるキャパシタ下部電極は、層間絶縁膜等との密着性が劣るとされるが、層間絶縁膜の上面部に上記の金属膜を延在させず、層間絶縁膜の上面以下の範囲に限定することにより、剥離を防止することができる。また、キャパシタ下部電極を円筒形にする場合、周辺回路領域の筒状金属膜をコンケーブ型とすることにより、周辺回路領域における筒状金属膜の破損等を防止することができる。

次に、上記の半導体装置の製造方法について説明する。まず、図１９に示すように、シリコン基板内にウェル注入層２を設け、その境界部にシャロートレンチ分離帯６を設ける。これらの上にゲート絶縁膜となる絶縁膜８を形成する。その絶縁膜１２の上に不純物をドープされた多結晶シリコン膜１２を成膜する。その多結晶シリコン膜の上に、高融点金属窒化膜を成膜し、次いでシリコン窒化膜１８を積層する。図１９における、ＤＲＡＭセル領域はキャパシタ領域に該当し、ＤＲＡＭ周辺回路領域は上記の周辺領域に対応する。

図２０を参照して、図の積層膜を写真製版とエッチングにより所望の場所に残し、ゲート電極を形成する。その後、メモリセル領域には低濃度注入層２６を、に、周辺回路領域にはゲート電極の側面に、シリコン窒化膜からなるサイドウォール２２を形成する。その後、高濃度注入層２８を形成し、最後にウェハ全面にシリコン窒化膜２４を蒸着する。不純物の活性化として、高濃度注入層形成後に、ＲＴＡ（Rapid Thermal Anneal）によるアニールを行なう。

図２１を参照して、ウェハ全面にボロンやリンをドーピングしたシリコン酸化膜、ＳＯＧなどの塗布系シリコン酸化膜、さらにＣＶＤによって形成したノンドープトシリコン酸化膜からなる層間絶縁膜３２を堆積する。

次いで、所望の場所に写真製版とエッチングとにより、基板表面と接触するように開口部を設ける。次いで、図２１に示すように、この開口部を充填する導電性プラグ３４を形成する。このとき、導電性プラグとなる、不純物をドーピングした多結晶シリコン膜３４を基板表面と接触するように基板全面に堆積し、次いで、エッチバック法やＣＭＰ法により上面側を研磨し、導電性プラグ３４を形成する。

図２２を参照して、その後、層間絶縁膜と同様の材質の層間絶縁膜３６を基板全面に堆積し、その層間絶縁膜３６の所望の場所に、上記導電性プラグ３４に到達する開口部と、上記シリコン基板表面に到達する開口部分とを設ける。次いで、これら開口部を充填するように、タングステン、銅などの金属膜４０と、ＴｉＮやＴａＮなどのバリアメタル３８との積層構造からなる配線層を形成する。

図２３を参照して、層間絶縁膜３２と同様の材質の層間絶縁膜４２を基板全面に堆積する。次いで、上記導電性プラグ３４に接触するように、層間絶縁膜４２の所望の場所に開口部を設ける。この層間絶縁膜が、実施の形態１〜６における下地層間絶縁膜３に相当する。

上記の層間絶縁膜４２に設けた開口部に、ＴａＮ、ＴｉＮなどの高融点メタル窒化物からなるメタルプラグ４４を形成する。また、メタルプラグ４４は、当然のことながら、実施の形態５と同様に、下方接続部をポリシリコンとした２層構造としてもよい。

図２４を参照して、シリコン基板全面にシリコン窒化膜４４と、前記層間絶縁膜４２と同様の材質の層間絶縁膜４８を堆積する。さらに、導電性プラグ４４と接触するように、シリコン窒化膜４６と層間絶縁膜４８の所望の場所に、キャパシタ下部電極用の孔パターン５１と、ガードリング用溝パターン５２とを形成する。キャパシタ下部電極用の孔パターン５１はＤＲＡＭセル領域に設けられ、また、ガードリング用溝パターン５２は、ＤＲＡＭセル領域とＤＲＡＭ周辺回路領域との境界部に設けられる。なお、上記の層間絶縁膜４８が、実施の形態１〜６の層間絶縁膜７に該当する。

図２５および図２６を参照して、開口部を設けてある基板表面にルテニウムや白金などの貴金属、タングステン等の高融点メタル、またはそれらの積層膜を蒸着する。次いで、基板全面にフォトレジスト９５を塗布し、その後、ＣＭＰで上面側を研磨することにより、キャパシタ下部電極５４およびガードリング５４を形成する。

図２７および図２８を参照して、層間絶縁膜４８をＨＦ液によりマスクレスにより全面エッチバックし、キャパシタ下部電極５４とガードリングの先端部分を層間絶縁膜４８の表面より、Ｓ２だけ低くする。Ｓ２としては、たとえば５０ｎｍから１００ｎｍ程度とするのがよい。上記のように、全面エッチバックによりガードリング先端部を層間絶縁膜より突き出た形とすれば、実施の形態４で説明したように、ＤＲＡＭセル領域の層間絶縁膜をＨＦ液で除去する際に、ガードリング外側の周辺回路部に対するしみ込みを抑制することができる。その後、図２８に示すように、ＤＲＡＭセル領域以外、たとえば周辺回路部、ＴＥＧ部、マーク部さらにダイシングライン部等をレジストパターン９６で覆う。

図２９および図３０は、上記の全面エッチバックを行なわずに上記のＳ２をゼロとした場合を示す図である。図２９および図３０を参照して、ＤＲＡＭセル領域の層間絶縁膜をＨＦ液などにより除去し、その後フォトレジストを除去することにより、たとえば円筒形のキャパシタ下部電極５４を形成することができる。ただし、図３０に示すように、ＨＦなどのエッチ液がしみ込み、ＤＲＡＭ周辺回路領域の層間絶縁膜においてエッチされる部分５５が発生する。

これに比して、図３１および図３２は、上記エッチバックを行なった構造を示す図である。図３１および図３２によれば、筒状金属膜５４の上端より、層間絶縁膜の上面を低くしている。このため、レジストパターンとガードリング上端部との接触面積が増えることにより、上記のしみ込みを防ぐことができる。図３２は、円筒形のキャパシタ下部電極を形成した後、ＤＲＡＭ周辺回路領域のレジストパターンを除去した状態を示す図である。

図３３および図３４を参照して、キャパシタ下部電極を形成した後、ＴａＯ、ＴａＮＯ、Ａｌ₂Ｏ₃、ＢＳＴ（Barium Strontium Titanate）などのメタル系高誘電体膜をキャパシタ絶縁膜５６として堆積する。その後、結晶化のための酸化処理すなわちオゾンによる酸化処理やアニールを行なう。その後、上部電極５８として、白金、ルテニウムなどの貴金属、またはＴｉＮやＴａＮなどの高融点メタル窒化物を蒸着し、ＤＲＡＭキャパシタを形成する。

図３４では、導電性プラグを上部接続部６２と、下部接続部４４とに分け、キャパシタ下部電極５４と密着性のよいＴｉＮ等の高融点金属窒化物を用いている。この構成により、キャパシタ下部電極の密着性が向上することはいうまでもない。

上記の本実施例では、実施の形態６と同じように、下部電極または上部電極となるルテニウム、白金などの金属膜をＣＶＤによる蒸着した後に、必ず硝酸系のエッチ液で除去することにより、裏面にはこれら金属膜を残さないようにすることができる。

上記の構成により、誘電率の高いメタル系高誘電体膜をキャパシタ絶縁膜に用い、オゾン処理などの酸化処理を行ない、キャパシタ下部電極が酸化する場合でも、その酸化物が導電性を有する金属で形成されているので、キャパシタの容量を減ずることはない。一方、そのような金属で形成されるキャパシタ下部電極は、層間絶縁膜等との密着性が劣るとされるが、層間絶縁膜の上面部に上記の金属膜を延在させず、層間絶縁膜の上面以下の範囲に限定することにより、剥離を防止することができる。また、キャパシタ下部電極を円筒形にする場合、周辺回路領域の筒状金属膜をコンケーブ型とすることにより、周辺回路領域における筒状金属膜の破損等を防止することができる。

（実施の形態８）
図３５は、本発明の実施の形態８における半導体装置を示す図である。図３５において、キャパシタ下部電極７１、ガードリング７５およびアラインメントマーク等７３は、不純物を含む多結晶シリコンで形成する。これらの筒状金属膜の上には誘電体膜７６が積層され、その上にキャパシタ領域において上部電極となる金属膜７８が堆積されている。

図３５において、ガードリングを設け、筒状金属膜の先端から層間絶縁膜の上面をＳ１だけ低く下げている。この構造は、実施の形態４のにおけるＭＩＭ（Metal Insulator Metal）構造を、ＭＩＳ（Metal Insulator Semiconductor）構造、すなわちキャパシタ下部電極に不純物を含む多結晶シリコンを用いた構造としたものである。このＭＩＳ構造では、キャパシタ下部電極に不純物を含む半導体を用い、上部電極にＴａＮ、ＴｉＮなどの高融点金属窒化物、またはタングステンなどの高融点金属を用い、キャパシタ絶縁膜に、ＴａＯ、ＴａＯＮ、Ａｌ₂Ｏ₃などの高誘電率キャパシタ絶縁膜を用いる。

上記のように、ガードリングを設け、そのガードリング先端と周辺領域の層間絶縁膜の上面との間に段差Ｓ１を設けることにより、キャパシタ下部電極を円筒状にする際の、周辺領域へのエッチ液のしみ込みを防止することが可能になる。

（本発明の実施の形態に対する付言）
１．本発明の実施の形態では、具体的な半導体装置として、実施の形態７でＤＲＡＭの場合を説明したが、ＤＲＡＭに限定されることはない。キャパシタ下部電極が筒状となる場合には、どのような半導体装置に用いてもよい。
２．上記実施の形態では、筒状金属膜を構成する金属は、ＲｕやＰｔなどの貴金属を用いた例を紹介したが、広くはこれらに限定されず、Ｗ等の高融点金属を用いてもよい。Ｒｕ等の他に、その酸化物が導電性を有する金属があればそれを用いてもよい。また、２層金属膜で筒状金属膜を構成する場合、下地金属膜としてＴｉＮ膜を挙げたが、ＴｉＮ膜に限らず、シリコン酸化膜等およびＲｕなどの筒状金属膜との密着性がよいものであれば、どのようなものでもよい。なお、ＴｉＮのような金属窒化物も金属膜と呼ぶこととする。
３．ガードリングは、キャパシタ領域の筒状導電膜の周囲の層間絶縁膜をウェットエッチングにより除去し、そのエッチ液が周辺領域の層間絶縁膜にしみ込みにくい位置に、溝状に配置される。しかし、隔壁となる形状であれば、溝内面に沿う金属膜に限定されない。
４．プラグ配線の上部接続部は、キャパシタ下部電極を形成するＲｕなどの金属と密着性がよく、導電性があれば、ＴｉＮ膜に限定されず、どのような金属であってもよい。
５．キャパシタ下部電極に不純物含有半導体膜、たとえば多結晶シリコン膜を用いる場合、ガードリングも同じ材料で形成するほうが、処理工数が少なく能率的である。しかし、ガードリングを不純物含有半導体膜で形成することに限定されず、他の材料、たとえば金属膜で形成してもよい。

本発明の半導体装置を用いることにより、ストレージノードにＲｕなどの金属を用いても、層間絶縁膜との密着性がよく、短絡等の原因となる機械的破壊を生じないようにすることができる。また、周辺領域の筒状導電膜をコンケーブ型とし、キャパシタ領域の筒状導電膜の内外面に誘電体膜を被覆する場合に、周辺領域とキャパシタ領域との間に局所的な段差が生じにくくすることができる。

上記において、本発明の実施の形態について説明を行ったが、上記に開示された本発明の実施の形態は、あくまで例示であって、本発明の範囲はこれら発明の実施の形態に限定されることはない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味および範囲内でのすべての変更を含むものである。

１ シリコン基板、２ ウエル注入層、３ 下地層間絶縁膜、４ ウエル注入層、５ 絶縁膜、６ シャロートレンチ分離、７ 層間絶縁膜、８ シリコン酸化膜（ゲート酸化膜）、９ 導電性プラグ（下部接続部）、１１ キャパシタ下部電極（筒状金属膜）、１２ 多結晶シリコン膜、１３ アラインメントマーク（筒状金属膜）、１４ バリアメタル層、１５ ガードリング、１６ 高融点金属膜、１７ 下地金属膜、１８ シリコン窒化膜、１９ 上部接続部、２１ シリコン酸化膜、２２ サイドウォール、２３ 多結晶シリコン膜、２４ シリコン窒化膜、２５ シリコン酸化膜、２７ シリコン酸化膜、３２ 層間絶縁膜、３４ 導電性プラグ、３６ 層間絶縁膜、３８ プラグのバリアメタル、４０ プラグ金属層、４２ 層間絶縁膜（下地層間絶縁膜）、４４ 導電性プラグ（下部接続部）、４６ 層間絶縁膜、４８ 層間絶縁膜、５１ キャパシタ下部電極用孔パターン、５２ ガードリング用溝パターン、５４ 筒状金属膜、５５ しみ込みによるエッチ部、６２ 導電性プラグの上部接続部、７１ キャパシタ下部電極多結晶シリコン膜、７３ アラインメントマーク（筒状多結晶シリコン膜）、７５ ガードリング、７６ 誘電体膜、７８ 金属膜（上部電極膜）、９１，９３，９５，９６ フォトレジスト、Ｓ１，Ｓ２ 筒状金属膜と層間絶縁膜上面との段差代。

Claims (6)

1. 半導体基板の上に設けられた第１の絶縁層と、
   前記第１の絶縁層内に設けられ、前記半導体基板に電気的に接続される複数の導電性プラグと、
   前記複数の導電性プラグにそれぞれ電気的に接続され、各々筒状の形状をなす複数の第１の導電膜と、
   互いに対向する第１および第２の側壁部を有する導電膜であって、この第１および第２の側壁部の間に、第１の方向に沿って延びる第１の部分と前記第１の方向に垂直な第２の方向に沿って延びる第２の部分とを有した一本の溝の形状をなす第２の導電膜と、
   前記複数の第１の導電膜に接するように、前記第１の絶縁膜の上に設けられた第１のシリコン窒化膜と、
   前記第２の導電膜に接するように、前記第１の絶縁膜の上に設けられた第２のシリコン窒化膜と、
   前記第２の導電膜の前記第１の側壁部と接するように、前記第２のシリコン窒化膜の上に設けられた第２の絶縁層と、
   前記複数の第１の導電膜の内面および外面を被覆する誘電膜と、
   前記誘電膜を被覆する第３の導電膜と
   を備え、
   前記複数の第１の導電膜は、前記第２の導電膜を挟んで区画される２つの領域のうちの第２の側壁部側に配置され、
   前記第１の側壁部の上端は、前記第２の絶縁層と接する前記誘電膜の下面よりも高い位置にある、半導体装置。
2. 前記複数の第１の導電膜と前記第２の導電膜とは同じ導電材料である、請求項１記載の半導体装置。
3. 前記複数の第１の導電膜と前記第２の導電膜とは、不純物を含有する多結晶シリコンである、請求項１または２に記載の半導体装置。
4. 半導体基板の上に設けられた第１の絶縁層と、
   前記第１の絶縁層内に設けられ、前記半導体基板に電気的に接続される複数の導電性プラグと、
   前記複数の導電性プラグにそれぞれ電気的に接続され、各々筒状の形状をなす複数の第１の導電膜と、
   互いに対向する第１および第２の側壁部を有する導電膜であって、この第１および第２の側壁部の間に、第１の方向に沿って延びる第１の部分と前記第１の方向に垂直な第２の方向に沿って延びる第２の部分とを有した一本の溝の形状をなす第２の導電膜と、
   前記第１の側壁部と接するように前記第１の絶縁層の上に設けられた第２の絶縁層と、
   前記複数の第１の導電膜の内面および外面を被覆するとともに前記第２の絶縁層の上面に接するように延在している誘電膜と、
   前記誘電膜を被覆する第３の導電膜と、
   を備え、
   前記複数の第１の導電膜は、前記第２の導電膜を挟んで区画される２つの領域のうちの第２の側壁部側に配置され、
   前記第１の側壁部の上端は、前記第２の絶縁層と接する前記誘電膜の下面よりも高い位置にある、半導体装置。
5. 前記複数の第１の導電膜と前記第２の導電膜とは同じ導電材料である、請求項４記載の半導体装置。
6. 前記複数の第１の導電膜と前記第２の導電膜とは、不純物を含有する多結晶シリコンである、請求項４または５に記載の半導体装置。

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