KR100453583B1 - 집적 반도체 메모리, 예컨대 ｄｒａｍ용 고체 유전체를가진 소형화된 커패시터 및 그의 제조 방법 - Google Patents

집적 반도체 메모리, 예컨대 ｄｒａｍ용 고체 유전체를가진 소형화된 커패시터 및 그의 제조 방법 Download PDF

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Abstract

본 발명은 DRAM 커패시터 및 그의 제조 방법에 관한 것이다. 상기 커패시터의 제 1 (하부(bottom)-)전극(4)은 적어도 전극 몸체(132)의 표면에 가까운 영역인 텅스텐 규화물에 있는 텅스텐 규화물로 이루어진 입자로 된 전극 표면(41)을 가진다. 텅스텐 규화물 층(41)의 입자는 일시적으로 존재하는 화학량론 미만의 텅스텐 규화물 층(33)과 실리콘 층(34)으로 이루어진 이중층의 템퍼링에 의해 형성된다. 상기 이중층은 표면에 가까운 영역에서 적어도 WSix, x = 2 내지 2.5로 이루어진 성형품(132) 상에 제공된다.

Description

집적 반도체 메모리, 예컨대 ＤＲＡＭ용 고체 유전체를 가진 소형화된 커패시터 및 그의 제조 방법 {MINIATURISED CAPACITOR WITH SOLID DIELECTRIC, ESPECIALLY FOR INTEGRATED SEMICONDUCTOR MEMORIES, E.G. DRAMs, AND METHOD FOR PRODUCING THE SAME}
탄탈산화물(Ta2O5-) 커패시터는 이미 수십년 전에 공지되었다. 그의 높은 고유의 커패시턴스는 실제로 상대적으로 높은 유전 상수 및 탄탈산화물-유전체 층의 얇은 두께에 의한 것이다. 또한 높은 고유의 커패시턴스에 있어서 가급적 큰 표면이 중요하고, 특히 전해 콘덴서에서는, 가급적 매우 거친 표면 확대된 전극 표면이 중요하다는 것이 공지되어 있다.
이미 오래 전부터 DRAMs(Dynamic Random Access Memories)용으로 MIM-/MIS-커패시터가 사용되었다. Drynan 등저, 1997, Symposium on VLSI Technology Digest of Technical Papers(151 내지 152 페이지)에 텅스텐으로 이루어진 제 1 전극, 탄탈오산화물-유전체, 그리고 예컨대 티탄 질화물(TiN)로 이루어진 제 2 전극을 가지는 커패시터가 공지되어 있다. 또한 EP-0553791 에서는, 실리콘-반도체 전극을 가진 커패시터에서 상기 전극의 거친 표면이 양극 에칭, 선택적 에칭, 추가 UV-광작용에 의한 에칭, 실리콘 또는 비정질 실리콘 층에 의한 건식 에칭 또는 미리 제공된 비정질 실리콘 층의 재결정화(HSG-공정 = Hemispherical Graining으로 공지됨)에 의해 이루어진다는 것이 공지되어 있다.
US-A-5760434 에는, DRAM-커패시터 및 그의 제조 방법이 공지되어 있다. 여기서 메모리 셀의 트랜지스터와 연결된, 하부-전극으로 표기된 커패시터 전극은 TiN으로 이루어진다. 여기서 TiN은 둘러싸는 측벽을 형성하는 실리콘 산화물에 있는 컵 형태의 얇은 층이다. 이러한 컵 형태로 형성된 TiN-층의 내벽은 실리콘으로 코팅된다. 이러한 실리콘은 HSG-공정에 의해 반구형 입자 실리콘으로 변환됨으로써, 이 경우 변경되지 않은 채로 남아 있는 TiN-기판에 있는 상기 실리콘은 수배로 확대된 표면을 포함한 공지된 모양으로 입자화된 구조물/구조 표면을 가진다. 도전성 HSG-폴리실리콘의 확대된 표면은, 유전체로 코팅된 하나의 전극 표면을 형성한다. 상기 유전체는 제 2 전극(상부(Top) 전극)으로 코팅되어 커패시터를 형성한다.
본 발명은 특히 집적 반도체 회로용 및 바람직하는 예컨대 DRAM과 같은, 메모리용으로 효과적으로 사용될 수 있는 고체 유전체(MIM- 또는 MIS-커패시터)를 포함하는 소형화된 커패시터에 관한 것이다. 이러한 커패시터는 예컨대 US-A-5760434, GB-A-2294591, EP-A-0553791 IEDM 1998 San Francisco : Y.S.Chun 등 저, 에 공지되어 있다. 그리고 1997 Symp. On VLSI Tech. Digest of Tech. Papers : J.M.Drynan 등 저(151,152 페이지) 에 공지되어 있다.
도 1 본 발명에 따른 커패시터의 제 1 전극을 제조하는 제 1 공정 단계,
도 2,2a,2b - 5 추가 공정 단계, 및
도 6 선행 기술.
본 발명의 목적은 유전체에 인접한 2 개의 전극, 특히 하부-전극의 표면이 상응하는 높은 도전성을 가진 도전성 금속으로 이루어지는데도 불구하고, 상기 전극 표면은 HSG-공정에 의해 반도체 재료에서 달성될 수 있는 정도의 표면 확대를 갖는 커패시터를 제공하는 데 있다. 또한 본 발명의 목적은, 본 발명에 따른 커패시터를 제조하기 위해 바람직하고 신뢰할 만하게 재생산할 수 있는 제조 방법을 제공하는 데 있다.
상기 목적은 청구항 제 1항에 따른 커패시터 및 상응하는 방법 청구항에 의해 달성된다. 본 발명의 추가 실시예는 나머지 청구항에 제시된다.
본 발명의 특징은 특히 바람직하게, 이하에 제공되는 본 발명에 따른 소형화된 고체 커패시터의 본 발명에 따른 제조 방법에 의해 알 수 있다.
DRAM-커패시터에 있어서, 그의 제 1 (하부-)전극용으로 거시적인 크기를 가진 표면 형태가 제공된다는 것이 공지되어 있다. 예컨대 이것은 종 형태, 즉 홀, 예컨대 칼럼 형태에 가깝다. 이러한 거시적 형태는 높은 커패시턴스를 얻기 위한 관련 커패시터에서도 충분히 공지되어 있다.
본 발명에서, 제 1 전극 재료는 적어도 전극 표면의 하부 영역에서 전기적으로 가능한 한 우수한 도전성을 갖는다. 따라서, 본 발명에 따라, 전체 전극 또는 적어도 그의 표면에 가까운 영역은 전자적으로 즉, 금속적으로 양호하게 도전되는 텅스텐 규화물로 이루어진다. 전술한 두 번째 경우에서, 본 발명에 있어서 상기 표면에 가까운 텅스텐 규화물-영역을 갖는 코어로서 대안적으로 폴리실리콘도 제공될 수 있다.
본 발명에 따라, 제 1 전극 또는 적어도 표면에 가까운 영역의 텅스텐 규화물은 화학량론적으로 초과량의 실리콘을 포함한다. 상기 실리콘 양은 WSix중의 x = 2.0 내지 2.5 로 설정될 수 있다.
이러한 바람직한 화학량론적으로 초과량의 텅스텐 규화물의 표면에, 예컨대 1.5 내지 1.9 의 실리콘 양을 가진 화학량론 미만의 텅스텐 규화물, 예컨대 WSi1.8로 이루어진 제 1 층이 제공된다. 상기 층의 두께는 대략 10 내지 30 nm 로 설정된다. 상기 층은 예컨대 텅스텐 플루오르화물(WF6) 및 예컨대 실란에 의한 예컨대 공지된 CVD-증착 공정에 따라 제공된다.
상기 제 1 층상에 순수한 또는 첨가물을 함유하지 않은 실리콘으로 이루어진 추가 층이 다시 예컨대 CVD-증착에 의해 제공된다. 상기 층은 예컨대 10 내지 30 nm로 설정된다.
이제 상기 2 개의 코팅 층을 가진 제 1(하부-)전극은 예컨대 불활성 분위기에서 예컨대 1 내지 10초의 시간동안 예컨대 800 내지 1100℃에서 템퍼링된다. 이러한 프로세스 단계에서, 화학량론 미만의 제 1 층의 재료가 적어도 거의 화학량론적으로 적정한 텅스텐 규화물(WSi2)로 변환된다. 본 발명에서 화학량론적으로 적정한 텅스텐 규화물로의 이러한 변환에 의해 제공된 프로세스 크기와 함께 입자(grained)의 성장이 발생한다는 것이 이용된다. 이것은 제 1 층의 표면 내에서의 성장 또는 적어도 그 위에서의 성장이다. 이렇게 발생된 제 1 층의 입자화는 커패시터에 관련된 제 1 전극의 전극 표면에 현저한 표면 확대를 야기한다.
본 발명의 이어지는 공정 단계에서는, 여전히 존재하는 제 2 층의 실리콘의 에칭 제거가 입자를 포함하는 제 1 층까지 아래로 이루어진다. 따라서 텅스텐 규화물-표면은 완전히 노출된다. 이제 제 1 전극의 입자화된 표면의 패시베이션이 실행된다. 이를 위해 실제로 예컨대 1 nm 미만의 두께를 가진 모노 층의 열적 질화물-코팅이 적합하다. 질화물 형성은 특히 NH3의 작용에 의해 이루어질 수 있다. 상기 패시베이션의 목적은 전극 표면 상에 이산화규소가 형성되는 것을 방지하는 데 있다. 즉 이것은 커패시터의 커패시턴스를 상당히 감소시킬 것이다.
이제 본 발명에 따라 제조된, 달성된 입자화에 의해 표면이 수배로 확대된 제 1 전극의 전극 표면상에, 본 발명에 따른 커패시터의 고유의, 예컨대 SiN 유전체가 제공된다. 이를 위해 예컨대 NH3및 실란으로 이루어진 SiN에 의한 CVD-증착이 적합하다. 추가로 바람직하게, 즉 결함 밀도를 감소시키기 위해, 질화물이 -바람직하게 부분적으로만- 산화될 수 있음으로써, 얇은 산화물 층, 소위 상부(Top)-산화물이 생성된다. SiN-유전체 층으로 들어간 예컨대 1 nm 미만 깊이의 이러한 산화는 결합이 개방된 포화 상태를 야기한다.
택일적으로 질화물 패시베이션 상에 증착될 유전체는 CVD-증착에 의해 제공된 탄탈오산화물 층 또는 이에 대해 공지된 바와 같이 본 발명의 목적에 사용가능한 유기적 탄탈 화합물 등이다. 상기한 바와 같이 제공된 탄탈오산화물-유전체의 표면은 여전히 산소 함유 분위기에서 템퍼링된다. 이러한 처리는 유전체 층 내부, 특히 유전체의 입자 경계 내의 결함 밀도를 감소시키는 점에 있어서 효과적이다. 따라서 커패시터에 있어서 단점이 되는 누설 전류의 중요한 감소가 이루어질 수 있다.
상기 결함 밀도를 감소시키기 위한 이러한 2가지 조치에 의해 핀홀(Pinhole) 밀도도 감소될 수 있다.
각 유전체-층의 두께는 커패시터에서 요구된 전압 세기에 따른다. 두꺼운 층은 커패시터의 고유의 커패시턴스의 달성될 수 있는 값을 감소시키지만, 그의 전압 세기는 상승시킨다. 전형적으로 상기 층의 산화물-등가 두께는 대략 1 내지 5 nm 이다.
유전체의 자유 표면은 커패시터의 제 2 전극으로 코팅된다. 상기 제 2 전극은 예컨대 티탄 질화물, 폴리실리콘, 텅스텐, 텅스텐 질화물, 텅스텐 규화물 등으로 이루어질 수 있다.
하기에 기술된 도면은 이러한 방식으로 본 발명을 설명한다.
도 1은 인접한 2 개의 DRAM-메모리 셀의 제 1 형성 단계를 단면도로서 도시한다. 도면 부호 2는 상기 2 개의 메모리 셀용 메모리(워드라인은 도시되지 않음) 전자 장치의 공지된 구조물이다. 도면 부호 21은 2 개의 비트라인을 나타낸다. 도면 부호 22는 상기 2 개의 메모리 셀의 소오스-/드레인-영역이다. 도면 부호 23은 각 소오스-영역과 기술된 메모리 커패시터 사이의 도전 접속을 형성하는 소위 랜딩 패드이다. 도면 부호 24는 반도체 기판이고, 도면 부호 25는 전기 절연 층이며, 그리고 도면 부호 26은 중간 유전체(BPSG)로서 공지된 층이다. 상기 층(26)은 에칭 스톱 층으로 사용되는, 예컨대 질화물로 이루어진 층(27)으로 커버링된다.
도 1의 구조물의 영역(3)은 본 발명에 따른 커패시터 및 그의 제조를 위해 제공된다. 도면 부호 31은 우선 표면 전체적으로 층(27)에 제공된, 예컨대 실리콘 산화물로 이루어진 산화물 층이다. 또한 상기 층은 프레임 층으로 공지되어 있다. 상기 층은 예컨대 500 내지 1000 nm의 두께를 가진다. 도 1에 도시된 바와 같이, 본 발명의 각 커패시터에 있어서 각 하나의 리세스, 여기서는 각 하나의 홀(32)이 상기 산화물 층(31)으로 삽입 에칭된다. 상기 리세스의 형태는 제 1 전극의 소정의 거시적 형태를 따른다. 각 상기 홀(32) 중 하나의 위치 지정을 위해 포토리소그래피식 마스킹이 산화물 층(31)의 상부 표면에서 이루어진다. 각 홀(32)은 각 랜딩 패드(23)의 상부 표면까지 에칭되고, 보다 정확히 말하자면 에칭 스톱 층(27)을 관통하여 절연 층(25)내로 에칭된다. 이러한 홀(32)은 예컨대 150 nm 의 대략적인 치수를 가진다.
프레임 층(31)내에 이러한 각 홀(32)이 형성된 이후에, 상기 홀(32)은 특히 제 1 변형예에 따른 화학량론적으로 초과량의 실리콘(WSi2-2.5)을 가진 텅스텐 규화물로 채워진다. 이어, 산화물 층(31)은 에칭에 의해 다시 제거된다. 따라서 에칭 스톱 층(27) 상부에 있는 텅스텐 규화물은 각각 독립된 칼럼형 몸체(132)가 된다. 상기 몸체는 랜딩 패드(23) 및 메모리 트랜지스터의 소오스-영역(22)과의 전기 접촉부를 가진다.
제 1 (하부-) 전극, 특히 표면에 가까운 영역은 전술한 텅스텐 규화물로 이루어지고, 상기 전극의 코어는 예컨대 폴리실리콘일 수 있다는 것은 이미 언급되었다. 상기 방식과는 달리, 본 발명의 대안으로서 프레임 층(31)내에 있는 각 홀(32)은 도전성을 위해 도핑된 폴리실리콘으로도 채워질 수 있다. 따라서, 산화물 층(31)의 에칭 제거 이후에 상기 폴리실리콘으로 이루어진 칼럼(232)이 표면에 가까운 영역인 상기 텅스텐 규화물로 두껍게 코팅됨으로써, 이것은 텅스텐 규화물로만 이루어진 전극에 비해 실제로 양호하게 도전되는 커패시터 전극을 제공한다. 도 2a는 단면도로서 폴리실리콘으로 이루어진 입자(232) 및 상기 텅스텐 규화물로 이루어진 표면에 가까운 영역(232')을 포함한 칼럼(132')을 도시한다.
도 2b는 제 1 (하부-)전극의 거시적 형태에 대한 추가적인 대안을 도시한다. 도 1에 따라 층(31)내에 형성된 리세스, 예컨대 홀(32)에서는, 제 1 전극용으로 적어도 전극의 표면에 가까운 영역에 본 발명에 따라 제시된 텅스텐 규화물이 상기 리세스/상기 홀(32)의 벽에 층으로서 증착되고, 보다 정확하게 말하자면, 랜딩 패드(23)(그리고 소오스-영역(22))와의 도전 접속이 이루어진다. 즉 층(31)의 잔류물이 이후의 공정 단계에 상응하게 완전히 제거되는 경우, 상기 층은 중공의 실린더 몸체(132'')로서 안정적으로 고정되도록 형성된다. 도 2b는 계속해서 몸체(132'')상에 이미 증착된 층(33)을 포함한 상기 단계를 도시한다. 완성된 커패시터의 실시예에 따라, 층(33)은 상기 커패시터의 내부면 및/또는 외부면에 증착된다.
이미 자세히 기술된 바와 같이, 이제 칼럼(132,132')의 표면(몸체의 다른 형태, 예컨대 132''의 표면)에 화학량론 미만의 텅스텐 규화물이 증착되는 것이 중요하다. 도 2 내지 2b는 이 경우에 생성되는 층(33)을 도시한다. 이러한 증착은 동일하지 않은 두께로 이루어짐으로써, 층(27) 표면의 텅스텐 규화물 코팅(133)은 칼럼(132)에 증착된 텅스텐 규화물 두께의 대략 절반이다. 증착된 텅스텐 규화물은 상기 서술에서 설명된 바와 같이 화학량론 미만으로 설정된다. 이제 부분적으로 작용하는 RIE-에칭이 이루어지고, 상기 RIE-에칭에 의해 얇은 코팅(133)은 적어도, 개별 칼럼(132)의 코팅(33)이 전기적으로 서로 분리되도록 넓게 에칭 제거된다. 이 경우 칼럼(132)의 코팅(33)은 더 얇아질 수 있다.
그러나 상기 층은 이미 두껍게 설정되었기 때문에, 상기 코팅은 본 발명용으로 충분히 두껍게 남아있다.
또한 이제는 에칭 이후에 남아있는 각 코팅(33') 상에 순수한 (폴리)실리콘으로 이루어진 추가 층(34)이 제공되는 것이 중요하다. 다음으로 중요한 공정 단계는 얻어진 구조물의 템퍼링이다. 이 경우 층(33')의 화학량론 미만의 텅스텐 규화물 및 층(34)의 실리콘이, 본 발명에 있어서 중요한 방법에 따라, 표면에 입자(41)(도 4 참조)를 갖는 텅스텐 규화물로 변환된다. 따라서 전극(4)의 표면이 수배로 확대된다. 그 다음 공정 단계에서, 이제 입자화된 텅스텐 규화물 표면(그리고 층(27)의 표면)에 남아있는 나머지 실리콘이 생성되는 입자의 표면까지 다시 아래로 에칭 제거된다. 이것은 다시 습식 화학적 에칭 제거에 의해 이루어질 수 있다. 이제 각 메모리 셀의 각 커패시터의 제 1 (하부-)전극(4)이 남는다.
상기 커패시터를 완성하기 위해, 본 발명에 따른 텅스텐 규화물-(하부-)전극(4)의 입자화된 표면의 유전체 패시베이션이 제공된다. 이것은 예컨대 1 nm 미만의 모노 층 두께에 의한 열적 질화될 수 있다. 상기 커패시터의 유전체로서 예컨대 실리콘 질화물이 제공된다. 이것은 NH3및 실란에 의한 CVD-증착에 의해, 제 1 전극(4)의 표면에 층으로서 제공될 수 있다. 입자화된 텅스텐 규화물 표면을 가진 본 발명에 따른 제 1 전극은 유전체로서 탄탈오산화물로도 코팅될 수 있다. 유전체를 개선하기 위한 조치는 이미 상기되었다.
제 2 (상부(top)-) 전극(6)으로서 예컨대 티탄 질화물이 제공될 수 있다. 이것은 유전체의 층(5)에 대한 컨포멀 증착에 의해 제공된다. 제 2 전극에 적합한 추가 재료는 전술되었다. 도 5는 완성된 본 발명에 따른 커패시터(1)이다.
상기한 바와 같이, 본 발명에서 커패시터 및 그의 제조 방법은 거시적인 형태의 칼럼을 가진 제 1 (하부-) 전극(4)의 실시예로 기술된다. 그러나 또한 본 발명은 동일한 성과를 가진 제 1 전극의 다른 형태를 가진 커패시터에서도 사용될 수 있다. 또한 산화물 층내의 리세스, 여기서는 홀(32)이 경우에 따라 상응하게 다르게 형성되어 선택될 수 있거나, 또는 제 1 전극의 입자의 거시적 형태가 대안적으로 다른 방식의 형태로 제조될 수 있다.
도 6은 Drynan의 저서 및 도 3을 근거로 하여, 거기에 제공된 메모리 커패시터의 구조물을 도시한다. 도면 부호 64는 포트형 제 1 전극이다. 상기 전극(64)의 표면에 유전체 층(65)이 존재하고, 그 위에 상부-전극(66)이 위치한다. 유전체(65)는 제 1(하부-) 전극의 텅스텐의 표면에 있는 탄탈오산화물이다.

Claims (17)

  1. 삭제
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  7. 소형화된 커패시터의 제조 방법으로서,
    리세스가 형성되어 있는 산화물 층을 제공하는 단계;
    상기 산화물 층의 리세스에 제 1 전극의 일부를 형성하는 거시적으로 형성된 몸체를 제조하는 단계;
    - 상기 몸체는 텅스텐 규화물로 형성된 영역을 가짐 -
    상기 몸체 영역을 화학량론 미만의 텅스텐 규화물(WSix, x=1.5 내지 1.9)로 이루어진 층으로 코팅하는 단계;
    첨가물이 없는 실리콘으로 이루어진 추가 층을 화학량론 미만의 상기 텅스텐 규화물 층에 제공하여 2개의 층 구조를 형성하는 단계;
    실질적으로 화학량론 미만의 상기 텅스텐 규화물 층으로 형성된 입자화된 층이 생성될 때까지, 불활성 분위기에서 상기 2개의 층 구조를 가진 상기 몸체를 열처리하는 단계;
    유전층으로 상기 입자화된 층을 갖는 상기 몸체를 코팅하는 단계; 및
    상기 유전층 상에 제2 전극을 형성하는 단계를 포함하는 소형화된 커패시터의 제조 방법.
  8. 제7항에 있어서,
    상기 몸체는 전체가 상기 텅스텐 규화물(WSix, x=2 내지 2.5)로 형성된 것을 특징으로 하는 소형화된 커패시터의 제조 방법.
  9. 제7항에 있어서,
    폴리실리콘으로 상기 몸체의 내부 코어를 제조하는 단계를 포함하며, 상기 텅스텐 규화물로 형성된 상기 몸체의 영역은 WSix(x=2 내지 2.5)이고, 상기 내부 코어에 배치된 것을 특징으로 하는 소형화된 커패시터의 제조 방법.
  10. 제7항에 있어서,
    10 내지 30 nm의 두께를 가진 화학량론 미만의 상기 텅스텐 규화물 층을 제공하는 단계를 포함하는 것을 특징으로 하는 소형화된 커패시터의 제조 방법.
  11. 제7항에 있어서,
    에칭 스톱 층에 상기 산화물 층을 형성하는 단계;
    - 상기 산화물층에 형성된 리세스가 상기 에칭 스톱에 연장됨 -
    상기 몸체가 형성된 후, 상기 산화물 층을 제거하는 단계; 및,
    상기 몸체 상에서 화학량론 미만의 상기 텅스텐 규화물 층이 상기 에칭 스톱 층 상의 두께보다 두 배 두꺼운 두께로 제공되도록 상기 몸체와 상기 에칭 스톱 층 상에 화학량론 미만의 상기 텅스텐 규화물 층을 제공하는 단계를 포함하는 소형화된 커패시터의 제조 방법.
  12. 제7항에 있어서,
    10 내지 30 nm의 두께로 상기 추가 층을 제공하는 단계를 포함하는 것을 특징으로 하는 소형화된 커패시터의 제조 방법.
  13. 제7항에 있어서,
    1 내지 10초동안 800℃ 내지 1100℃의 불활성 분위기에서 연속적으로 열처리하는 단계를 포함하는 것을 특징으로 하는 소형화된 커패시터의 제조 방법.
  14. 제7항에 있어서,
    상기 열처리 단계 이후에 상기 입자화된 층에 남아있는 상기 추가 층의 일부를 제거하는 단계를 포함하는 것을 특징으로 하는 소형화된 커패시터의 제조 방법.
  15. 제7항에 있어서,
    상기 유전층을 형성하는 상기 입자화된 층의 표면을 패시베이션하는 단계를 포함하는 것을 특징으로 하는 소형화된 커패시터의 제조 방법.
  16. 제 15항에 있어서,
    상기 패시베이션을 열적 질화물-코팅에 의해 실행하는 단계를 포함하는 것을 특징으로 하는 소형화된 커패시터의 제조 방법.
  17. 제 16항에 있어서,
    상기 패시베이션 단계가 1 nm 미만의 단일-층 두께로 실행되는 것을 특징으로 하는 소형화된 커패시터의 제조 방법.
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