JPH06244435A - 半導体装置及びその製造方法 - Google Patents
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Abstract
びその製造方法を提供する。 【構成】 各セル単位で分離された複数の下部電極の側
面に低誘電物質よりなる第1スペーサ45’が形成さ
れ、この第1スペーサ45’の形成された複数の下部電
極上に強誘電体膜40が形成され、強誘電体膜40上に
上部電極50が形成される。これにより、隣接する下部
電極間にエラーが発生するのを防止することができる。
Description
方法に係り、特にキャパシタの誘電体膜として強誘電体
膜を用いる半導体装置及びその製造方法に関する。
ry)素子の集積度が増加するにつれ制限されたセル面積
内でキャパシタンスを増加させるための多くの方法が提
案されている。このような方法はキャパシタの構造を改
善する方法と、高誘電定数を有する物質を使用する方法
等大きく2種類の方法に分類される。
には3次元的な構造のストレージ電極を形成し有効キャ
パシタの面積を増加させる方法があるが、デザインルー
ルに制限されその製造工程が複雑だという短所がある。
反面、高誘電定数を有する物質をキャパシタの誘電体膜
として使用する方法はデザインルールに制限されず容易
にキャパシタを増加させ得る。
る方法が提案されているが、強誘電体は既存の酸化膜、
シリコンナイトライド膜や Ta2O5(タンタル五酸化物)
膜とは異なり自発分極現象を有し、誘電定数が普通 1,0
00以上の物質をいう。このような強誘電体を誘電体膜と
して使用する場合は、前記強誘電体を数千Åの厚膜で形
成しても等価−酸化膜厚さを10Å以下に薄膜化でき、
前記自発分極現象によりDRAMだけでなく不揮発性メ
モリ素子にも使用され得る。
xSr1-xTiO3)等は高誘電定数を有しているだけでなく、
その組成比により強誘電特性を調節できるので最近では
DRAMキャパシタの誘電体材料として脚光を浴びてい
る。このような物質を誘電体膜として使用する時は、キ
ャパシタの電極物質として酸化耐性の大きい白金Ptを
使用する。
体膜キャパシタを具備する半導体装置の断面図である。
半導体基板100のフィールド酸化膜10により限定さ
れた活性領域に一対のトランジスタが形成されるが、前
記一対のトランジスタはドレイン領域7を共有し、それ
ぞれソース領域5とゲート電極15を具備する。前記ド
レイン領域7にはビットライン20が接続されており、
前記トランジスタの各ソース領域5の所定部分を露出さ
せるコンタクトホールが形成されている。
で埋め立てられており、前記プラグ25上にチタニウム
Ti層30及び白金層35よりなるキャパシタの下部電
極が形成されている。前記下部電極上には強誘電体薄膜
40が形成され、その上に上部電極50が形成されてい
る。前述した従来の方法によるキャパシタは、下部電極
を形成した後強誘電体膜を形成する時図1のBのような
下部電極の鋭い縁で前記膜が弱くなり得る。又、強誘電
体膜の誘電定数が 1,000〜10,000位に非常に大きいの
で、隣接した下部電極の間の強誘電体膜(図1のA参
照)を通じて隣接したキャパシタ間に相互干渉を誘発す
る可能性が大きい。
ma)等は前述した問題点を解決するための新しいキャパ
シタ製造方法を提案したことがある(参照文献;IEDM′
91,"A STACKED CAPACITOR WITH (Bax Sri-x) TiO3 FOR
256M DRAM")。図2A〜2Eは前記キャパシタ製造方
法を説明するための図面である。図2Aを参照すれば、
半導体基板100上に絶縁層102を形成し前記絶縁層
102の所定部分を蝕刻しコンタクトホールを形成す
る。次いで、結果物全面に不純物のドープされた多結晶
シリコン(図示せず)を蒸着した後エッチバックして前
記コンタクトホールを多結晶シリコン105埋め立て
る。
れ500Å位の厚さのタンタルTa層及び白金Pt層を
順にスパッターした後、両層を乾式蝕刻でパタニングす
ることにより、キャパシタの下部電極を構成する白金層
125とタンタル層120を形成する。図2Cを参照す
れば、結果物全面にRFマグネトロンスパッタリングに
より(Ba0・5Sr0・5)TiO3を蒸着し 700〜 2,000Å位の厚さ
を有する強誘電体膜130を形成する。
Å厚さのCVD酸化膜を形成した後異方性蝕刻しスペー
サ135を形成する。前記スペーサ135は強誘電体膜
103の不良なステップカバレージによる漏洩電流を減
少させる役割をする。 図2Eを参照すれば、結果物全
面に上部電極として 1,000Å位の厚さの窒化チタニウム
TiN 層140を形成する。
体膜の脆弱な部分に耐圧特性の優れたCVD酸化膜スペ
ーサを形成することによって非常に低い漏洩電流と安定
した耐圧分布を有する。しかしながら、強誘電体膜の誘
電定数が 1,000〜10,000で大変大きいので、隣接したキ
ャパシタ間にエラーを誘発する可能性は依然として残っ
ている。
たキャパシタの間に低誘電物質よりなるスペーサを形成
し信頼性のある半導体装置を提供することである。本発
明の他の目的は前記半導体装置を提供することに特に適
した半導体装置の製造方法を提供することである。
に本発明は、各セル単位で分離された複数の下部電極の
側面に低誘電物質より構成されたスペーサが形成され、
前記低誘電物質スペーサの形成された複数の下部電極上
に強誘電体膜が形成され、前記強誘電体膜上に上部電極
が形成されて成ることを特徴とするキャパシタを有する
半導体装置を提供する。
半導体基板上に第1導電層を形成する段階と、前記第1
導電層をパタニングして各セル単位で分離された複数の
下部電極を形成する段階と、前記各下部電極の側面に低
誘電物質よりなるスペーサを形成する段階と、前記スペ
ーサの形成された結果物全面に強誘電体膜を形成する段
階と、前記強誘電体膜上に上部電極を形成する段階を具
備することを特徴とするキャパシタを有する半導体装置
の製造方法を提供する。
は、半導体基板上に第1導電層を形成する段階と、前記
第1導電層をパタニングして各セル単位で分離された複
数の下部電極を形成する段階と、前記各下部電極の間の
空間を低誘電物質で埋め立てる段階と、結果物全面に強
誘電体膜を形成する段階と、前記強誘電体膜上に上部電
極を形成する段階を具備することを特徴とするキャパシ
タを有する半導体装置の製造方法を提供する。
スペーサを形成することにより隣接したキャパシタ間に
エラーを誘発しない。
を詳細に説明する。図3〜図6は本発明の第1実施例に
よる強誘電体膜キャパシタを具備する半導体装置の製造
方法を説明するための断面図である。図3はトランジス
タの形成された半導体基板100上にコンタクトホール
及び導電性プラグ25を形成する段階を示す。フィール
ド酸化膜10により活性領域及び分離領域に区分された
半導体基板100の前記活性領域に、ドレイン領域7
と、前記ドレイン領域に接続されるビットライン20を
共有し、それぞれが一つずつのソース領域5とゲート電
極15を具備する一対のトランジスタを形成した後、基
板100の全面に絶縁層(図示せず)を形成する。次い
で、前記トランジスタ及びビットラインの形成により凹
凸の発生した基板100の表面を平坦化させる目的で、
結果物の全面に平坦化層23を形成する。次に、前記ソ
ース領域5上に積層されている平坦化層23と絶縁層を
選択的に蝕刻し、キャパシタの下部電極をソース領域に
接続させるためのコンタクトホール(図示せず)を形成
する。引き続き、前記コンタクトホールの形成された基
板100上に導電物質として、例えば燐Pでドープされ
た多結晶シリコンを蒸着した後エッチバックして前記コ
ンタクトホールを導電性プラグ25で埋め立てる。
階を示す。前記導電性プラグ25の形成された結果物全
面に約500Åの厚さのチタニウムTi層と約1,000 Å
厚さの白金Pt層を順にスパッタリング方法により蒸着
する。次いで、前記白金層上にフォトレジストをを塗
布、露光及び現像し各セルに限定されるようにフォトレ
ジストパターン(図示せず)を形成する。次に、前記フ
ォトレジスタパターンをマスクとし白金層及びチタニウ
ム層を同時に蝕刻することにより白金パターン35及び
チタニウムパターン30よりなるキャパシタの下部電極
を形成する。次いで、前記第1フォトレジストパターン
を除去する。ここで、前記下部電極を構成する物質とし
てチタニウムの代わりタンタルTaを使用しても構わな
い。
を示す。前記下部電極の形成された結果物上に低誘電物
質として、例えば PE-SiO2(Plasma Enhanced-SiO2)、C
VD酸化物、Six Ny (silicon nitride) 、BN(Bor
o-nitride)、BPSG(Boro-Phosphorous Silicate Gla
ss) 、PSG(Phosphorous Silicate Glass)、USG(U
ndoped Silicate Glass)、BSG(Boro-Silicate Glas
s) の中いずれか一つを約 1,500〜 2,000Åの厚さで蒸
着する。次いで、前記低誘電物質を異方性蝕刻し前記下
部電極の側面に第1スペーサ45′を形成する。
形成する段階を示す。前記第1スペーサ45′の形成さ
れた結果物上に強誘電物質として、例えばPZT(PbZr
TiO4) 、PLT(PbTiO4) 、PLZT(PbLaZrTiO3) 、
STO(SrTiO3) 、BST(BaSrTiO3) 、LNO(LiNb
O3) の中いずれか一つを化学気相蒸着方法により蒸着し
強誘電体膜40を形成する。次いで、前記強誘電体膜4
0上に導電物質として、例えば白金Pt、TiN、アル
ミニウムAlの中いずれか一つを蒸着しキャパシタの上
部電極を形成する。
強誘電体膜キャパシタを具備する半導体装置の製造方法
を説明するための図面である。図7は下部電極及び第2
スペーサ60を形成する段階を示す。前記図3及び図4
で説明した方法と同一の方法でキャパシタの下部電極を
形成した後、結果物全面に低誘電物質として、例えばB
N、BPSG、PSG、BSG、SiO2の中いずれか一つ
を約 2,000〜10,000Å厚さで厚く蒸着する。次いで、前
記低誘電物質を異方性蝕刻し前記白金パターン35及び
チタニウムパターン30よりなる下部電極の側面に第2
スペーサ60を形成する。この際、前記第2スペーサ6
0は隣接した下部電極の間の空間を埋め立てるように形
成される。
記その側面に第2スペーサ60の形成された下部電極上
に強誘電体膜40及び上部電極50を順に形成する段階
を示す。図9及び図10は本発明の第3実施例による強
誘電体膜キャパシタを具備する半導体装置の製造方法を
説明するための断面図である。
成する段階を示す。前記図3及び図4で説明した方法と
同一の方法でキャパシタの下部電極を形成した後、結果
物全面に低誘電物質として、例えばBPSG、PSG、
BSGの中いずれか一つを約2,000〜10,000Å位で厚く
蒸着する。次いで、高温熱処理により前記低誘電物質を
平坦化させた後、これを異方性蝕刻し前記白金パターン
35とチタニウムパターン30よりなる下部電極の側面
に第3スペーサ70を形成する。この際、前記第3スペ
ーサ70は隣接した下部電極の間の空間を完全に埋め立
て、各セルの下部電極が平坦化された表面により分離さ
れるようにする。
前記その側面に第3スペーサ70の形成された下部電極
上に強誘電体膜40及び上部電極50を順に形成する段
階を示す。
ば、キャパシタ下部電極の側面に低誘電物質よりなるス
ペーサを形成することにより、隣接する下部電極間に発
生できるエラーを防止することができる。そして、下部
電極の鋭い縁部分が前記スペーサにより緩和され、前記
縁部分で強誘電体膜が弱く形成される可能性を防止する
ことができる。
な異方性蝕刻工程により前記低誘電物質よりなるスペー
サを形成するので、工程上の難しさやコストの増加なく
従来の方法で発生した問題を容易に解決できる。本発明
は前記実施例に限定されず、本発明の技術的思想を逸脱
しない範囲内で様々な変形が可能であることは無論であ
る。
する半導体装置の断面図である。
パシタの製造方法を説明するための断面図である。
タを具備する半導体装置の製造方法を説明するための断
面図である。
タを具備する半導体装置の製造方法を説明するための断
面図である。
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タを具備する半導体装置の製造方法を説明するための断
面図である。
シタを具備する半導体装置の製造方法を説明するための
断面図である。
Claims (6)
- 【請求項1】 各セル単位で分離された複数の下部電極
と、 前記各下部電極の側面に形成された低誘電物質よりなる
スペーサと、 前記低誘電物質スペーサの形成された複数の下部電極上
に形成された強誘電体膜と、 前記強誘電体膜上に形成された上部電極とを具備するこ
とを特徴とするキャパシタを有する半導体装置。 - 【請求項2】 前記低誘電物質スペーサはPE-SiO2 、
CVD酸化物、Si x Ny 、BN、BPSG、PSG、
USG及びBSGよりなる群から選択されたいずれか一
つの物質よりなることを特徴とする請求項1記載の半導
体装置。 - 【請求項3】 前記低誘電物質スペーサは隣接した下部
電極の間の空間を埋め立てるように形成されたことを特
徴とする請求項1記載の半導体装置。 - 【請求項4】 半導体基板上に第1導電層を形成する段
階と、 前記第1導電層をパタニングして各セル単位で分離され
た複数の下部電極を形成する段階と、 前記各下部電極の側面に低誘電物質よりなるスペーサを
形成する段階と、 前記スペーサの形成された結果物全面に強誘電体膜を形
成する段階と、 前記強誘電体膜上に上部電極を形成する段階とを具備す
ることを特徴とするキャパシタを有する半導体装置の製
造方法。 - 【請求項5】 半導体基板上に第1導電層を形成する段
階と、 前記第1導電層をパタニングして各セル単位で分離され
た複数の下部電極を形成する段階と、 前記各下部電極の間の空間を低誘電物質で埋め立てる段
階と、 結果物全面に強誘電体膜を形成する段階と、 前記強誘電体膜上に上部電極を形成する段階とを具備す
ることを特徴とするキャパシタを有する半導体装置の製
造方法。 - 【請求項6】 前記下部電極の間の空間を低誘電物質で
埋め立てる段階は、 前記下部電極の形成された結果物全面に低誘電物質を蒸
着する段階と、 前記低誘電物質を平坦化させる段階と、 前記平坦化された低誘電物質を異方性蝕刻する段階とを
具備することを特徴とする請求項5記載の半導体装置の
製造方法。
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